JP2526497B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2526497B2 JP2526497B2 JP5181476A JP18147693A JP2526497B2 JP 2526497 B2 JP2526497 B2 JP 2526497B2 JP 5181476 A JP5181476 A JP 5181476A JP 18147693 A JP18147693 A JP 18147693A JP 2526497 B2 JP2526497 B2 JP 2526497B2
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Description
【０００１】
【産業上の利用分野】本発明は低抵抗なオーミック電極
をもち、マイクロ波及びミリ波長領域に於いて高速動作
する半導体装置に関するものである。
をもち、マイクロ波及びミリ波長領域に於いて高速動作
する半導体装置に関するものである。
【０００２】
【従来の技術】ノンアロイオーミック電極は金属〜半導
体界面がショットキー接触であるものの、そのショット
キー障壁の高さが低いかあるいは厚みが小さいため、ト
ンネル効果及び熱電子放出によりチャネルと電気的導通
が得られている構造を示す。ゲート電極をキャップ層よ
りもバンドギャップが大きく電子親和力が小さい半導体
により構成されているゲートコンタクト層上に形成する
際、トンネル効率を向上させるため、該半導体層のゲー
ト電極形成位置より表面側に高濃度ドーピングされた層
で構成された第１のキャップ層を設け、オーミック電極
は該半導体層表面側に形成されている第２のキャップ層
上に形成された例がある。
体界面がショットキー接触であるものの、そのショット
キー障壁の高さが低いかあるいは厚みが小さいため、ト
ンネル効果及び熱電子放出によりチャネルと電気的導通
が得られている構造を示す。ゲート電極をキャップ層よ
りもバンドギャップが大きく電子親和力が小さい半導体
により構成されているゲートコンタクト層上に形成する
際、トンネル効率を向上させるため、該半導体層のゲー
ト電極形成位置より表面側に高濃度ドーピングされた層
で構成された第１のキャップ層を設け、オーミック電極
は該半導体層表面側に形成されている第２のキャップ層
上に形成された例がある。
【０００３】このような構造がＩｎＰ基板上のＩｎＡｌ
Ａｓ／ＩｎＧａＡｓ系ＨＥＭＴに応用された例が、例え
ばアイ・イー・イー・イー・エレクトロン・デバイス・
レターズ、第１巻、第１１号、５０２〜５０４頁（ＩＥ
ＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲ
Ｓ、ＶＯＬ．１、ＮＯ．１１、Ｐ．５０２〜５０４、１
９９０年）にＥｎｏｋｉら（Ｔ．Ｅｎｏｋｉ ｅｔ ａ
ｌ．）に報告されている。その構成図とバンドダイアグ
ラムをそれぞれ図５、図６に示す。ここでは第２のキャ
ップ層としてＩｎＧａＡｓ層、第１のキャップ層として
ＩｎＡｌＡｓ層を用いている。この報告では電極金属と
してＡｕＧｅ／Ｎｉがノンアロイの状態で用いられてお
り、オーミック電極のコンタクト抵抗として０．１４Ω
・ｍｍが得られている。このような構造はオーミック電
極はキャップ層にショットキー接触しているにも関わら
ずゲートコンタクト層のバリアが薄いためトンネル効率
が上がり、低ソース抵抗及び低ドレイン抵抗なオーミッ
ク電極が作製できる。
Ａｓ／ＩｎＧａＡｓ系ＨＥＭＴに応用された例が、例え
ばアイ・イー・イー・イー・エレクトロン・デバイス・
レターズ、第１巻、第１１号、５０２〜５０４頁（ＩＥ
ＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲ
Ｓ、ＶＯＬ．１、ＮＯ．１１、Ｐ．５０２〜５０４、１
９９０年）にＥｎｏｋｉら（Ｔ．Ｅｎｏｋｉ ｅｔ ａ
ｌ．）に報告されている。その構成図とバンドダイアグ
ラムをそれぞれ図５、図６に示す。ここでは第２のキャ
ップ層としてＩｎＧａＡｓ層、第１のキャップ層として
ＩｎＡｌＡｓ層を用いている。この報告では電極金属と
してＡｕＧｅ／Ｎｉがノンアロイの状態で用いられてお
り、オーミック電極のコンタクト抵抗として０．１４Ω
・ｍｍが得られている。このような構造はオーミック電
極はキャップ層にショットキー接触しているにも関わら
ずゲートコンタクト層のバリアが薄いためトンネル効率
が上がり、低ソース抵抗及び低ドレイン抵抗なオーミッ
ク電極が作製できる。
【０００４】
【発明が解決しようとする課題】従来例で述べた高濃度
ＩｎＡｌＡｓ層を含む２層キャップ採用によるノンアロ
イオーミック電極構造では、ショットキー界面でのＩｎ
ＧａＡｓキャップ層のＩｎの組成は基板であるＩｎＰに
格子整合する比率である５３％に設定されている。デバ
イス性能はソース抵抗、ドレイン抵抗の改善に伴って向
上する。従ってＩｎＰ基板上に形成されたヘテロ接合電
界効果トランジスタのデバイス性能を更に向上させるた
めにより低抵抗なオーミック電極の開発が望まれる。
ＩｎＡｌＡｓ層を含む２層キャップ採用によるノンアロ
イオーミック電極構造では、ショットキー界面でのＩｎ
ＧａＡｓキャップ層のＩｎの組成は基板であるＩｎＰに
格子整合する比率である５３％に設定されている。デバ
イス性能はソース抵抗、ドレイン抵抗の改善に伴って向
上する。従ってＩｎＰ基板上に形成されたヘテロ接合電
界効果トランジスタのデバイス性能を更に向上させるた
めにより低抵抗なオーミック電極の開発が望まれる。
【０００５】
【課題を解決するための手段】オーミック電極形成層の
表面側に高濃度ドーピングされた部分をもうけることを
特徴としたノンアロイ型オーミック電極においては、更
に、オーミック金属の接触する半導体層を高インジウム
組成とすることで、トンネル効率を上げ、低抵抗化を達
成できると考えられる。
表面側に高濃度ドーピングされた部分をもうけることを
特徴としたノンアロイ型オーミック電極においては、更
に、オーミック金属の接触する半導体層を高インジウム
組成とすることで、トンネル効率を上げ、低抵抗化を達
成できると考えられる。
【０００６】本発明は以上述べたような方法によって従
来例に示したオーミック構造に比べ更なる低抵抗なオー
ミック電極をもつ半導体装置の開発を意図したものであ
る。この半導体装置は、ＩｎＰ基板上に少なくともバッ
ファ層、チャネル層、ゲートコンタクト層、第１のキャ
ップ層、第２のキャップ層のそれぞれがこの順に積層さ
れ、ゲート電極が前記ゲートコンタクト層上に形成さ
れ、オーミック電極が前記第２のキャップ層上に形成さ
れ、第２のキャップ層が不純物ドープされたヘテロ接合
電界効果トランジスタに於いて、前記第２のキャップ層
中にインジウムの組成が０．５３より大きな値に設定さ
れたＩｎＧａＡｓ層が少なくとも１層以上存在すること
を特徴とする。
来例に示したオーミック構造に比べ更なる低抵抗なオー
ミック電極をもつ半導体装置の開発を意図したものであ
る。この半導体装置は、ＩｎＰ基板上に少なくともバッ
ファ層、チャネル層、ゲートコンタクト層、第１のキャ
ップ層、第２のキャップ層のそれぞれがこの順に積層さ
れ、ゲート電極が前記ゲートコンタクト層上に形成さ
れ、オーミック電極が前記第２のキャップ層上に形成さ
れ、第２のキャップ層が不純物ドープされたヘテロ接合
電界効果トランジスタに於いて、前記第２のキャップ層
中にインジウムの組成が０．５３より大きな値に設定さ
れたＩｎＧａＡｓ層が少なくとも１層以上存在すること
を特徴とする。
【０００７】
【作用】本発明に於けるキャップＩｎＧａＡｓ層は、イ
ンジウム組成が５３％よりも大きな値に設定されている
部分が少なくとも１箇所存在することで、ショットキー
障壁の高さを従来の値に比べ小さくなるように意図して
設けられている。また、ゲート電極位置より表面側に高
濃度ドーピングされた部分が存在する様なオーミックコ
ンタクト層を先に述べた高Ｉｎ組成のキャップ層と併用
することで、チャネルに対するショットキー障壁の高さ
は実効的に小さくする事が可能となり、低抵抗オーミッ
ク電極の形成が実現できる。
ンジウム組成が５３％よりも大きな値に設定されている
部分が少なくとも１箇所存在することで、ショットキー
障壁の高さを従来の値に比べ小さくなるように意図して
設けられている。また、ゲート電極位置より表面側に高
濃度ドーピングされた部分が存在する様なオーミックコ
ンタクト層を先に述べた高Ｉｎ組成のキャップ層と併用
することで、チャネルに対するショットキー障壁の高さ
は実効的に小さくする事が可能となり、低抵抗オーミッ
ク電極の形成が実現できる。
【０００８】
【実施例】本発明の実施例を図面を参照しながら詳細に
説明する。ここでは電界効果トランジスタを例にとって
説明する。
説明する。ここでは電界効果トランジスタを例にとって
説明する。
【０００９】（実施例１）図１に本発明の半導体装置の
構造の１例をあらわす要部切断面図を示す。図２はその
バンドダイアグラムである。
構造の１例をあらわす要部切断面図を示す。図２はその
バンドダイアグラムである。
【００１０】半絶縁性ＩｎＰ基板１１上にノンドープＩ
ｎ0.52Ａｌ0.48Ａｓ層１２が例えば８００ｎｍの厚さ
で、ノンドープＩｎ0.53Ｇａ0.47Ａｓ層１３が例えば４
０ｎｍの厚さで、ノンドープＩｎ0.52Ａｌ0.48Ａｓ層１
４が例えば３ｎｍの厚さで、例えば２×１０18ｃｍ-3の
濃度にｎ型にＳｉドープされたＩｎ0.52Ａｌ0.48Ａｓ電
子供給層１５が例えば３０ｎｍの厚さで、ノンドープＩ
ｎ0.52Ａｌ0.48Ａｓゲートコンタクト層１６が例えば２
０ｎｍの厚さで、例えば５×１０18ｃｍ-3にｎ型にＳｉ
ドープされたＩｎ0.52Ａｌ0.48Ａｓキャップ層１７が例
えば２０ｎｍの厚さで、例えば５×１０18ｃｍ-3の濃度
にｎ型にＳｉドープされたＩｎ0.7 Ｇａ0.3 Ａｓキャッ
プ層１８が例えば１０ｎｍの厚さで、それぞれ順次結晶
成長され、前記ｎ型ＩｎＧａＡｓキャップ層にソース電
極１９及びドレイン電極２０がＴｉとＰｔとＡｕの蒸着
によって形成されており、該オーミック電極間の前記ノ
ンドープＩｎＡｌＡｓゲートコンタクト層１６の途中ま
でエッチング除去されたリセス領域内部に例えばＴｉと
ＰｔとＡｕにより構成されるショットキーゲート電極２
１が形成されている。
ｎ0.52Ａｌ0.48Ａｓ層１２が例えば８００ｎｍの厚さ
で、ノンドープＩｎ0.53Ｇａ0.47Ａｓ層１３が例えば４
０ｎｍの厚さで、ノンドープＩｎ0.52Ａｌ0.48Ａｓ層１
４が例えば３ｎｍの厚さで、例えば２×１０18ｃｍ-3の
濃度にｎ型にＳｉドープされたＩｎ0.52Ａｌ0.48Ａｓ電
子供給層１５が例えば３０ｎｍの厚さで、ノンドープＩ
ｎ0.52Ａｌ0.48Ａｓゲートコンタクト層１６が例えば２
０ｎｍの厚さで、例えば５×１０18ｃｍ-3にｎ型にＳｉ
ドープされたＩｎ0.52Ａｌ0.48Ａｓキャップ層１７が例
えば２０ｎｍの厚さで、例えば５×１０18ｃｍ-3の濃度
にｎ型にＳｉドープされたＩｎ0.7 Ｇａ0.3 Ａｓキャッ
プ層１８が例えば１０ｎｍの厚さで、それぞれ順次結晶
成長され、前記ｎ型ＩｎＧａＡｓキャップ層にソース電
極１９及びドレイン電極２０がＴｉとＰｔとＡｕの蒸着
によって形成されており、該オーミック電極間の前記ノ
ンドープＩｎＡｌＡｓゲートコンタクト層１６の途中ま
でエッチング除去されたリセス領域内部に例えばＴｉと
ＰｔとＡｕにより構成されるショットキーゲート電極２
１が形成されている。
【００１１】本実施例の電界効果トランジスタに於いて
は、前記ノンドープＩｎ0.53Ｇａ0.47Ａｓ層１３がチャ
ネル層に相当し、前記高ドープＩｎ 0.52 Ａｌ 0.48 Ａｓ層
１７及び前記高ドープＩｎ 0.7 Ｇａ 0.3 Ａｓ層１８がキ
ャップ層に相当する。オーミック電極は通常のアロイオ
ーミックのように熱処理する事なく良好なオーミック性
を有しており、コンタクト抵抗として０．１２Ω・ｍｍ
が得られる。キャップＩｎＧａＡｓ層１８のＩｎ組成が
５３％の場合も同様に評価した結果、コンタクト抵抗と
して０．１７Ω・ｍｍが得られ、先の結果に比べ０．０
５Ω・ｍｍの差が示された。
は、前記ノンドープＩｎ0.53Ｇａ0.47Ａｓ層１３がチャ
ネル層に相当し、前記高ドープＩｎ 0.52 Ａｌ 0.48 Ａｓ層
１７及び前記高ドープＩｎ 0.7 Ｇａ 0.3 Ａｓ層１８がキ
ャップ層に相当する。オーミック電極は通常のアロイオ
ーミックのように熱処理する事なく良好なオーミック性
を有しており、コンタクト抵抗として０．１２Ω・ｍｍ
が得られる。キャップＩｎＧａＡｓ層１８のＩｎ組成が
５３％の場合も同様に評価した結果、コンタクト抵抗と
して０．１７Ω・ｍｍが得られ、先の結果に比べ０．０
５Ω・ｍｍの差が示された。
【００１２】（実施例２）図３に本発明の半導体装置の
構造の別の例をあらわす要部切断面図を示す。図４はそ
のバンドダイアグラムである。
構造の別の例をあらわす要部切断面図を示す。図４はそ
のバンドダイアグラムである。
【００１３】半絶縁性ＩｎＰ基板１１上にノンドープＩ
ｎ0 . 2 5 Ａｌ0 . 4 8 Ａｓ層１２が例えば８００ｎｍ
の厚さで、ノンドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層
１３が例えば４０ｎｍの厚さで、ノンドープＩｎ
0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１４が例えば３ｎｍの厚さ
で、例えば２×１０1 8 ｃｍ- 3 の濃度にｎ型にＳｉド
ープされたＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ電子供給層１
５が例えば３０ｎｍの厚さで、ノンドープＩｎ0 . 5 2
Ａｌ0 . 4 8 Ａｓゲートコンタクト層１６が例えば２０
ｎｍの厚さで、例えば５×１０1 8 ｃｍ- 3 の濃度にｎ
型にＳｉドープされたＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓキ
ャップ層１７が例えば２０ｎｍの厚さで、例えば５×１
０1 8 ｃｍ- 3 の濃度にｎ型ＳｉドープされたＩｎ
0 . 5 3 Ｇａ0 . 47 Ａｓキャップ層２２（ａ）が例え
ば１０ｎｍの厚さで、例えば５×１０1 8 ｃｍ- 3 の濃
度にｎ型にＳｉドープされたＩｎ0 . 7 Ｇａ0 . 3 Ａｓ
キャップ層２２（ｂ）が例えば１０ｎｍの厚さで、それ
ぞれ順次結晶成長され、前記ｎ型ＩｎＧａＡｓキャップ
層２２（ｂ）上にソース電極１９及びドレイン電極２０
がＴｉとＰｔとＡｕの蒸着によって形成されており、該
オーミック電極間に前記ノンドープＩｎＡｌＡｓゲート
コンタクト層１６の途中までエッチング除去されたリセ
ス領域内部に例えばＴｉとＰｔとＡｕにより構成される
ショットキーゲート電極２１が形成されている。
ｎ0 . 2 5 Ａｌ0 . 4 8 Ａｓ層１２が例えば８００ｎｍ
の厚さで、ノンドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層
１３が例えば４０ｎｍの厚さで、ノンドープＩｎ
0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１４が例えば３ｎｍの厚さ
で、例えば２×１０1 8 ｃｍ- 3 の濃度にｎ型にＳｉド
ープされたＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ電子供給層１
５が例えば３０ｎｍの厚さで、ノンドープＩｎ0 . 5 2
Ａｌ0 . 4 8 Ａｓゲートコンタクト層１６が例えば２０
ｎｍの厚さで、例えば５×１０1 8 ｃｍ- 3 の濃度にｎ
型にＳｉドープされたＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓキ
ャップ層１７が例えば２０ｎｍの厚さで、例えば５×１
０1 8 ｃｍ- 3 の濃度にｎ型ＳｉドープされたＩｎ
0 . 5 3 Ｇａ0 . 47 Ａｓキャップ層２２（ａ）が例え
ば１０ｎｍの厚さで、例えば５×１０1 8 ｃｍ- 3 の濃
度にｎ型にＳｉドープされたＩｎ0 . 7 Ｇａ0 . 3 Ａｓ
キャップ層２２（ｂ）が例えば１０ｎｍの厚さで、それ
ぞれ順次結晶成長され、前記ｎ型ＩｎＧａＡｓキャップ
層２２（ｂ）上にソース電極１９及びドレイン電極２０
がＴｉとＰｔとＡｕの蒸着によって形成されており、該
オーミック電極間に前記ノンドープＩｎＡｌＡｓゲート
コンタクト層１６の途中までエッチング除去されたリセ
ス領域内部に例えばＴｉとＰｔとＡｕにより構成される
ショットキーゲート電極２１が形成されている。
【００１４】本実施例の電界効果トランジスタに於いて
は、前記ノンドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層１
３がチャネル層に相当し、前記高ドープＩｎ0 . 5 2 Ａ
ｌ0. 4 8 Ａｓ層１７及び前記高ドープＩｎ0 . 5 3 Ｇ
ａ0 . 4 7 Ａｓ層２２（ａ）及び前記高ドープＩｎ
0 . 7 Ｇａ0 . 3 Ａｓ層２２（ｂ）がキャップ層に相当
する。オーミック電極は通常のアロイオーミックのよう
に熱処理する事なく良好なオーミック性を有しており、
コンタクト抵抗として０．１３Ω・ｍｍが得られる。
は、前記ノンドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層１
３がチャネル層に相当し、前記高ドープＩｎ0 . 5 2 Ａ
ｌ0. 4 8 Ａｓ層１７及び前記高ドープＩｎ0 . 5 3 Ｇ
ａ0 . 4 7 Ａｓ層２２（ａ）及び前記高ドープＩｎ
0 . 7 Ｇａ0 . 3 Ａｓ層２２（ｂ）がキャップ層に相当
する。オーミック電極は通常のアロイオーミックのよう
に熱処理する事なく良好なオーミック性を有しており、
コンタクト抵抗として０．１３Ω・ｍｍが得られる。
【００１５】キャップに用いられるＩｎＧａＡｓ層１８
のＩｎ組成は本実施例に於いては０．７に設定している
が、本発明はこのＩｎ組成比をこの値に限定するもので
はなく、歪層としてミスフィット転移が発生しない範囲
に於いては該Ｉｎ組成比を更に大きくすることが可能で
ある。また、キャップＩｎＧａＡｓ層中のＩｎ組成比は
一様でなくても良く、Ｉｎ組成の大きな部分は層中に少
なくとも１部分存在すればキャップＩｎＧａＡｓ層の伝
導帯はＩｎ組成が一様に５３％に設定されている場合に
比べ程度の差はあるものの小さくなるので、オーミック
抵抗低減の効果は確認できる。
のＩｎ組成は本実施例に於いては０．７に設定している
が、本発明はこのＩｎ組成比をこの値に限定するもので
はなく、歪層としてミスフィット転移が発生しない範囲
に於いては該Ｉｎ組成比を更に大きくすることが可能で
ある。また、キャップＩｎＧａＡｓ層中のＩｎ組成比は
一様でなくても良く、Ｉｎ組成の大きな部分は層中に少
なくとも１部分存在すればキャップＩｎＧａＡｓ層の伝
導帯はＩｎ組成が一様に５３％に設定されている場合に
比べ程度の差はあるものの小さくなるので、オーミック
抵抗低減の効果は確認できる。
【００１６】
【発明の効果】以上のように、ノンアロイオ−ミックに
於いてオーミック電極形成層にＩｎ組成が５３％を越え
る高ＩｎのＩｎＧａＡｓ層を設けることにより低抵抗な
オーミック電極が形成できる。これはデバイスに於ける
高周波動作の向上に反映し、遮断周波数、雑音特性、高
出力特性等のデバイス特性の向上を実現する。
於いてオーミック電極形成層にＩｎ組成が５３％を越え
る高ＩｎのＩｎＧａＡｓ層を設けることにより低抵抗な
オーミック電極が形成できる。これはデバイスに於ける
高周波動作の向上に反映し、遮断周波数、雑音特性、高
出力特性等のデバイス特性の向上を実現する。
【図１】本発明の半導体装置を説明するための図。
【図２】図１の半導体装置のバンドダイアグラムを示す
図。
図。
【図３】本発明の半導体装置を説明するための図。
【図４】図３の半導体装置のバンドダイアグラムを示す
図。
図。
【図５】従来例の半導体装置を説明するための図。
【図６】従来例の半導体装置のバンドダイアグラムを示
す図。
す図。
１１ ＩｎＰ基板 １２ ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 7 Ａｓ層 １３ ノンドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層 １４ ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 7 Ａｓ層 １５ ＳｉドープＩｎ0 . 5 2 Ａｌ0 . 4 7 Ａｓ層 １６ ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 7 Ａｓ層 １７ ＳｉドープＩｎ0 . 5 2 Ａｌ0 . 4 7 Ａｓ層 １８ ＳｉドープＩｎ0 . 7 Ｇａ0 . 3 Ａｓ層 １９ ソース電極 ２０ ドレイン電極 ２１ ゲート電極 ２２（ａ） ＳｉドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ
層 ２２（ｂ） ＳｉドープＩｎ0 . 7 Ｇａ0 . 7 Ａｓ層 ２３ ＳｉドープＩｎ0 . 5 3 Ｇａ0 . 4 7 層
層 ２２（ｂ） ＳｉドープＩｎ0 . 7 Ｇａ0 . 7 Ａｓ層 ２３ ＳｉドープＩｎ0 . 5 3 Ｇａ0 . 4 7 層
フロントページの続き (56)参考文献 特開 平４−369842（ＪＰ，Ａ) 特開 平５−166843（ＪＰ，Ａ) ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶ ＩＣＥ ＬＥＴＴＥＲＳ，ＶＯＬ．11, ＮＯ．11，ＮＯＶＥＭＢＥＲ1990ＰＰ. 502−504
Claims (2)
- 【請求項１】ＩｎＰ基板上に少なくともバッファ層と、
チャネル層と、ゲートコンタクト層と、第１のキャップ
層と、第２のキャップ層とが順次積層され、ゲート電極
が前記ゲートコンタクト層上に形成され、オーミック電
極が前記第２のキャップ層上に形成され、該第２のキャ
ップ層が不純物ドープされたヘテロ接合電界効果トラン
ジスタであって、前記第２のキャップ層中にインジウム
の組成が０．５３より大きな値に設定されたＩｎＧａＡ
ｓ層が少なくとも１層以上存在することを特徴とする半
導体装置。 - 【請求項２】第２のキャップ層はインジウムの組成が
０．５３のＩｎＧａＡｓ層と０．５３より大きな値のＩ
ｎＧａＡｓ層との積層構造からなることを特徴とする請
求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181476A JP2526497B2 (ja) | 1993-07-22 | 1993-07-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181476A JP2526497B2 (ja) | 1993-07-22 | 1993-07-22 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738088A JPH0738088A (ja) | 1995-02-07 |
| JP2526497B2 true JP2526497B2 (ja) | 1996-08-21 |
Family
ID=16101427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181476A Expired - Fee Related JP2526497B2 (ja) | 1993-07-22 | 1993-07-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526497B2 (ja) |
-
1993
- 1993-07-22 JP JP5181476A patent/JP2526497B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥＬＥＴＴＥＲＳ，ＶＯＬ．１１，ＮＯ．１１，ＮＯＶＥＭＢＥＲ１９９０ＰＰ．５０２−５０４ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0738088A (ja) | 1995-02-07 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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