JP2669059B2 - Phase locked loop circuit - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は任意のくり返し周期をもつ標準入力パルス信
号（例;1T〜4T）と倍速入力パルス信号（例;T/2〜2T）
の両方からクロック信号を抽出することができるPLL回
路に関するものである。The present invention relates to a standard input pulse signal (eg, 1T to 4T) and a double-speed input pulse signal (eg, T / 2 to 2T) having an arbitrary repetition period.
The present invention relates to a PLL circuit capable of extracting a clock signal from both.

従来の技術 従来、任意のくり返し周期のもつ標準入力パルス信号
と倍速入力パルス信号の両方の信号からクロック信号を
抽出するために入力信号のエッジを検出する必要がある
PLL回路としては第３図に例示するようなものが実用化
されている。以下図面を参照しながら説明する。第３図
において、1aは標準入力信号源、1bは倍速入力信号源、
2aと2bは入力信号を遅延させるための遅延器、３はEX.O
Rゲート、４は上記遅延器2aと2bとEX.ORゲート３および
切り換えスイッチ15で構成されたエッジ検出回路、８は
アナログスイッチ、９は上記エッジ検出回路４とアナロ
グスイッチ８で構成された位相比較器、10aは標準入力
パルス信号時に上記位相比較器の出力を平滑化させるた
めのローパスフィルタ（LPF）、10bは倍速入力パルス信
号時に上記位相比較器の出力を平滑化させるためのロー
パスフィルタ（LPF）、11は上記位相比較器の出力をLPF
10a,10bを介して得られた出力によって発振周波数が制
御される電圧制御型発振器（VCO）、15は上記遅延器2a
か2bを選択するための切り換えスイッチ、16は上記入力
信号源1aか1bを選択するための切り換えスイッチ、20は
ループフィルタのLPF10aか10bを選択するための切り換
えスイッチ、21は上記VCOの発振周波数を変える手段と
して発振コンデンサ18か19を選択するための切り変えス
イッチである。2. Description of the Related Art Conventionally, it is necessary to detect an edge of an input signal in order to extract a clock signal from both a standard input pulse signal and a double-speed input pulse signal having an arbitrary repetition period.
As the PLL circuit, the one illustrated in FIG. 3 has been put into practical use. This will be described below with reference to the drawings. In FIG. 3, 1a is a standard input signal source, 1b is a double speed input signal source,
2a and 2b are delay devices for delaying the input signal, 3 is EX.O
R gate, 4 is an edge detection circuit composed of the delay devices 2a and 2b, the EX.OR gate 3 and the changeover switch 15, 8 is an analog switch, and 9 is a phase composed of the edge detection circuit 4 and the analog switch 8. Comparator, 10a is a low-pass filter (LPF) for smoothing the output of the phase comparator when the standard input pulse signal, 10b is a low-pass filter (Smoothing the output of the phase comparator when the double speed input pulse signal ( LPF), 11 is the output of the above phase comparator
A voltage controlled oscillator (VCO) whose oscillation frequency is controlled by the output obtained through 10a and 10b, and 15 is the delay device 2a.
1 or 2b, 16 is a switch for selecting the input signal source 1a or 1b, 20 is a switch for selecting the LPF 10a or 10b of the loop filter, 21 is the oscillation frequency of the VCO. A switching switch for selecting the oscillating capacitor 18 or 19 as a means for changing.

以上のように構成されたPLL回路について以下その動
作について第３図と第４図を参照しながら説明する。ま
ず、標準入力動作時には、第３図の切り換えスイッチ15
と16と20および21はそれぞれＡ側の状態にある。この場
合第４図に示す任意のくり返し周期をもつ標準入力信号
源1aの標準入力信号ａは入力端子T1に入力れるとともに
その標準入力パルス信号ａは直接EX.ORゲートへ入力さ
れる入力信号ａと遅延器2aを介して遅延された遅延入力
信号ｂとに分かれる。上記遅延入力信号ｂは遅延器は遅
延器2aで決定された遅延時間（T/2）だけ入力信号ａよ
り遅延され、EX.ORゲート３へ入力される。EX.ORゲート
３の出力には上記入力信号ａと上記遅延入力信号ｂとの
EX.OR動作結果が第４図に示す様に固定時間幅TWcとして
出力される。上記固定時間幅TWcのＨの区間は位相比較
器であるアナログスイッチ８はオンとなりVCO11の出力
信号である再生クロックｆと入力信号ａとの位相差が位
相比較器９の位相比較器出力ｅとして出力端子T3へ出力
される。また、固定時間幅TWcのＬの区間はアナログス
イッチ８がオフとなり、出力端子３からは出力信号を出
力しない。そして、出力端子T3に接続されたLPF10aは位
相比較器９の出力を平滑する。さらに上記LPF10aで平滑
化された直流出力によってVCO11の周波数をコントロー
ルすることによりPLL回路を構成して出力端子T4から標
準入力信号ａに対する標準再生クロック信号ｆを抽出す
る。The operation of the PLL circuit configured as described above will be described below with reference to FIGS. 3 and 4. First, at the time of standard input operation, the changeover switch 15 of FIG.
And 16 and 20 and 21 are in the state of A side, respectively. In this case, the standard input signal a of the standard input signal source 1a having an arbitrary repeating period shown in FIG. 4 is input to the input terminal T1 and the standard input pulse signal a is directly input to the EX.OR gate. And a delayed input signal b delayed by the delay device 2a. The delay input signal b is delayed from the input signal a by the delay time (T / 2) determined by the delay unit 2a, and is input to the EX.OR gate 3. At the output of the EX.OR gate 3, the input signal a and the delayed input signal b are input.
The EX.OR operation result is output as a fixed time width TWc as shown in FIG. During the H section of the fixed time width TWc, the analog switch 8 as the phase comparator is turned on, and the phase difference between the reproduced clock f, which is the output signal of the VCO 11, and the input signal a becomes the phase comparator output e of the phase comparator 9. Output to output terminal T3. Further, the analog switch 8 is turned off in the L section of the fixed time width TWc, and the output signal is not output from the output terminal 3. Then, the LPF 10a connected to the output terminal T3 smoothes the output of the phase comparator 9. Further, by controlling the frequency of the VCO 11 by the DC output smoothed by the LPF 10a, a PLL circuit is constructed and the standard reproduction clock signal f for the standard input signal a is extracted from the output terminal T4.

次に倍速入力動作時には、第３図の切り換えスイッチ
15と16と20および21はそれぞれＢ側の状態にある。第５
図に倍速入力動作時におけるタイミングチャートを示
す。この場合第４図のタイミングチャートの動作状態と
異なるところとして、入力信号源は倍速入力信号源1bと
なり、遅延入力信号ｂは遅延器2bで決定された遅延時間
（T/4）だけ入力信号ａより遅延され、VCOの発振周波数
は発振用コンデンサC18より容量の小さい発振用コンデ
ンサC19を選択することにより標準入力動作時のVCO発振
周波数ｆの２倍である2fにされている。各動作タイミン
グは第５図に示す通り第４図に比して全て２倍の動作速
度で動作しているだけのため、標準入力時と同じ動作を
する各ブロック図に関しての動作説明は省略する。した
がって倍速入力動作時はVCOの発振周波数を２倍に高く
し、さらに遅延器とLPFを切り換えることにより標準入
力時の動作速度より２倍の動作速度で動作するPLL回路
を構成して出力端子T4から倍速再生クロック信号2fを抽
出するものであった。Next, at the time of double speed input operation, the changeover switch of Fig. 3
15 and 16 and 20 and 21 are in the B side state, respectively. Fifth
The figure shows a timing chart during double speed input operation. In this case, the difference from the operation state of the timing chart of FIG. 4 is that the input signal source is the double-speed input signal source 1b, and the delayed input signal b is the input signal a for the delay time (T / 4) determined by the delay unit 2b. The oscillation frequency of the VCO is further delayed, and is set to 2f which is twice the VCO oscillation frequency f at the time of the standard input operation by selecting the oscillation capacitor C19 having a smaller capacity than the oscillation capacitor C18. As shown in FIG. 5, the respective operation timings are all operated at twice the operation speed as compared with FIG. 4, so that the description of the operation of each block diagram which performs the same operation as at the time of standard input is omitted. . Therefore, at the time of double speed input operation, the oscillation frequency of the VCO is doubled, and by switching the delay device and LPF, a PLL circuit that operates at twice the operation speed of the standard input operation is constructed, and the output terminal T4 The double speed reproduction clock signal 2f was extracted from.

発明が解決しようとする課題 以上のように構成されたPLL回路では、倍速入力動作
時における各ブロックの動作周波数は、標準入力動作時
に比較して確実に２倍以上の動作速度が必要となる。し
たがって標準時と兼用して倍速時に高い周波数で使用す
る場合、高い動作速度で安定なVCO,アナログスイッチ回
路等を得るには回路遅延時間等の問題が発生するために
非常に実現困難となる。Problems to be Solved by the Invention In the PLL circuit configured as described above, the operating frequency of each block at the time of the double-speed input operation must be twice or more as fast as that at the time of the standard input operation. Therefore, when it is used at a high frequency at the time of double speed in combination with the standard time, it becomes very difficult to obtain a stable VCO, an analog switch circuit, etc. at a high operating speed because of problems such as circuit delay time.

また、倍速入力動作時のVCO発振周波数は標準入力動
作時の発振周波数より高くしなければならないため発振
調整用コンデンサ、LPF,切り換えスイッチ等の外付け部
分を追加する必要があり部品コストは高価なものとなる
など以上多くの欠点があった。Also, the VCO oscillation frequency during double-speed input operation must be higher than the oscillation frequency during standard input operation, so it is necessary to add external parts such as oscillation adjustment capacitors, LPFs, and changeover switches. There were many drawbacks, including the fact that it became a problem.

本圧明は上記問題点に鑑みてなされたもので、標準動
作じにも倍速動作時にもVCOの出力と入力パルス信号と
の位相比較を可能にし、簡易な構成で低コストのPLL回
路を提供することを目的としている。This comprehension has been made in view of the above problems, and enables phase comparison between the VCO output and the input pulse signal during both standard operation and double speed operation, providing a low-cost PLL circuit with a simple configuration. The purpose is to do.

課題を解決するための手段 上記問題点を解決するため、本発明のフェーズ・ロッ
クド・ループ回路は、標準動作時の入力パルス信号の最
小周期（Ｔ）の1/2幅となる第１のパルスを前記入力パ
ルス信号の両エッジの直後に出力し、倍速動作時には前
記第１のパルスの1/2幅（T/4）となる第２のパルスを入
力パルス信号の両エッジの直後に出力するエッジ検出回
路（４）と、標準動作時の入力信号の最小周期（Ｔ）を
一周期として発振する電圧制御型発振器（11）の出力が
アナログスイッチ（８）を介して入力されるループフィ
ルタ（10a）の出力信号によって前記電圧制御型発振器
の入力を制御するループと、前記電圧制御型発振器の出
力と前記エッジ検出回路の第２のパルス出力との論理積
でトリガされ前記第１のパルスのパルス幅と同等のパル
ス幅の第３のパルスを出力するモノマルチバイブレータ
回路（17）と、入力される前記電圧制御型発振器の発振
出力の２倍の周波数を出力する逓倍回路（14）とを具備
し、標準動作時には前記エッジ検出回路の第１のパルス
出力によって前記アナログスイッチを開閉し、倍速動作
時には前記モノマルチバイブレータ回路の第３のパルス
出力によって前記アナログスイッチを開閉することを特
徴とする構成である。Means for Solving the Problems In order to solve the above problems, the phase locked loop circuit according to the present invention comprises a first pulse having a half width of a minimum period (T) of an input pulse signal in a standard operation. Is output immediately after both edges of the input pulse signal, and a second pulse having a half width (T / 4) of the first pulse during double speed operation is output immediately after both edges of the input pulse signal. The output of the edge detection circuit (4) and the voltage-controlled oscillator (11) that oscillates with the minimum period (T) of the input signal in the standard operation as one period is input through the analog switch (8) ( 10a) a loop for controlling the input of the voltage-controlled oscillator by the output signal, and a logical product of the output of the voltage-controlled oscillator and the second pulse output of the edge detection circuit. Pulse width equivalent to pulse width A monomultivibrator circuit (17) for outputting a third pulse having a width; and a frequency multiplier (14) for outputting a frequency twice as high as the input oscillation output of the voltage-controlled oscillator. The analog switch is opened / closed by a first pulse output of the edge detection circuit, and the analog switch is opened / closed by a third pulse output of the mono-multivibrator circuit during a double speed operation.

作用 上記の構成により倍速動作時には、エッジ検出回路４
は入力パルス信号の両エッジの直後に固定時間幅TWcの
第２のパルスを出力し、この第２のパルスとVCO11の発
振出力ｆとの論理積によってモノマルチバイブレータ回
路17を動作させる。そして、アナログスイッチ８はモノ
マルチバイブレータ回路17の第３のパルス出力によって
スイッチング制御され、第３のパルスがアクティブ（TW
2がＨ区間）の間にVCO11の発振出力をループフィルタ10
a側に出力する。この出力は、入力パルス信号とVCO11出
力との位相差に応じてＨ区間とＬ区間に比率が変化する
位相差出力となり、それを平滑するループフィルタ10a
の出力に位相差に応じた直流電圧を出力し、その直流電
圧でVCO11の発振周波数を制御する。この結果、VCO11、
アナログスイッチ８、ループフィルタ10aで構成される
ループ中のVCO11の発振出力ｆは入力パルス信号と同期
され、VCO11の出力からは標準再生クロック信号が得ら
れ、VCO11出力に接続された逓倍回路14の出力からは倍
速再生クロック信号が得られる。Operation With the above configuration, the edge detection circuit 4 is operated during double speed operation.
Outputs a second pulse of a fixed time width TWc immediately after both edges of the input pulse signal, and operates the monomultivibrator circuit 17 by the logical product of the second pulse and the oscillation output f of the VCO 11. Then, the analog switch 8 is switching-controlled by the third pulse output of the mono multivibrator circuit 17, and the third pulse is activated (TW
Loop filter 10 while VCO11 oscillation output
Output to the a side. This output is a phase difference output in which the ratio changes between the H section and the L section according to the phase difference between the input pulse signal and the VCO 11 output, and a loop filter 10a for smoothing the output.
A DC voltage corresponding to the phase difference is output to the output of, and the oscillation frequency of the VCO 11 is controlled by the DC voltage. As a result, VCO11,
The oscillation output f of the VCO 11 in the loop constituted by the analog switch 8 and the loop filter 10a is synchronized with the input pulse signal, a standard reproduction clock signal is obtained from the output of the VCO 11, and the output of the multiplication circuit 14 connected to the output of the VCO 11 is obtained. A double speed reproduction clock signal is obtained from the output.

また、標準動作時にはエッジ検出回路４から出力され
る第１のパルスによってアナログスイッチ８かスイッチ
ング制御され、VCO11の出力が入力パルス信号と同期さ
れ、VCO11の出力から標準再生クロック信号が得られ
る。このように、VCO11の定数を変更しなくても標準動
作時と倍速動作時とで位相比較がなされ、簡易な回路構
成で標準再生クロック信号と倍速再生クロック信号を取
り出すことができる。Further, at the time of the standard operation, the switching of the analog switch 8 is controlled by the first pulse output from the edge detection circuit 4, the output of the VCO 11 is synchronized with the input pulse signal, and the standard reproduced clock signal is obtained from the output of the VCO 11. As described above, the phase comparison is performed between the standard operation and the double speed operation without changing the constant of the VCO 11, and the standard reproduction clock signal and the double speed reproduction clock signal can be extracted with a simple circuit configuration.

実施例 第１図は本発明の一実施例を示している。第１図にお
いて、第３図のPLL回路と異なるところは、LPF10bと切
り換えスイッチ21と20およびVCO発振用コンデンサ19が
除去され、その代わりVCO信号ｆを180゜反転させるため
のインバータ回路５と、エッジ検出回路４とインバータ
回路５の出力を入力とするアンド回路６と、エッジ検出
回路４出力の固定時間幅TWcとモノマルチバイブレータ
回路17出力の固定時間幅TWhとを選択する切り換えスイ
ッチ７と、さらに−90゜移相器12とEX.ORゲート13で構
成された逓倍回路14が追加されている。第３図および第
４図と同じ動作を期されているブロックには同一番号を
付している。したがって、第３図および第４図に示す従
来例と同じ動作を行う標準動作時の説明は省略する。Embodiment FIG. 1 shows an embodiment of the present invention. 1 is different from the PLL circuit of FIG. 3 in that the LPF 10b, the changeover switches 21 and 20, and the VCO oscillation capacitor 19 are removed, and instead, an inverter circuit 5 for inverting the VCO signal f by 180 ° is provided. An AND circuit 6 receiving the outputs of the edge detection circuit 4 and the inverter circuit 5 as inputs, a changeover switch 7 for selecting a fixed time width TWc of the output of the edge detection circuit 4 and a fixed time width TWh of the output of the monomultivibrator circuit 17; Further, a multiplication circuit 14 composed of a −90 ° phase shifter 12 and an EX.OR gate 13 is added. The same numbers are assigned to the blocks that are expected to perform the same operations as in FIGS. 3 and 4. Therefore, the description of the standard operation for performing the same operation as the conventional example shown in FIGS. 3 and 4 is omitted.

倍速動作時には、倍速入力信号源1bの入力パルス信号
がエッジ検出回路４の入力端子T1へ入力され、遅延器2b
の出力端には入力パルス信号を所定の遅延時間（T/4）
ほど遅延した信号を出力し、遅延器2bの出力信号と入力
パルス信号とが入力されるEX−ORゲート３の出力端に
は、入力パルス信号の両エッジの直後のタイミングで
（T/4）になる固定時間幅（第２図中のTW1c）のパルス
が出力される。この固定時間幅TW1cの信号はアンド回路
６の入力端子へ入力される。During double speed operation, the input pulse signal of the double speed input signal source 1b is input to the input terminal T1 of the edge detection circuit 4, and the delay device 2b
The input pulse signal is output to the output end of the specified delay time (T / 4)
The output terminal of the EX-OR gate 3, which outputs a signal delayed as much as possible and receives the output signal of the delay unit 2b and the input pulse signal, is provided at the timing immediately after both edges of the input pulse signal (T / 4). A pulse with a fixed time width (TW1c in Fig. 2) is output. The signal having the fixed time width TW1c is input to the input terminal of the AND circuit 6.

一方VCO出力信号ｆはインバータ回路５を介して上記
アンド回路６の入力端子へ180゜反転入力されることに
より、アンド回路６の出力には第２図に示すようなアン
ド出力ｄが出力される。さらに、この出力はモノマルチ
バイブレータ回路17のトリガーとして入力されることに
より、モノマルチバイブレータ回路の出力には第２図に
示す様な固定時間幅TW2hとして出力されるととも、切り
換えスイッチ７を介して位相比較器９であるところのア
ナログスイッチ８へ入力される。上記モノマルチバイブ
レータ回路17の出力信号である固定時間幅TW2hは上記固
定時間幅TW1cとアンド回路出力ｄの立ち上がりエッジに
同期して、さらに入力信号ａに対しても完全に同期した
信号となる。したがって入力信号ａの位相が変化した場
合、第２図に示すエッジ検出回路４の可変時間幅TW1cと
アンド回路６出力のアンド回路出力ｄも入力信号ａの位
相変化に追従する。さらにモノマルチバイブレータ回路
の固定時間幅TW2hの出力パルス幅TWが一定の状態で絶対
位相が変化することにより、位相比較器９のアナログシ
イッチ８も追従してオン／オフされるため入力信号ａと
VCO11の出力である再生クロック信号ｆとの位相差に対
応した位相比較器出力ｅが出力されPLL回路が構成され
る。さらに位相ロックされた再生クロック信号ｆは直接
EX.ORゲート13へ入力される信号と、−90゜移相器12を
介して入力される信号ｇとに分かれ、−90゜移相器12と
EX.ORゲート13とで逓倍回路14が構成される。したがっ
て出力端子T5から倍速入力信号ａに同期した倍速再生ク
ロック信号2fが抽出される。On the other hand, the VCO output signal f is inverted by 180 ° to the input terminal of the AND circuit 6 through the inverter circuit 5, so that the AND circuit 6 outputs the AND output d as shown in FIG. . Further, this output is input as a trigger of the mono-multivibrator circuit 17, so that the output of the mono-multivibrator circuit is output as a fixed time width TW2h as shown in FIG. Is input to the analog switch 8 which is the phase comparator 9. The fixed time width TW2h which is the output signal of the mono-multivibrator circuit 17 becomes a signal which is synchronized with the fixed time width TW1c and the rising edge of the AND circuit output d, and is also perfectly synchronized with the input signal a. Therefore, when the phase of the input signal a changes, the variable time width TW1c of the edge detection circuit 4 and the AND circuit output d of the output of the AND circuit 6 shown in FIG. 2 also follow the phase change of the input signal a. Further, when the absolute phase changes while the output pulse width TW of the fixed time width TW2h of the monomultivibrator circuit is constant, the analog switch 8 of the phase comparator 9 is also turned on / off following the input signal a. When
The phase comparator output e corresponding to the phase difference from the reproduced clock signal f, which is the output of the VCO 11, is output to form the PLL circuit. Further, the phase-locked reproduced clock signal f is directly
The signal input to the EX.OR gate 13 and the signal g input through the -90 ° phase shifter 12 are divided into
The EX.OR gate 13 constitutes a multiplication circuit 14. Therefore, the double speed reproduction clock signal 2f synchronized with the double speed input signal a is extracted from the output terminal T5.

発明の効果 以上の説明から明らかなように、本発明のフェーズ・
ロックド・ループ回路は、標準動作時と倍速動作時の異
なる２つの動作モードに対しても再生クロック信号と入
力パルス信号との位相同期ができ、再生クロック信号の
周波数が変わってもVCO等の定数変更の必要がないとい
う格別な効果が得られるものである。EFFECTS OF THE INVENTION As is clear from the above description,
The locked loop circuit can synchronize the phase of the regenerated clock signal with the input pulse signal even in two different operation modes, that is, the standard operation and the double speed operation. Even if the frequency of the regenerated clock signal changes, the constant of VCO etc. The special effect is that it does not need to be changed.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例におけるPLL回路を示すブロ
ック図、第２図は本発明の一実施例におけるPLL回路の
倍速入力動作を説明するタイム・チャート、第３図は従
来のPLL回路を示すブロック図、第４図は従来のPLL回路
の標準入力動作を説明するタイム・チャート、第５図は
従来のPLL回路の倍速入力動作を説明するタイム・チャ
ートである。 1b……倍速入力信号源、2a,b……遅延器、４……エッジ
検出回路、６……アンド回路、17……モノマルチバイブ
レータ回路、８……アナログスイッチ、９……位相比較
器、12……−90゜移相器、14……逓倍回路、ｃ……固定
時間幅TW1、ｈ……固定時間幅TW2、ｆ……標準再生クロ
ック信号、2f……倍速再生クロック信号。FIG. 1 is a block diagram showing a PLL circuit according to an embodiment of the present invention, FIG. 2 is a time chart for explaining a double-speed input operation of the PLL circuit according to an embodiment of the present invention, and FIG. 3 is a conventional PLL circuit. FIG. 4 is a time chart for explaining a standard input operation of the conventional PLL circuit, and FIG. 5 is a time chart for explaining a double-speed input operation of the conventional PLL circuit. 1b: double speed input signal source, 2a, b ... delay device, 4 ... edge detection circuit, 6 ... AND circuit, 17 ... mono-multivibrator circuit, 8 ... analog switch, 9 ... phase comparator, 12 …… −90 ° phase shifter, 14 …… multiplier circuit, c …… fixed time width TW1, h …… fixed time width TW2, f …… standard reproduction clock signal, 2f …… double speed reproduction clock signal.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】標準動作時の入力パルス信号の最小周期の
1/2幅となる第１のパルスを前記入力パルス信号の両エ
ッジの直後に出力し、倍速動作時には前記第１のパルス
の1/2幅となる第２のパルスを入力パルス信号の両エッ
ジの直後に出力するエッジ検出回路と、 標準動作時の入力信号の最小周期を一周期として発振す
る電圧制御型発振器の出力がアナログスイッチを介して
入力されるループフィルタの出力信号によって前記電圧
制御型発振器の入力を制御するループと、 前記電圧制御型発振器の出力と前記エッジ検出回路の第
２のパルス出力との論理積でトリガされ前記第１のパル
スのパルス幅と同等のパルス幅の第３のパルスを出力す
るモノマルチバイブレータと、 入力される前記電圧制御型発振器の発振出力の２倍の周
波数を出力する逓倍回路とを具備し、 標準動作時には前記エッジ検出回路の第１のパルス出力
によって前記アナログスイッチを開閉し、倍速動作時に
は前記モノマルチバイブレータの第３のパルス出力によ
って前記アナログスイッチを開閉することを特徴とする
フェーズ・ロックド・ループ回路。1. The minimum period of the input pulse signal during standard operation
A first pulse having a half width is output immediately after both edges of the input pulse signal, and a second pulse having a half width of the first pulse is output at both edges of the input pulse signal during a double speed operation. And an edge detection circuit that outputs immediately after the above, and the output of a voltage-controlled oscillator that oscillates with the minimum cycle of the input signal during standard operation as one cycle is output from a loop filter that is input via an analog switch. A third loop having a pulse width equivalent to the pulse width of the first pulse is triggered by a logical product of a loop for controlling the input of the oscillator and the output of the voltage controlled oscillator and the second pulse output of the edge detection circuit. A mono-multivibrator that outputs a pulse of the voltage-controlled oscillator, and a multiplying circuit that outputs a frequency twice as high as the oscillation output of the voltage-controlled oscillator. The phase-locked loop circuit is configured to open / close the analog switch by the first pulse output of, and open / close the analog switch by the third pulse output of the mono-multivibrator during a double speed operation.