JP2665568B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2665568B2 JP2665568B2 JP2318684A JP31868490A JP2665568B2 JP 2665568 B2 JP2665568 B2 JP 2665568B2 JP 2318684 A JP2318684 A JP 2318684A JP 31868490 A JP31868490 A JP 31868490A JP 2665568 B2 JP2665568 B2 JP 2665568B2
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- film
- cvd
- resist film
- cvd film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、バイアスECRCVDによって積層されたCVD膜
の有する欠点である突起を利用して、自己整合的にコン
タクトホールを形成する半導体装置の製造方法に関す
る。
の有する欠点である突起を利用して、自己整合的にコン
タクトホールを形成する半導体装置の製造方法に関す
る。
＜従来の技術＞ 第４図及び第５図を参照しつつバイアスECRCVDについ
て説明する。
て説明する。
バイアスECRCVDによってCVD膜10を積層する際、CVD膜
10の下層に形成されている配線30の線幅が広いと、その
配線30の上には断面視略三角形状や台形状の突起11が形
成される。
10の下層に形成されている配線30の線幅が広いと、その
配線30の上には断面視略三角形状や台形状の突起11が形
成される。
この突起11は、平坦化の障害物となるので、積層され
たCVD膜10とエッチング選択速度が等しいレジスト膜20
を平坦に塗布し突起11を覆う。このように塗布されたレ
ジスト膜20をエッチングすることによって、突起11をも
同時にエッチングして除去し、CVD膜10の平坦化を図っ
ている。
たCVD膜10とエッチング選択速度が等しいレジスト膜20
を平坦に塗布し突起11を覆う。このように塗布されたレ
ジスト膜20をエッチングすることによって、突起11をも
同時にエッチングして除去し、CVD膜10の平坦化を図っ
ている。
＜発明が解決しようとする課題＞ 上述したように、バイアスECRCVDによって形成された
CVD膜の突起は、無駄なものであり、その解消方法が研
究されていた。
CVD膜の突起は、無駄なものであり、その解消方法が研
究されていた。
本発明はかかるこの突起を有効に利用することによ
り、従来のものより微細なコンタクトホールを形成する
方法を提供することを目的としている。
り、従来のものより微細なコンタクトホールを形成する
方法を提供することを目的としている。
＜課題を解決するための手段＞ 上記課題を解決するために、本発明に係る半導体装置
の製造方法は、コンタクトホール形成予定領域のみがバ
イアスECRCVDによるCVD膜の積層形成時に突起が形成さ
れるように線幅が設定された配線上にバイアスECRCVDに
よるCVD膜を堆積する工程と、このCVD膜の上にレジスト
膜を平坦に塗布する工程と、前記コンタクトホール形成
予定領域の上方のCVD膜に形成された突起をレジスト膜
のエッチバックによって露出させる工程と、CVD膜上の
レジスト膜をマスクとして用いて前記突起とその下方の
CVD膜とを異方性エッチングし、これにより前記配線を
露出させる工程とを有している。
の製造方法は、コンタクトホール形成予定領域のみがバ
イアスECRCVDによるCVD膜の積層形成時に突起が形成さ
れるように線幅が設定された配線上にバイアスECRCVDに
よるCVD膜を堆積する工程と、このCVD膜の上にレジスト
膜を平坦に塗布する工程と、前記コンタクトホール形成
予定領域の上方のCVD膜に形成された突起をレジスト膜
のエッチバックによって露出させる工程と、CVD膜上の
レジスト膜をマスクとして用いて前記突起とその下方の
CVD膜とを異方性エッチングし、これにより前記配線を
露出させる工程とを有している。
＜作用＞ バイアスECRCVDで形成されたCVD膜の上に突起を覆う
ように、レジスト膜を平坦に塗布する。
ように、レジスト膜を平坦に塗布する。
この時ときのエッチバックは、レジスト膜のエッチン
グ速度がCVD膜のエッチング速度と等しいかあるいは速
い条件で行う。
グ速度がCVD膜のエッチング速度と等しいかあるいは速
い条件で行う。
次に、前記レジスト膜をエッチバックして、突起をレ
ジスト膜から露出させる。
ジスト膜から露出させる。
この状態で、横方向より縦方向のエッチング速度が大
きい異方性エッチングを行うことにより、コンタクトホ
ールがCVD膜に開設される。
きい異方性エッチングを行うことにより、コンタクトホ
ールがCVD膜に開設される。
このときのエッチング速度は、CVD膜の方がレジスト
膜よりかなり速い条件である。
膜よりかなり速い条件である。
＜実施例＞ 以下、図面を参照して本発明に係る一実施例を説明す
る。
る。
第１図はレジスト膜が塗布されていない状態における
CVD膜の平面図、第２図は本発明の一実施例に係る半導
体装置の製造方法の各工程を示した第１図のＡ−Ａ線断
面図、第３図は他の実施例を示す断面図である。
CVD膜の平面図、第２図は本発明の一実施例に係る半導
体装置の製造方法の各工程を示した第１図のＡ−Ａ線断
面図、第３図は他の実施例を示す断面図である。
本実施例に係る半導体装置の製造方法は、他の部分よ
り線幅が広く設定されたコンタクト形成予定領域31を有
する配線の上にバイアスECRCVDによるCVD膜10を積層す
る工程と、このCVD膜10の上にCVD膜10とレジスト膜20を
平坦に塗布する工程と、前記コンタクト形成予定領域31
の上方のCVD膜10に形成された突起11をレジスト膜20の
エッチバックによって露出させる工程と、露出された突
起11とその下方のCVD膜10とをエッチングする工程とを
有している。
り線幅が広く設定されたコンタクト形成予定領域31を有
する配線の上にバイアスECRCVDによるCVD膜10を積層す
る工程と、このCVD膜10の上にCVD膜10とレジスト膜20を
平坦に塗布する工程と、前記コンタクト形成予定領域31
の上方のCVD膜10に形成された突起11をレジスト膜20の
エッチバックによって露出させる工程と、露出された突
起11とその下方のCVD膜10とをエッチングする工程とを
有している。
シリコン基板50の上には３本のアルミニウムからなる
配線30a、30b及び30cが形成されており、中央の配線30b
に接続されるコンタクトホール40を形成するものとす
る。中央の配線30bのコンタクト形成予定領域31は、こ
の部分よりも幅広に形成されている。また、左右の配線
30a、30cの全体と、中央の配線30bのコンタクト形成予
定領域31以外の部分とは、バイアスECRCVDによるCVD膜1
0が積層されても、突起が形成されないような線幅寸法
に設定されている。
配線30a、30b及び30cが形成されており、中央の配線30b
に接続されるコンタクトホール40を形成するものとす
る。中央の配線30bのコンタクト形成予定領域31は、こ
の部分よりも幅広に形成されている。また、左右の配線
30a、30cの全体と、中央の配線30bのコンタクト形成予
定領域31以外の部分とは、バイアスECRCVDによるCVD膜1
0が積層されても、突起が形成されないような線幅寸法
に設定されている。
このような状態で、バイアスECRCVDによるCVD膜10を
積層すると、第１図に示すように、コンタクト形成予定
領域31の上方に積層されたCVD膜10には、略ピラミッド
状の突起11が形成される。
積層すると、第１図に示すように、コンタクト形成予定
領域31の上方に積層されたCVD膜10には、略ピラミッド
状の突起11が形成される。
突起11が形成されたCVD膜10の上に、突起11が完全に
覆われて平坦になるようにレジスト膜20を塗布する（第
２図（ａ）参照）。レジスト膜20は平坦になるように、
スピンオンコート法で塗布するのが望ましい。
覆われて平坦になるようにレジスト膜20を塗布する（第
２図（ａ）参照）。レジスト膜20は平坦になるように、
スピンオンコート法で塗布するのが望ましい。
次に、レジスト膜20のエッチング速度が、CVD膜10に
較べて速いかあるいは等しいエッチングを使いレジスト
膜20をエッチバックして、突起11をレジスト膜20から露
出させる（第２図（ｂ）参照）。突起11のある部分のレ
ジスト膜20は他の部分より薄いので、突起11のみがレジ
スト膜20から露出するようになるのである。
較べて速いかあるいは等しいエッチングを使いレジスト
膜20をエッチバックして、突起11をレジスト膜20から露
出させる（第２図（ｂ）参照）。突起11のある部分のレ
ジスト膜20は他の部分より薄いので、突起11のみがレジ
スト膜20から露出するようになるのである。
この状態で、CVD膜10のエッチング速度がレジスト膜2
0のそれよりかなり速く、かつ横方向より縦方向のエッ
チング速度が大きい異方性エッチングを行うと、コンタ
クト形成予定領域31にまで達するコンタクトホール40が
CVD膜10に開設される（第２図（ｃ）参照）。
0のそれよりかなり速く、かつ横方向より縦方向のエッ
チング速度が大きい異方性エッチングを行うと、コンタ
クト形成予定領域31にまで達するコンタクトホール40が
CVD膜10に開設される（第２図（ｃ）参照）。
なお、上述した実施例では、CVD膜10にコンタクトホ
ール40を形成したが、突起11とその下方のCVD膜10とを
等方性エッチングでエッチングすれば、第３図に示すよ
うに、CVD膜10の平坦化を図ることが可能になる。
ール40を形成したが、突起11とその下方のCVD膜10とを
等方性エッチングでエッチングすれば、第３図に示すよ
うに、CVD膜10の平坦化を図ることが可能になる。
＜発明の効果＞ 本発明に係る半導体装置の製造方法は、他の部分より
線幅が広く設定されたコンタクト形成予定領域を有する
配線の上にバイアスECRCVDによるCVD膜を積層する工程
と、このCVD膜の上にレジスト膜を平坦に塗布する工程
と、前記コンタクト形成予定領域の上方のCVD膜に形成
された突起をレジスト膜のエッチバックによって露出さ
せる工程と、露出された突起とその下方のCVD膜とをエ
ッチングする工程とを有しているので、従来無駄であっ
たバイアスECRCVDによる突起を有効に利用して、コンタ
クトホールを形成することができる。また、この突起は
小さいので、従来よりも微細なコンタクトホールを形成
することができる。さらに、このコンタクトホールは自
己整合的に形成されるので、コンタクトホールの形成の
ためのアライメントが不要になる。
線幅が広く設定されたコンタクト形成予定領域を有する
配線の上にバイアスECRCVDによるCVD膜を積層する工程
と、このCVD膜の上にレジスト膜を平坦に塗布する工程
と、前記コンタクト形成予定領域の上方のCVD膜に形成
された突起をレジスト膜のエッチバックによって露出さ
せる工程と、露出された突起とその下方のCVD膜とをエ
ッチングする工程とを有しているので、従来無駄であっ
たバイアスECRCVDによる突起を有効に利用して、コンタ
クトホールを形成することができる。また、この突起は
小さいので、従来よりも微細なコンタクトホールを形成
することができる。さらに、このコンタクトホールは自
己整合的に形成されるので、コンタクトホールの形成の
ためのアライメントが不要になる。
第１図はレジスト膜が塗布されていない状態におけるCV
D膜の平面図、第２図は本発明の一実施例に係る半導体
装置の製造方法の各工程を示した第１図のＡ−Ａ線断面
図、第３図は他の実施例を示す断面図、第４図はバイア
スECRCVDの問題点を示す断面図、第５図はその問題点た
る突起を除去する方法を示す断面図である。 10……CVD膜、11……突起、20……レジスト膜、30a〜30
c……配線、31……コンタクト形成予定領域、40……コ
ンタクトホール。
D膜の平面図、第２図は本発明の一実施例に係る半導体
装置の製造方法の各工程を示した第１図のＡ−Ａ線断面
図、第３図は他の実施例を示す断面図、第４図はバイア
スECRCVDの問題点を示す断面図、第５図はその問題点た
る突起を除去する方法を示す断面図である。 10……CVD膜、11……突起、20……レジスト膜、30a〜30
c……配線、31……コンタクト形成予定領域、40……コ
ンタクトホール。
Claims (1)
- 【請求項１】コンタクトホール形成予定領域のみがバイ
アスECRCVDによるCVD膜の積層形成時に突起が形成され
るように線幅が設定された配線上にバイアスECRCVDによ
るCVD膜を堆積する工程と、このCVD膜の上にレジスト膜
を平坦に塗布する工程と、前記コンタクトホール形成予
定領域の上方のCVD膜に形成された突起をレジスト膜の
エッチバックによって露出させる工程と、CVD膜上のレ
ジスト膜をマスクとして用いて前記突起とその下方のCV
D膜とを異方性エッチングし、これにより前記配線を露
出させる工程とを具備したことを特徴とする半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318684A JP2665568B2 (ja) | 1990-11-21 | 1990-11-21 | 半導体装置の製造方法 |
| US07/791,527 US5173448A (en) | 1990-11-21 | 1991-11-14 | Process for fabricating a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2318684A JP2665568B2 (ja) | 1990-11-21 | 1990-11-21 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04188733A JPH04188733A (ja) | 1992-07-07 |
| JP2665568B2 true JP2665568B2 (ja) | 1997-10-22 |
Family
ID=18101869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318684A Expired - Fee Related JP2665568B2 (ja) | 1990-11-21 | 1990-11-21 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5173448A (ja) |
| JP (1) | JP2665568B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347100A (en) * | 1991-03-29 | 1994-09-13 | Hitachi, Ltd. | Semiconductor device, process for the production thereof and apparatus for microwave plasma treatment |
| JP2885080B2 (ja) * | 1994-08-29 | 1999-04-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5861342A (en) * | 1995-12-26 | 1999-01-19 | Vlsi Technology, Inc. | Optimized structures for dummy fill mask design |
| US5639697A (en) * | 1996-01-30 | 1997-06-17 | Vlsi Technology, Inc. | Dummy underlayers for improvement in removal rate consistency during chemical mechanical polishing |
| US5783488A (en) * | 1996-01-31 | 1998-07-21 | Vlsi Technology, Inc. | Optimized underlayer structures for maintaining chemical mechanical polishing removal rates |
| US5854125A (en) * | 1997-02-24 | 1998-12-29 | Vlsi Technology, Inc. | Dummy fill patterns to improve interconnect planarity |
| US5899736A (en) * | 1997-09-19 | 1999-05-04 | Siemens Aktiengesellschaft | Techniques for forming electrically blowable fuses on an integrated circuit |
| DE19829152A1 (de) * | 1998-05-05 | 1999-11-18 | United Microelectronics Corp | Doppeltes Damaszierverfahren |
| US7838427B2 (en) * | 2006-01-13 | 2010-11-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for planarization |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58159350A (ja) * | 1982-03-18 | 1983-09-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS61288442A (ja) * | 1985-06-17 | 1986-12-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS62291947A (ja) * | 1986-06-12 | 1987-12-18 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| EP0261846B1 (en) * | 1986-09-17 | 1992-12-02 | Fujitsu Limited | Method of forming a metallization film containing copper on the surface of a semiconductor device |
| US4859618A (en) * | 1986-11-20 | 1989-08-22 | Sumitomo Electric Industries, Ltd. | Method of producing the gate electrode of a field effect transistor |
| JPH0223748A (ja) * | 1988-07-12 | 1990-01-25 | Fujitsu Ltd | 無線通信方式 |
-
1990
- 1990-11-21 JP JP2318684A patent/JP2665568B2/ja not_active Expired - Fee Related
-
1991
- 1991-11-14 US US07/791,527 patent/US5173448A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04188733A (ja) | 1992-07-07 |
| US5173448A (en) | 1992-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |