JP2663484B2 - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JP2663484B2 JP2663484B2 JP63050044A JP5004488A JP2663484B2 JP 2663484 B2 JP2663484 B2 JP 2663484B2 JP 63050044 A JP63050044 A JP 63050044A JP 5004488 A JP5004488 A JP 5004488A JP 2663484 B2 JP2663484 B2 JP 2663484B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- synchronization
- circuit
- video signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Image Input (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力映像信号をメモリに書き込み、このメ
モリより所定の同期信号に同期してデータを読み出して
出力映像信号を得るメモリ装置に関する。
モリより所定の同期信号に同期してデータを読み出して
出力映像信号を得るメモリ装置に関する。
本発明は、入力同期信号に同期してメモリに入力映像
信号が書き込まれると共に、このメモリより所定の出力
同期信号に同期してデータが読み出されて出力映像信号
が得られ、そして、入力および出力同期信号のそれぞれ
の垂直同期信号の位相差が所定範囲内となるように位相
制御されるメモリ装置において、入力映像信号が奇数ま
たは偶数フィールドの信号の連続するものであるときに
は、位相制御が停止されるようにしたことにより、位相
制御によって生じる画像歪を回避するようにしたもので
ある。
信号が書き込まれると共に、このメモリより所定の出力
同期信号に同期してデータが読み出されて出力映像信号
が得られ、そして、入力および出力同期信号のそれぞれ
の垂直同期信号の位相差が所定範囲内となるように位相
制御されるメモリ装置において、入力映像信号が奇数ま
たは偶数フィールドの信号の連続するものであるときに
は、位相制御が停止されるようにしたことにより、位相
制御によって生じる画像歪を回避するようにしたもので
ある。
入力映像信号をメモリに書き込み、このメモリより所
定の同期信号に同期してデータを読み出して出力映像信
号を得ることにより、例えば入力映像信号のジッターを
吸収するものがある。この場合、入力映像信号の水平周
波数（ライン周波数）と出力映像信号の水平周波数とが
異なるために、書き込みと読み出しとの間で追い越しが
生じるおそれがある。このように追い越しが生じると、
動画では画像に不連続点が見えたり、特にフィールドメ
モリしかない場合には、奇数フイールドおよび偶数フィ
ールドの反転が起きる。
定の同期信号に同期してデータを読み出して出力映像信
号を得ることにより、例えば入力映像信号のジッターを
吸収するものがある。この場合、入力映像信号の水平周
波数（ライン周波数）と出力映像信号の水平周波数とが
異なるために、書き込みと読み出しとの間で追い越しが
生じるおそれがある。このように追い越しが生じると、
動画では画像に不連続点が見えたり、特にフィールドメ
モリしかない場合には、奇数フイールドおよび偶数フィ
ールドの反転が起きる。
このような追い越しによる不都合を防止するために、
従来入力および出力同期信号の垂直同期信号の位相を比
較し、その位相差が所定範囲内となるように位相制御
（追い越し制御）をすることが提案されている。第４図
は、そのようにする位相制御がなされるメモリ装置の一
例を示すものである。
従来入力および出力同期信号の垂直同期信号の位相を比
較し、その位相差が所定範囲内となるように位相制御
（追い越し制御）をすることが提案されている。第４図
は、そのようにする位相制御がなされるメモリ装置の一
例を示すものである。
同図において、端子（１）に供給される入力映像信号
SINは、A/D変換器（２）でデジタル信号とされたのち、
例えばフィールドメモリよりなるメモリ（３）に供給さ
れる。
SINは、A/D変換器（２）でデジタル信号とされたのち、
例えばフィールドメモリよりなるメモリ（３）に供給さ
れる。
また、端子（１）からの入力映像信号SINは、同期分
離回路（４）に供給され、この同期分離回路（４）より
得られる同期信号SYNC1はAFC回路（５）に供給される。
そして、このAFC回路（５）より得られる書き込みクロ
ックWCLKは、メモリ（３）のクロック端子Ｗ・CKに供給
される。また、AFC回路（５）より得られる垂直および
水平の同期検出信号VDおよびHDは、書き込みアドレス制
御回路（６）に供給され、この制御回路（６）よりメモ
リ（３）のアドレス端子Ｗ・ADに、同期検出信号VDおよ
びHD、したがって同期信号SYNC1に同期してアドレス信
号が供給される。これによりメモリ（３）には、同期信
号SYNC1に同期して入力映像信号SINが順次書き込まれ
る。
離回路（４）に供給され、この同期分離回路（４）より
得られる同期信号SYNC1はAFC回路（５）に供給される。
そして、このAFC回路（５）より得られる書き込みクロ
ックWCLKは、メモリ（３）のクロック端子Ｗ・CKに供給
される。また、AFC回路（５）より得られる垂直および
水平の同期検出信号VDおよびHDは、書き込みアドレス制
御回路（６）に供給され、この制御回路（６）よりメモ
リ（３）のアドレス端子Ｗ・ADに、同期検出信号VDおよ
びHD、したがって同期信号SYNC1に同期してアドレス信
号が供給される。これによりメモリ（３）には、同期信
号SYNC1に同期して入力映像信号SINが順次書き込まれ
る。
また、（７）は出力同期信号発生回路であり、この発
生回路（７）より得られる水平同期信号Hsyncは、PLL回
路（８）に基準信号として供給され、このPLL回路
（８）より得られる水平同期信号Hsyncに同期したクロ
ックは発生回路（７）に供給されると共に、メモリ
（３）のクロック端子Ｒ・CKに読み出しクロックRCLKと
して供給される。また、発生回路（７）より得られる同
期信号SYNC2は、読み出しアドレス制御回路（９）に供
給され、この制御回路（９）よりメモリ（３）のアドレ
ス端子Ｒ・ADに、同期信号SYNC2に同期してアドレス信
号が供給される。これによりメモリ（３）からは、同期
信号SYNC2に同期してデータが順次読み出されて出力映
像信号SOUTが得られる。
生回路（７）より得られる水平同期信号Hsyncは、PLL回
路（８）に基準信号として供給され、このPLL回路
（８）より得られる水平同期信号Hsyncに同期したクロ
ックは発生回路（７）に供給されると共に、メモリ
（３）のクロック端子Ｒ・CKに読み出しクロックRCLKと
して供給される。また、発生回路（７）より得られる同
期信号SYNC2は、読み出しアドレス制御回路（９）に供
給され、この制御回路（９）よりメモリ（３）のアドレ
ス端子Ｒ・ADに、同期信号SYNC2に同期してアドレス信
号が供給される。これによりメモリ（３）からは、同期
信号SYNC2に同期してデータが順次読み出されて出力映
像信号SOUTが得られる。
また、メモリ（３）より得られる出力映像信号S
OUTは、合成器（10）に供給され、この合成器（10）で
発生回路（７）より得られる同期信号SYNC2が合成され
たのち、D/A変換器（11）を介して端子（12）に導出さ
れる。
OUTは、合成器（10）に供給され、この合成器（10）で
発生回路（７）より得られる同期信号SYNC2が合成され
たのち、D/A変換器（11）を介して端子（12）に導出さ
れる。
また、（13）は位相比較器であり、この位相比較器
（13）には、AFC回路（５）より垂直同期検出信号VDが
供給されると共に、発生回路（７）より垂直同期信号V
syncが供給されて比較される。そして、この位相比較器
（13）からの比較誤差信号は、ドライバ（14）を介して
発生回路（７）に制御信号として供給され、垂直同期検
出信号VDおよび垂直同期信号Vsyncの位相差が所定範囲
内となるように垂直同期信号Vsyncの発生位相が制御さ
れる。なお、位相比較器（13）からの比較誤差信号は、
ドライバ（14）を介してPLL回路（８）の発振器に制御
信号として供給され、細かな位相制御がなされる。
（13）には、AFC回路（５）より垂直同期検出信号VDが
供給されると共に、発生回路（７）より垂直同期信号V
syncが供給されて比較される。そして、この位相比較器
（13）からの比較誤差信号は、ドライバ（14）を介して
発生回路（７）に制御信号として供給され、垂直同期検
出信号VDおよび垂直同期信号Vsyncの位相差が所定範囲
内となるように垂直同期信号Vsyncの発生位相が制御さ
れる。なお、位相比較器（13）からの比較誤差信号は、
ドライバ（14）を介してPLL回路（８）の発振器に制御
信号として供給され、細かな位相制御がなされる。
なお、この第４図例は基本構成を示したものであり、
省略しているが、実際にはAFC回路（５）より得られる
垂直同期検出信号VDと発生回路（７）より得られる水平
同期信号Hsyncとの位相比較もなされ、その比較誤差信
号によって水平同期信号Hsyncの発生位相も制御され
る。すなわち、第５図および第７図例は、第４図例にお
ける位相比較器（13）および発生回路（７）の要部の具
体構成例を示したものである。
省略しているが、実際にはAFC回路（５）より得られる
垂直同期検出信号VDと発生回路（７）より得られる水平
同期信号Hsyncとの位相比較もなされ、その比較誤差信
号によって水平同期信号Hsyncの発生位相も制御され
る。すなわち、第５図および第７図例は、第４図例にお
ける位相比較器（13）および発生回路（７）の要部の具
体構成例を示したものである。
まず、第５図例について説明する。この第５図例は、
垂直同期信号Vsyncの発生部を示している。同図におい
て、（21V）は垂直同期信号発生用のカウンタであり、
このカウンタ（21V）には、図示せずも水平同期信号H
syncがクロックとして供給されて順次カウントアップさ
れる。このカウンタ（21V）のカウント出力は、デコー
ダ（22V）に供給される。第６図Ａに示すように垂直同
期信号Vsyncの１周期にカウンタ（21V）のカウント出力
が０〜4n−１と変化するとすれば、デコーダ（22V）
の、第1,第2,第３および第４の出力端子には、それぞれ
カウント出力が2n〜3n−1,3n〜4n−1,0〜ｎ−１および
ｎ〜2n−１となる間、同図B,C,DおよびＥに示すように
高レベル“1"の信号が出力され、第1,第2,第３および第
４のウインドウが形成される。このデコーダ（22V）の
第１〜第４の出力端子に得られる信号は、それぞれアン
ド回路（23V1）〜（23V4）の入力側に供給されると共
に、これらアンド回路（23V1）〜（23V4）の入力側には
AFC回路（５）（第４図参照）からの垂直同期検出信号V
Dが供給される。この場合、垂直同期検出信号VDが第１
〜第４のウインドウに対応して存在するとき、それぞれ
アンド回路（23V1）〜（23V4）の出力側に高レベル“1"
の信号が出力される。また、このアンド回路（23V1）〜
（23V4）の出力信号は、それぞれ垂直同期検出信号VDの
タイミングでもってラッチ回路（24V1）〜（24V4）でラ
ッチされる。
垂直同期信号Vsyncの発生部を示している。同図におい
て、（21V）は垂直同期信号発生用のカウンタであり、
このカウンタ（21V）には、図示せずも水平同期信号H
syncがクロックとして供給されて順次カウントアップさ
れる。このカウンタ（21V）のカウント出力は、デコー
ダ（22V）に供給される。第６図Ａに示すように垂直同
期信号Vsyncの１周期にカウンタ（21V）のカウント出力
が０〜4n−１と変化するとすれば、デコーダ（22V）
の、第1,第2,第３および第４の出力端子には、それぞれ
カウント出力が2n〜3n−1,3n〜4n−1,0〜ｎ−１および
ｎ〜2n−１となる間、同図B,C,DおよびＥに示すように
高レベル“1"の信号が出力され、第1,第2,第３および第
４のウインドウが形成される。このデコーダ（22V）の
第１〜第４の出力端子に得られる信号は、それぞれアン
ド回路（23V1）〜（23V4）の入力側に供給されると共
に、これらアンド回路（23V1）〜（23V4）の入力側には
AFC回路（５）（第４図参照）からの垂直同期検出信号V
Dが供給される。この場合、垂直同期検出信号VDが第１
〜第４のウインドウに対応して存在するとき、それぞれ
アンド回路（23V1）〜（23V4）の出力側に高レベル“1"
の信号が出力される。また、このアンド回路（23V1）〜
（23V4）の出力信号は、それぞれ垂直同期検出信号VDの
タイミングでもってラッチ回路（24V1）〜（24V4）でラ
ッチされる。
また、ラッチ回路（24V1）〜（24V4）の出力信号は、
それぞれアンド回路（25V1）〜（25V4）の入力側に供給
されると共に、これらアンド回路（25V1）〜（25V4）の
入力側には、垂直同期検出信号VDがＤフリップフロップ
（26V）で所定期間遅延されたのちロードタイミング信
号SLDとして供給される。このロードタイミング信号SLD
がアンド回路（25V1）〜（25V4）に供給される場合、垂
直同期検出信号VDが第１〜第４のウインドウに対応して
存在するとき、それぞれアンド回路（25V1）〜（25V4）
の出力側に高レベル“1"の信号が出力される。このアン
ド回路（25V1）〜（25V4）の出力信号は、マルチプレク
サ（27V）の端子SELに、４ビットの切換制御信号として
供給され、このマルチプレクサ（27V）によってロード
値NV1〜NV4のいずれかが選択されてカウンタ（21V）に
供給される。この場合、垂直同期検出信号VDが第１〜第
４のウインドウに対応して存在するとき、それぞれロー
ド値NV1〜NV4が選択される。また、アンド回路（25V1）
〜（25V4）の出力信号はオア回路（28V）に供給され、
このオア回路（28V）の出力信号はカウンタ（21V）のロ
ード端子LOADに供給される。したがって、ロードタイミ
ング信号SLDのタイミングで、カウンタ（21V）にロード
値NV1〜NV4がロードされる。このように、カウンタ（21
V）には、垂直同期検出信号VDが供給されるごとに、こ
の垂直同期検出信号VDの位置に応じたロード値NV1〜NV4
がロードされる。したがって、垂直同期検出信号VDが所
定のウインドウ内に納まるように制御され、カウンタ
（21V）よりキャリとして出力される垂直同期信号Vsync
の位相と垂直同期検出信号VDとの位相差が所定範囲内と
なるようになされる。
それぞれアンド回路（25V1）〜（25V4）の入力側に供給
されると共に、これらアンド回路（25V1）〜（25V4）の
入力側には、垂直同期検出信号VDがＤフリップフロップ
（26V）で所定期間遅延されたのちロードタイミング信
号SLDとして供給される。このロードタイミング信号SLD
がアンド回路（25V1）〜（25V4）に供給される場合、垂
直同期検出信号VDが第１〜第４のウインドウに対応して
存在するとき、それぞれアンド回路（25V1）〜（25V4）
の出力側に高レベル“1"の信号が出力される。このアン
ド回路（25V1）〜（25V4）の出力信号は、マルチプレク
サ（27V）の端子SELに、４ビットの切換制御信号として
供給され、このマルチプレクサ（27V）によってロード
値NV1〜NV4のいずれかが選択されてカウンタ（21V）に
供給される。この場合、垂直同期検出信号VDが第１〜第
４のウインドウに対応して存在するとき、それぞれロー
ド値NV1〜NV4が選択される。また、アンド回路（25V1）
〜（25V4）の出力信号はオア回路（28V）に供給され、
このオア回路（28V）の出力信号はカウンタ（21V）のロ
ード端子LOADに供給される。したがって、ロードタイミ
ング信号SLDのタイミングで、カウンタ（21V）にロード
値NV1〜NV4がロードされる。このように、カウンタ（21
V）には、垂直同期検出信号VDが供給されるごとに、こ
の垂直同期検出信号VDの位置に応じたロード値NV1〜NV4
がロードされる。したがって、垂直同期検出信号VDが所
定のウインドウ内に納まるように制御され、カウンタ
（21V）よりキャリとして出力される垂直同期信号Vsync
の位相と垂直同期検出信号VDとの位相差が所定範囲内と
なるようになされる。
つぎに、第７図例について説明する。この第７図例
は、水平同期信号Hsyncの発生部を示しており、この第
７図において第５図と対応する部分には、「Ｖ」を
「Ｈ」に代えた符号を付して示している。同図におい
て、（21H）は水平同期信号発生用のカウンタであり、
このカウンタ（21H）には、図示せずもPLL回路（８）よ
りクロックが供給されて順次カウントアップされる。そ
して、このカウンタ（21H）のカウント出力はデコーダ
（22H）に供給される。第８図Ａに示すように水平同期
信号Hsyncの１周期にカウンタ（21H）のカウント出力が
０〜4m−１と変化するとすれば、デコーダ（22H）の、
第1,第2,第３および第４の出力端子には、それぞれカウ
ント出力が2m〜3m−1,3m〜4m−1,0〜ｍ−１およびｍ〜2
m−１となる間、同図B,C,DおよびＥに示すように高レベ
ル“1"の信号が出力され、第1,第2,第３および第４のウ
インドウが形成される。以下は、第５図例と同様に構成
され、同様に動作する。したがって、カウンタ（21H）
には、垂直同期検出信号VDが供給されるごとに、この垂
直同期検出信号VDの位置に応じたロード値NH1〜NH4がロ
ードされ、垂直同期検出信号VDが所定のウインドウ内に
納まるように制御される。すなわち、カウンタ（21H）
よりキャリとして出力される水平同期信号Hsyncの位相
と垂直同期検出信号VDとの位相差が所定範囲内となるよ
うになされる。
は、水平同期信号Hsyncの発生部を示しており、この第
７図において第５図と対応する部分には、「Ｖ」を
「Ｈ」に代えた符号を付して示している。同図におい
て、（21H）は水平同期信号発生用のカウンタであり、
このカウンタ（21H）には、図示せずもPLL回路（８）よ
りクロックが供給されて順次カウントアップされる。そ
して、このカウンタ（21H）のカウント出力はデコーダ
（22H）に供給される。第８図Ａに示すように水平同期
信号Hsyncの１周期にカウンタ（21H）のカウント出力が
０〜4m−１と変化するとすれば、デコーダ（22H）の、
第1,第2,第３および第４の出力端子には、それぞれカウ
ント出力が2m〜3m−1,3m〜4m−1,0〜ｍ−１およびｍ〜2
m−１となる間、同図B,C,DおよびＥに示すように高レベ
ル“1"の信号が出力され、第1,第2,第３および第４のウ
インドウが形成される。以下は、第５図例と同様に構成
され、同様に動作する。したがって、カウンタ（21H）
には、垂直同期検出信号VDが供給されるごとに、この垂
直同期検出信号VDの位置に応じたロード値NH1〜NH4がロ
ードされ、垂直同期検出信号VDが所定のウインドウ内に
納まるように制御される。すなわち、カウンタ（21H）
よりキャリとして出力される水平同期信号Hsyncの位相
と垂直同期検出信号VDとの位相差が所定範囲内となるよ
うになされる。
上述したように、第４図例においては、垂直同期検出
信号VDおよび垂直同期信号Vsyncの位相差が所定範囲内
となるように垂直同期信号Vsyncの位相が制御されるも
のである。この場合、入力映像信号SINと出力映像信号S
OUTとの間に大きな周波数差がないときには問題はな
い。しかし、例えば入力映像信号SINとしてゲーム用の
コンピュータからの映像信号のように１垂直周期が262
ラインであるものを供給すると共に、出力映像信号SOUT
として１垂直周期が262.5ラインであるものを得るとき
には、垂直周波数差が大きくなって、ライン単位の大幅
な位相制御がなされることにより、画像に歪を生じる等
の不都合があった。
信号VDおよび垂直同期信号Vsyncの位相差が所定範囲内
となるように垂直同期信号Vsyncの位相が制御されるも
のである。この場合、入力映像信号SINと出力映像信号S
OUTとの間に大きな周波数差がないときには問題はな
い。しかし、例えば入力映像信号SINとしてゲーム用の
コンピュータからの映像信号のように１垂直周期が262
ラインであるものを供給すると共に、出力映像信号SOUT
として１垂直周期が262.5ラインであるものを得るとき
には、垂直周波数差が大きくなって、ライン単位の大幅
な位相制御がなされることにより、画像に歪を生じる等
の不都合があった。
ところで、入力映像信号SINがゲーム用のコンピュー
タからの１垂直周期が262ラインであり、奇数フィール
ドまたは偶数フィールドの信号が連続するもの（ノンイ
ンターレース方式の映像信号）であるときには、書き込
み読み出しに追い越しがあっても、奇数フィールドおよ
び偶数フィールドの反転がなく、画質の劣化は少ない。
タからの１垂直周期が262ラインであり、奇数フィール
ドまたは偶数フィールドの信号が連続するもの（ノンイ
ンターレース方式の映像信号）であるときには、書き込
み読み出しに追い越しがあっても、奇数フィールドおよ
び偶数フィールドの反転がなく、画質の劣化は少ない。
本発明は、このような点を考慮し、入力映像信号が奇
数または偶数フィールドの信号の連続するものであると
きには、書き込みと読み出しとの間の追い越しを防止す
るための位相制御を停止させて、画質劣化を防止するこ
とを目的とするものである。
数または偶数フィールドの信号の連続するものであると
きには、書き込みと読み出しとの間の追い越しを防止す
るための位相制御を停止させて、画質劣化を防止するこ
とを目的とするものである。
本発明は、入力同期信号SYNC1同期してメモリ（３）
に入力映像信号SINが書き込まれると共に、このメモリ
（３）より所定の出力同期信号SYNC2に同期してデータ
が読み出されて出力映像信号SOUTが得られ、入力および
出力同期信号SYNC1およびSYNC2のそれぞれの垂直同期信
号の位相が比較され、その比較誤差信号が出力同期信号
の発生回路に供給されて位相差が所定範囲内となるよう
に位相制御されるメモリ装置であって、入力映像信号S
INが奇数または偶数フィールドの信号の連続するもので
あることを検出する検出回路（15）が設けられ、入力映
像信号SINが奇数または偶数フィールドの信号の連続す
るものであるときには、検出回路（15）の検出信号によ
って位相制御が停止されるものである。
に入力映像信号SINが書き込まれると共に、このメモリ
（３）より所定の出力同期信号SYNC2に同期してデータ
が読み出されて出力映像信号SOUTが得られ、入力および
出力同期信号SYNC1およびSYNC2のそれぞれの垂直同期信
号の位相が比較され、その比較誤差信号が出力同期信号
の発生回路に供給されて位相差が所定範囲内となるよう
に位相制御されるメモリ装置であって、入力映像信号S
INが奇数または偶数フィールドの信号の連続するもので
あることを検出する検出回路（15）が設けられ、入力映
像信号SINが奇数または偶数フィールドの信号の連続す
るものであるときには、検出回路（15）の検出信号によ
って位相制御が停止されるものである。
上述構成においては、入力映像信号SINが奇数または
偶数フィールドの信号の連続するものであるときには、
書き込みと読み出しとの間の追い越しを防止するための
位相制御が停止されるので、例えば、入力映像信号SIN
としてゲーム用のコンピュータからの映像信号のように
１垂直周期が262ラインであるものを供給すると共に、
出力映像信号SOUTとして１垂直周期が262.5ラインであ
るものを得るときにも、位相制御がなされないので、大
幅な位相制御による画像歪は生じなくなる。
偶数フィールドの信号の連続するものであるときには、
書き込みと読み出しとの間の追い越しを防止するための
位相制御が停止されるので、例えば、入力映像信号SIN
としてゲーム用のコンピュータからの映像信号のように
１垂直周期が262ラインであるものを供給すると共に、
出力映像信号SOUTとして１垂直周期が262.5ラインであ
るものを得るときにも、位相制御がなされないので、大
幅な位相制御による画像歪は生じなくなる。
以下、第１図を参照しながら本発明の一実施例につい
て説明する。この第１図において、第４図と対応する部
分には同一符号を付し、その詳細説明は省略する。
て説明する。この第１図において、第４図と対応する部
分には同一符号を付し、その詳細説明は省略する。
同図において、（15）は、入力映像信号SINが奇数ま
たは偶数フィールドの信号の連続するもの（１垂直期間
のライン数が偶数でノンインターレース方式の映像信
号）であることを検出する検出回路である。この検出回
路（15）には、同期分離回路（４）より得られる同期信
号SYNC1が供給され、入力映像信号SINが奇数または偶数
フィールドの信号の連続するものであるかどうかが検出
される。
たは偶数フィールドの信号の連続するもの（１垂直期間
のライン数が偶数でノンインターレース方式の映像信
号）であることを検出する検出回路である。この検出回
路（15）には、同期分離回路（４）より得られる同期信
号SYNC1が供給され、入力映像信号SINが奇数または偶数
フィールドの信号の連続するものであるかどうかが検出
される。
また、本例においては、ドライバ（14）としてイネー
ブル端子（14a）を有するものが使用される。そして、
このドライバ（14）のイネーブル端子（14a）には検出
回路（15）の検出信号SDが供給され、入力映像信号SIN
が奇数または偶数フィールドの信号の連続するものであ
るときには、位相比較器（13）からの比較誤差信号がド
ライバ（14）の出力側に得られないようになされる。
ブル端子（14a）を有するものが使用される。そして、
このドライバ（14）のイネーブル端子（14a）には検出
回路（15）の検出信号SDが供給され、入力映像信号SIN
が奇数または偶数フィールドの信号の連続するものであ
るときには、位相比較器（13）からの比較誤差信号がド
ライバ（14）の出力側に得られないようになされる。
本例は以上のように構成され、その他は第４図例と同
様に構成される。
様に構成される。
本例においては、入力映像信号SINが奇数または偶数
フィールドの信号の連続するものであるときには、位相
比較器（13）からの比較誤差信号がドライバ（14）の出
力側に得られず、垂直同期検出信号VDおよび垂直同期信
号Vsyncの位相差を所定範囲内とする垂直同期信号Vsync
の位相の制御が行われなくなる。つまり、メモリ（３）
の書き込みと読み出しとの間の追い越しを防止するため
の位相制御が停止されることになる。
フィールドの信号の連続するものであるときには、位相
比較器（13）からの比較誤差信号がドライバ（14）の出
力側に得られず、垂直同期検出信号VDおよび垂直同期信
号Vsyncの位相差を所定範囲内とする垂直同期信号Vsync
の位相の制御が行われなくなる。つまり、メモリ（３）
の書き込みと読み出しとの間の追い越しを防止するため
の位相制御が停止されることになる。
このように入力映像信号SINが奇数または偶数フィー
ルドの信号の連続したものであるとき、位相制御が停止
されるようにするために、第５図および第７図は、それ
ぞれ例えば第２図および第３図に示すように構成され
る。すなわち、アンド回路（25V1）〜（25V4）〔（25
H1）〜（25H4）〕とマルチプレクサ（27V）〔（27H）〕
との間にゲート回路（29V）〔（29H）〕が配され、この
ゲート回路（29V）〔（29H）〕に、上述した検出回路
（15）からの検出信号SDが供給される。そして、入力映
像信号SINが奇数または偶数フィールドの信号の連続し
たものでないときにはゲートが開かれて第５図例〔第７
図例〕と同様の状態とされ、一方連続したものであると
きには、ゲートが閉じられて、このゲート回路（29V）
〔（29H）〕の出力側には、例えば全てのビットが低レ
ベル“0"となる４ビットの信号が得られ、マルチプレク
サ（27V）〔（27H）〕ではロード値NV1〜NV4〔NH1〜
NH4〕のうちの１つ、例えばNV1〔NH1〕が常に選択され
る状態とされる。また、Ｄフリップフロップ（26V）
〔（26H）〕とアンド回路（25V1）〜（25V4）〔（25
H1）〜（25H4）〕との間に切換スイッチ回路（30V）
〔（30H）〕が配され、この切換スイッチ回路（30V）
〔（30H）〕の他方の入力側にはカウンタ（21V）より得
られる垂直同期信号Vsyncが供給される。そして、この
切換スイッチ回路（30V）〔（30H）〕に、上述した検出
回路（15）からの検出信号SDが供給され、入力映像信号
SINが奇数または偶数フィールドの信号の連続したもの
でないときにはＤフリツプフロツプ（26V）〔（26H）〕
より得られるロードタイミング信号SLDが出力されて第
５図例〔第７図例〕と同様の状態とされ、一方連続した
ものであるときには垂直同期信号Vsyncが出力されて、
この垂直同期信号Vsyncのタイミングで、カウンタ（21
V）〔（21H）〕にロード値、例えばNV1〔NH1〕がロード
される。
ルドの信号の連続したものであるとき、位相制御が停止
されるようにするために、第５図および第７図は、それ
ぞれ例えば第２図および第３図に示すように構成され
る。すなわち、アンド回路（25V1）〜（25V4）〔（25
H1）〜（25H4）〕とマルチプレクサ（27V）〔（27H）〕
との間にゲート回路（29V）〔（29H）〕が配され、この
ゲート回路（29V）〔（29H）〕に、上述した検出回路
（15）からの検出信号SDが供給される。そして、入力映
像信号SINが奇数または偶数フィールドの信号の連続し
たものでないときにはゲートが開かれて第５図例〔第７
図例〕と同様の状態とされ、一方連続したものであると
きには、ゲートが閉じられて、このゲート回路（29V）
〔（29H）〕の出力側には、例えば全てのビットが低レ
ベル“0"となる４ビットの信号が得られ、マルチプレク
サ（27V）〔（27H）〕ではロード値NV1〜NV4〔NH1〜
NH4〕のうちの１つ、例えばNV1〔NH1〕が常に選択され
る状態とされる。また、Ｄフリップフロップ（26V）
〔（26H）〕とアンド回路（25V1）〜（25V4）〔（25
H1）〜（25H4）〕との間に切換スイッチ回路（30V）
〔（30H）〕が配され、この切換スイッチ回路（30V）
〔（30H）〕の他方の入力側にはカウンタ（21V）より得
られる垂直同期信号Vsyncが供給される。そして、この
切換スイッチ回路（30V）〔（30H）〕に、上述した検出
回路（15）からの検出信号SDが供給され、入力映像信号
SINが奇数または偶数フィールドの信号の連続したもの
でないときにはＤフリツプフロツプ（26V）〔（26H）〕
より得られるロードタイミング信号SLDが出力されて第
５図例〔第７図例〕と同様の状態とされ、一方連続した
ものであるときには垂直同期信号Vsyncが出力されて、
この垂直同期信号Vsyncのタイミングで、カウンタ（21
V）〔（21H）〕にロード値、例えばNV1〔NH1〕がロード
される。
したがって、この第２図例（第３図例）においては、
カウンタ（21V）より得られる垂直同期信号Vsnycのタイ
ミングで、カウンタ（21V）〔（21H）〕には、垂直同期
検出信号VDの位置によらず、一定のロード値がロードさ
れ、同期信号Vsync〔Hsync〕は垂直同期検出信号VDの位
相によらずに発生されるので、位相制御が停止されたこ
ととなる。
カウンタ（21V）より得られる垂直同期信号Vsnycのタイ
ミングで、カウンタ（21V）〔（21H）〕には、垂直同期
検出信号VDの位置によらず、一定のロード値がロードさ
れ、同期信号Vsync〔Hsync〕は垂直同期検出信号VDの位
相によらずに発生されるので、位相制御が停止されたこ
ととなる。
このように本例によれば、入力映像信号SINが奇数ま
たは偶数フィールドの信号の連続するものであるときに
は、書き込みと読み出しとの間の追い越しを防止するた
めの位相制御が停止されるので、例えば、入力映像信号
SINとしてゲーム用のコンピュータからの映像信号のよ
うに１垂直周期が262ラインであるものを供給すると共
に、出力映像信号SOUTとして１垂直周期が262.5ライン
であるものを得るときにも、位相制御がなされず、大幅
な位相制御による画像歪は生じなくなる。
たは偶数フィールドの信号の連続するものであるときに
は、書き込みと読み出しとの間の追い越しを防止するた
めの位相制御が停止されるので、例えば、入力映像信号
SINとしてゲーム用のコンピュータからの映像信号のよ
うに１垂直周期が262ラインであるものを供給すると共
に、出力映像信号SOUTとして１垂直周期が262.5ライン
であるものを得るときにも、位相制御がなされず、大幅
な位相制御による画像歪は生じなくなる。
なお、第２図例および第３図例には、説明の簡単化の
ため、それぞれ４個のウインドウが形成される例を示し
たが、実際にはさらに細かくウインドウが形成されて位
相制御がなされる。
ため、それぞれ４個のウインドウが形成される例を示し
たが、実際にはさらに細かくウインドウが形成されて位
相制御がなされる。
以上述べた本発明によれば、入力映像信号が奇数また
は偶数フィールドの信号の連続するものであるときに
は、書き込みと読み出しとの間の追い越しを防止するた
めの位相制御が停止されるので、位相制御によって生じ
る画像歪を回避することができる。
は偶数フィールドの信号の連続するものであるときに
は、書き込みと読み出しとの間の追い越しを防止するた
めの位相制御が停止されるので、位相制御によって生じ
る画像歪を回避することができる。
第１図は本発明の一実施例を示す構成図、第２図及び第
３図はその説明のための図、第４図は従来例の構成図、
第５図〜第８図はその説明のための図である。 （３）はメモリ、（４）は同期分離回路、（７）は出力
同期信号発生回路、（13）は位相比較器、（14）はドラ
イバである。
３図はその説明のための図、第４図は従来例の構成図、
第５図〜第８図はその説明のための図である。 （３）はメモリ、（４）は同期分離回路、（７）は出力
同期信号発生回路、（13）は位相比較器、（14）はドラ
イバである。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上野 克彦 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 昭58−208905（ＪＰ，Ａ)
Claims (1)
- 【請求項１】入力同期信号に同期してメモリに入力映像
信号が書き込まれると共に、このメモリより所定の出力
同期信号に同期してデータが読み出されて出力映像信号
が得られ、 上記入力および出力同期信号のそれぞれの垂直同期信号
の位相が比較され、その比較誤差信号が上記出力同期信
号の発生回路に供給されて上記位相差が所定範囲内とな
るように位相制御されるメモリ装置において、 上記入力映像信号が奇数または偶数フィールドの信号の
連続するものであることを検出する検出回路が設けら
れ、上記入力映像信号が奇数または偶数フィールドの信
号の連続するものであるときには、上記検出回路の検出
信号によって上記位相制御が停止されることを特徴とす
るメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050044A JP2663484B2 (ja) | 1988-03-03 | 1988-03-03 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63050044A JP2663484B2 (ja) | 1988-03-03 | 1988-03-03 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01223889A JPH01223889A (ja) | 1989-09-06 |
| JP2663484B2 true JP2663484B2 (ja) | 1997-10-15 |
Family
ID=12847997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63050044A Expired - Lifetime JP2663484B2 (ja) | 1988-03-03 | 1988-03-03 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663484B2 (ja) |
-
1988
- 1988-03-03 JP JP63050044A patent/JP2663484B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01223889A (ja) | 1989-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4580165A (en) | Graphic video overlay system providing stable computer graphics overlayed with video image | |
| JPS6110379A (ja) | スキユ−歪除去装置 | |
| US4853781A (en) | Video format signal processing system | |
| JPH08256291A (ja) | 映像重畳装置 | |
| JPH03167981A (ja) | 時間軸補正装置 | |
| JP2663484B2 (ja) | メモリ装置 | |
| JP3674258B2 (ja) | 画像信号処理装置 | |
| JPS61172484A (ja) | ビデオフイ−ルドデコ−ダ | |
| JP2902648B2 (ja) | 画像フアイルシステム | |
| JP2846858B2 (ja) | ２次元／３次元映像変換装置 | |
| JPS6027286A (ja) | ビデオ入力処理装置 | |
| JP3184051B2 (ja) | 時間軸補正回路 | |
| JPS585785A (ja) | 表示制御回路 | |
| JP3218375B2 (ja) | スーパーインポーズ回路 | |
| JPH05292477A (ja) | 映像信号の処理装置 | |
| JP2566612B2 (ja) | デュアルポートメモリ用コントロール回路 | |
| JPH04356876A (ja) | シンクロナイザ | |
| JPH05308544A (ja) | 映像信号処理装置 | |
| JPS6379267A (ja) | 映像記録再生装置 | |
| JPH0353679A (ja) | 同期回路 | |
| JPH10301526A (ja) | Ｐｌｌ回路 | |
| JPS5921113B2 (ja) | 映像信号の記録装置 | |
| JPS6180978A (ja) | メモリアクセス回路 | |
| JPS62107582A (ja) | 映像信号記憶装置 | |
| JPS6064382A (ja) | 文字画像表示制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080620 Year of fee payment: 11 |