JPS6027286A - ビデオ入力処理装置 - Google Patents
ビデオ入力処理装置Info
- Publication number
- JPS6027286A JPS6027286A JP58135412A JP13541283A JPS6027286A JP S6027286 A JPS6027286 A JP S6027286A JP 58135412 A JP58135412 A JP 58135412A JP 13541283 A JP13541283 A JP 13541283A JP S6027286 A JPS6027286 A JP S6027286A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- video
- line
- synchronizing signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/932—Regeneration of analogue synchronisation signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/95—Time-base error compensation
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Image Input (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、1フレ一ム分のビデオ信号をサンプリング
し、そのサンプリングデータをアナログ/ディジタル変
換して画像メモリに七込むビデオ入力処理装置に関する
。
し、そのサンプリングデータをアナログ/ディジタル変
換して画像メモリに七込むビデオ入力処理装置に関する
。
〔発明の技術的背景とそのn’;]題八人1〕この種の
ビデオ入力処理装置でHlVTR(Video Tap
e Recoder ) 等からのビデオ信号VIDE
Oは第1図に示すようVCビデオ・アンプ11および同
期分離回路12に入カネれる0同期分ス1#回路12は
ビデオ信号VIDEOがら水平開ル1伯号’f:3−5
YNCオjび垂直同期信号v −5YNCを分触する。
ビデオ入力処理装置でHlVTR(Video Tap
e Recoder ) 等からのビデオ信号VIDE
Oは第1図に示すようVCビデオ・アンプ11および同
期分離回路12に入カネれる0同期分ス1#回路12は
ビデオ信号VIDEOがら水平開ル1伯号’f:3−5
YNCオjび垂直同期信号v −5YNCを分触する。
ビデオ・アンプ11の出力はサンダル・ホールド・アン
プ(以下S/Hアンプ)J3によりサンプリング・クロ
ックCLKに応じてサンプリングされる。このサンプリ
ング・クロックCLKFi上記水平同期信号H−i’;
YNCVc穆ういて発振回路14から発生される。S/
4Iアンプノ3のサンプリング出力は高速のアナログ/
デジタル変換器(以下A/Dコンバータと称する)15
vcよってA/D変換ざh画像バスノロとのインタフェ
ース回路17Vc供給される。
プ(以下S/Hアンプ)J3によりサンプリング・クロ
ックCLKに応じてサンプリングされる。このサンプリ
ング・クロックCLKFi上記水平同期信号H−i’;
YNCVc穆ういて発振回路14から発生される。S/
4Iアンプノ3のサンプリング出力は高速のアナログ/
デジタル変換器(以下A/Dコンバータと称する)15
vcよってA/D変換ざh画像バスノロとのインタフェ
ース回路17Vc供給される。
このインターフェース回路17には発振回路J4からの
サンプリング・クロックCLK、l、−よび回」IJ1
分^V回路12からの水平同期信号H−8YNC,垂直
同期信号V−SYNCも供給される。
サンプリング・クロックCLK、l、−よび回」IJ1
分^V回路12からの水平同期信号H−8YNC,垂直
同期信号V−SYNCも供給される。
しかしてA/Dコンバータ15からのA/D変俟データ
げ、インタフェース回路J7の制御により上記水平同期
信号H−8YNC,サンプリング−クロックCLKに応
じて画像メモリ18に書込まれる。
げ、インタフェース回路J7の制御により上記水平同期
信号H−8YNC,サンプリング−クロックCLKに応
じて画像メモリ18に書込まれる。
このようなビデオ入力処理芸談では、発振回路14とし
て、一般にP L L (Phase LockedL
oop )回路が適用されるoしかし、この回路では、
例えばVTRのジッタやテープのべず等により同期の乱
れが発生した場合に、入力信号である水平同期信号)1
−5YNCと出力信号であるサンプリング・クロックC
LKとの位相ずれが生じる。この結果、画面のゆがみや
映像のドロップアウトが生じていた。また、発振回路1
4としてディl/一ラインによる同期発振器が適用され
ているビデオ入力処理装妬も知られている。しかし、こ
の回路では、水平同期46号H−8YNCの周期に無関
係に一定の周期で発振するため、画面比に誤差が生じる
問題があった。
て、一般にP L L (Phase LockedL
oop )回路が適用されるoしかし、この回路では、
例えばVTRのジッタやテープのべず等により同期の乱
れが発生した場合に、入力信号である水平同期信号)1
−5YNCと出力信号であるサンプリング・クロックC
LKとの位相ずれが生じる。この結果、画面のゆがみや
映像のドロップアウトが生じていた。また、発振回路1
4としてディl/一ラインによる同期発振器が適用され
ているビデオ入力処理装妬も知られている。しかし、こ
の回路では、水平同期46号H−8YNCの周期に無関
係に一定の周期で発振するため、画面比に誤差が生じる
問題があった。
この発明は上記事情に鑑みてなされたものでその目的は
、特にVTR入力時に発生するジッタによる画面のゆが
みや、テープのきすによる映像のドロップアウトが解消
できるビデオ入力処理装動゛を提供することにある0 〔発明の概要〕 この発明は、1フレ一ム分のビデオ信号をサンプリング
・クロックに応じてサンプリングし、そのサンプリング
・データをA/D変換して画像メモリに書込むビデオ人
力処理装置において、同期分離回路によって上記ビデオ
信号から分離された水平同期信号に同期してサンプリン
グ−クロツタを発生するPLL回路に内蔵8れていHL
′、水平同期信号に代えて画面処理用水平同期信+;と
して用いることにより、画面処理用水平周期信号とサン
プリング骨クロックとの同期化を図り、同期の乱れに起
因する画■1のゆがみを防止するようにしている。
、特にVTR入力時に発生するジッタによる画面のゆが
みや、テープのきすによる映像のドロップアウトが解消
できるビデオ入力処理装動゛を提供することにある0 〔発明の概要〕 この発明は、1フレ一ム分のビデオ信号をサンプリング
・クロックに応じてサンプリングし、そのサンプリング
・データをA/D変換して画像メモリに書込むビデオ人
力処理装置において、同期分離回路によって上記ビデオ
信号から分離された水平同期信号に同期してサンプリン
グ−クロツタを発生するPLL回路に内蔵8れていHL
′、水平同期信号に代えて画面処理用水平同期信+;と
して用いることにより、画面処理用水平周期信号とサン
プリング骨クロックとの同期化を図り、同期の乱れに起
因する画■1のゆがみを防止するようにしている。
また、この発明は、1ライン分の画像データ記1゛10
用のラインメモリを設け、このラインメモリにA/Dコ
ンバータ(アナロタ/ディジタル変換器)からのA/D
変換データを1ライン分上記水平同期信号と位相比較信
号との位相差に応じて記憶し、選択回路によりA/Dコ
ンバーメの出力またはラインメモリの出力のいずれか一
方を画像データとして選択し、当該選択データを画像メ
モリに書込む構成としている0こうすることにより、同
期の大幅な乱れにより、水平同期信号と位相比較信号と
の位相差が大きくなった場合に、ラインメモリに記憶さ
れていた1ライン分のデータを画像データとして用いる
ことが可能となる。
用のラインメモリを設け、このラインメモリにA/Dコ
ンバータ(アナロタ/ディジタル変換器)からのA/D
変換データを1ライン分上記水平同期信号と位相比較信
号との位相差に応じて記憶し、選択回路によりA/Dコ
ンバーメの出力またはラインメモリの出力のいずれか一
方を画像データとして選択し、当該選択データを画像メ
モリに書込む構成としている0こうすることにより、同
期の大幅な乱れにより、水平同期信号と位相比較信号と
の位相差が大きくなった場合に、ラインメモリに記憶さ
れていた1ライン分のデータを画像データとして用いる
ことが可能となる。
第2図はこの発明の一実施例に係るビデオ入力処理装置
の構成を示す。なお、第1図と同一部分には同一符号を
付して詳細な説明を省略する。第2図において符号20
で示されるPLL回路は位相検出器2ノ、ローパスフィ
ルタ22、V CO(Voltage Control
led 0scillator )23およびカウンタ
24など周知の回路構成を有している。このPLL回路
20内の位相検出器21の一方の入力端には、同期分離
回路12によって(VTR等からの)ビデオ信号VID
EOより分離された水平同期信号H−8YNCが入力さ
れる0また、位相検出器2ノの他方の入力端には、VC
023から出力されるサンプリング・クロックCLK(
周波数f)をカウンタ24(分局器)によってi/N分
周することにより得られる位相比較信号(周波数f/N
)が入力ghる。この例では、この位相比較信号を、上
記水平同期信号H−8YNCに代えて画像処理用の水平
同期信号として使用するようにしている。
の構成を示す。なお、第1図と同一部分には同一符号を
付して詳細な説明を省略する。第2図において符号20
で示されるPLL回路は位相検出器2ノ、ローパスフィ
ルタ22、V CO(Voltage Control
led 0scillator )23およびカウンタ
24など周知の回路構成を有している。このPLL回路
20内の位相検出器21の一方の入力端には、同期分離
回路12によって(VTR等からの)ビデオ信号VID
EOより分離された水平同期信号H−8YNCが入力さ
れる0また、位相検出器2ノの他方の入力端には、VC
023から出力されるサンプリング・クロックCLK(
周波数f)をカウンタ24(分局器)によってi/N分
周することにより得られる位相比較信号(周波数f/N
)が入力ghる。この例では、この位相比較信号を、上
記水平同期信号H−8YNCに代えて画像処理用の水平
同期信号として使用するようにしている。
そこで、この位相比較信号を画像処理用水平同期信M
H−S Y N C’と称することにする。この信号H
−8YNC’ は、同期分離回路12によってビデオ信
号VIDEOより分離された垂直同期信号V−8YNC
と共に、インタフェース回路30に供給される。また、
信号H−8YNC’ Vi後述するメモリコントローラ
40にも供給される。また、PLL回路20(のVCO
2,y)から出力されるサンプリング・クロックCLK
uインタフェース回路30およびメモリコントローラ4
0に供給されると共に、S/Hアンプ13およびA/D
コンバータ15に供給される。
H−S Y N C’と称することにする。この信号H
−8YNC’ は、同期分離回路12によってビデオ信
号VIDEOより分離された垂直同期信号V−8YNC
と共に、インタフェース回路30に供給される。また、
信号H−8YNC’ Vi後述するメモリコントローラ
40にも供給される。また、PLL回路20(のVCO
2,y)から出力されるサンプリング・クロックCLK
uインタフェース回路30およびメモリコントローラ4
0に供給されると共に、S/Hアンプ13およびA/D
コンバータ15に供給される。
VTR等からの1フレ一ム分のビデオ信号VID加は、
S/Hアンプ13によるPLL回路20からのサンプリ
ング・クロックCLKのタイミングでサンプリングされ
る。このサンプリング・データはサンプリング・クロッ
クCLKに同期してA/Dコンバータ15によすA/D
変換される。A/Dコンバータ15の出力ラインL1は
メモリコントローラ40およびマルチプレクサ5Qに接
続されている。メモリコントローラ40には前述したよ
うに信号)1.−8YNσおよびサンプリング・クロッ
クCLKが供給されると共に、コントロール信号CNT
が更に供給される。このコントロール信号CNTは、P
LL回路20の位相検出器21によって検出される信号
H−8YNC,H−8YNC’ 間の位相差が所定値以
上であるか否かを示す2値信号である。コントロール信
号CNTは、位相検出器21の検出出力を基準値と比較
するコントロール回路60か←出力される。
S/Hアンプ13によるPLL回路20からのサンプリ
ング・クロックCLKのタイミングでサンプリングされ
る。このサンプリング・データはサンプリング・クロッ
クCLKに同期してA/Dコンバータ15によすA/D
変換される。A/Dコンバータ15の出力ラインL1は
メモリコントローラ40およびマルチプレクサ5Qに接
続されている。メモリコントローラ40には前述したよ
うに信号)1.−8YNσおよびサンプリング・クロッ
クCLKが供給されると共に、コントロール信号CNT
が更に供給される。このコントロール信号CNTは、P
LL回路20の位相検出器21によって検出される信号
H−8YNC,H−8YNC’ 間の位相差が所定値以
上であるか否かを示す2値信号である。コントロール信
号CNTは、位相検出器21の検出出力を基準値と比較
するコントロール回路60か←出力される。
通常状態において、信号H−8YNCは安定している。
この状態では、信号H−3YNC’ は信号H−8YN
CK完全に同期している。これに対12、例えばVTR
のジッタやテープのへす、伸び縮み尋によりビデオ信号
VIDEOの同期が乱れた程合には、信号H−8YNC
と信号l1−8YNC’との位相がずれる。しかし、上
記同期の乱わが大きくない場合には、信号H−8YNC
。
CK完全に同期している。これに対12、例えばVTR
のジッタやテープのへす、伸び縮み尋によりビデオ信号
VIDEOの同期が乱れた程合には、信号H−8YNC
と信号l1−8YNC’との位相がずれる。しかし、上
記同期の乱わが大きくない場合には、信号H−8YNC
。
l−1−8YNCZ 間の位相差は所定値以上とならな
い。コントロール回路60Fi信号H−8YNC。
い。コントロール回路60Fi信号H−8YNC。
H−8YNC’ 間の位相差が所定値以上とならない場
合、論理ゝゝ0“のコントロール信号CNTを出力1″
る。この信号CNTけマルチプレクサ50に併給される
と共に、前述したようにメモリコントローラ40に供給
される。
合、論理ゝゝ0“のコントロール信号CNTを出力1″
る。この信号CNTけマルチプレクサ50に併給される
と共に、前述したようにメモリコントローラ40に供給
される。
メモリコントローラ40は、コントロール回路60から
の信号CNTが論理1′0“の場合に唐込みモードとな
る。メモリコントローラ4゜は、シ込みモードの期間中
、PLL回路2oからの信号H−8YNC/に応じ、サ
ンプリング・クロックCLKのタイミングでA/Dコン
バータ15からの例えば8ビツト佑成のA / D 亥
換データ(画像データ)を1ライン分(1に査ライン分
、例えば512X8ビツト)ラインメモリ70に格納す
る。このラインメモリ7θは例えば512ワード×8ビ
ットのメモリ容楚を有するRAMである。ラインメモリ
70の出力ラインL2はマルチプレクサ50に接b:さ
tl、ている。
の信号CNTが論理1′0“の場合に唐込みモードとな
る。メモリコントローラ4゜は、シ込みモードの期間中
、PLL回路2oからの信号H−8YNC/に応じ、サ
ンプリング・クロックCLKのタイミングでA/Dコン
バータ15からの例えば8ビツト佑成のA / D 亥
換データ(画像データ)を1ライン分(1に査ライン分
、例えば512X8ビツト)ラインメモリ70に格納す
る。このラインメモリ7θは例えば512ワード×8ビ
ットのメモリ容楚を有するRAMである。ラインメモリ
70の出力ラインL2はマルチプレクサ50に接b:さ
tl、ている。
マルチプレク→)−5O(選択回路)は、コントロール
回路60からの信号CN T 17)論理状態に応じ、
A/DコンバータJ5の出力うインLノ昔たけラインメ
モリ70の出力ラインL2のいずれか一方をインタフェ
ース回路30への出力ラインL3側に切替える。CN
T−ゝ″′0“のこの例では、A/Dコンバータ15の
出力ラインL1が、マルチプレクサ5θによって出力ラ
インL3側に選択的に切替えらtrでいる。すなわち、
CNT−ゝ′0“の場合、A/Dコンバータ15から出
力これるA/D変換データがマルチプレクサ50を介し
てインタフェース回路30に供細さねる。このインタフ
ェース回路30には、前述したようにPLL回路20内
のカウンタ24の出力(位相比較化+3)が画像処理用
水平同期信号H−8YNC’ として供給されている0
また、インタフェース回路30には→ノ゛ングリンク・
クロックCLK、垂直同期@号V−8YNCも供給され
ている。インタフェース回路30は、出力ラインL3経
由で供給されるデータを、1フレ一ム分の容量(例えば
512X512X8ビツト)を有する1irii 像メ
モリJ8に、サンプリング・クロックCLKS信号Iニ
ー5YNC〆 (H−5YNCでないことに注意され7
とい)K応じて画伽゛バス16経出で書込む。
回路60からの信号CN T 17)論理状態に応じ、
A/DコンバータJ5の出力うインLノ昔たけラインメ
モリ70の出力ラインL2のいずれか一方をインタフェ
ース回路30への出力ラインL3側に切替える。CN
T−ゝ″′0“のこの例では、A/Dコンバータ15の
出力ラインL1が、マルチプレクサ5θによって出力ラ
インL3側に選択的に切替えらtrでいる。すなわち、
CNT−ゝ′0“の場合、A/Dコンバータ15から出
力これるA/D変換データがマルチプレクサ50を介し
てインタフェース回路30に供細さねる。このインタフ
ェース回路30には、前述したようにPLL回路20内
のカウンタ24の出力(位相比較化+3)が画像処理用
水平同期信号H−8YNC’ として供給されている0
また、インタフェース回路30には→ノ゛ングリンク・
クロックCLK、垂直同期@号V−8YNCも供給され
ている。インタフェース回路30は、出力ラインL3経
由で供給されるデータを、1フレ一ム分の容量(例えば
512X512X8ビツト)を有する1irii 像メ
モリJ8に、サンプリング・クロックCLKS信号Iニ
ー5YNC〆 (H−5YNCでないことに注意され7
とい)K応じて画伽゛バス16経出で書込む。
面1像メ七り18への摺°込みに用いられるサンプリン
グ嗜クロックCLKと画像処理用水平同期信号1(−8
YNC’(位相比較信号)とけ、CLKとH−8YNC
との関係と異なり、ビデオ信号VII)EOの同期の乱
れに無関係に完全に同期している。したがって、この実
施例によjLば、同期分離回路から分離した水平向ll
1j信号(H−5YNC)をそのまま画像処理用水平同
期信号として用いる従来装部と異なり、VTR(r[1
lIl像記録装置)からのビデオ入力におけるジッタや
テープ(画像記録媒体)のきす等に起因する画面のゆが
みを防止できる。
グ嗜クロックCLKと画像処理用水平同期信号1(−8
YNC’(位相比較信号)とけ、CLKとH−8YNC
との関係と異なり、ビデオ信号VII)EOの同期の乱
れに無関係に完全に同期している。したがって、この実
施例によjLば、同期分離回路から分離した水平向ll
1j信号(H−5YNC)をそのまま画像処理用水平同
期信号として用いる従来装部と異なり、VTR(r[1
lIl像記録装置)からのビデオ入力におけるジッタや
テープ(画像記録媒体)のきす等に起因する画面のゆが
みを防止できる。
次に、例えばテープ(画像−〔:録媒体)のきす等によ
り、ビデオ信号VIDEOの同期の乱れが大きくなり、
信号H−8YNC,H−8YNC’間の位相差が用足値
以上となった揚台について説明する。この場合、コント
ロール回路60は論理ゝゝ1“のコントロール化+−j
CNTを出力する。
り、ビデオ信号VIDEOの同期の乱れが大きくなり、
信号H−8YNC,H−8YNC’間の位相差が用足値
以上となった揚台について説明する。この場合、コント
ロール回路60は論理ゝゝ1“のコントロール化+−j
CNTを出力する。
メモリコントローラ40は、コントロール回路60から
の信号CNTが除霧ゝゝ1“のW合に読出しモードとな
る。メモリコントローラ40は、訪2出しモードの期間
中、PLL回路20からの信号H−8YNC’ に応じ
サンプリング・クロックCLKのタイミングで、ライン
メモリ70の格納内容(先行ラインの画像データ)を読
、出す。
の信号CNTが除霧ゝゝ1“のW合に読出しモードとな
る。メモリコントローラ40は、訪2出しモードの期間
中、PLL回路20からの信号H−8YNC’ に応じ
サンプリング・クロックCLKのタイミングで、ライン
メモリ70の格納内容(先行ラインの画像データ)を読
、出す。
ラインメモリ70からの読出しデータは出力う4”)L
zを介してマルチプレクサ50に供給さノする。
zを介してマルチプレクサ50に供給さノする。
マルチプレクサ50は、コントロール回路60からの信
号CNTが論理゛1“の期間中、ラインメモリ70の出
力ラインL2を出力ラインL3側に選H的に切替えてい
る。これにより、ラインメモリ70からの読出しデータ
がマルチプレクサ5θを介[7てインタフェース回路3
0に供給される。インタフェース回路30は出力ライン
L3経出で供給さ力、るデータを画像データとして画像
メモリ18の後;所ラインに対応する領域に書込む。
号CNTが論理゛1“の期間中、ラインメモリ70の出
力ラインL2を出力ラインL3側に選H的に切替えてい
る。これにより、ラインメモリ70からの読出しデータ
がマルチプレクサ5θを介[7てインタフェース回路3
0に供給される。インタフェース回路30は出力ライン
L3経出で供給さ力、るデータを画像データとして画像
メモリ18の後;所ラインに対応する領域に書込む。
以上のH:jL作は、信号CNTが論理゛1“の場合(
イご号1(−8YNC,H−8YNC/ 間の位相差が
所定値以上となつfc場合)、A/Dコンノク−タ15
からのA/D変換データに代え、ラインメモIJ 7
oに格納されていた先行ラインのA/D裏・僕データが
ルまたなラインの1l17Ii像データとして祉ME、
使用さハることを示す。こうすることにより、特にテー
プのきす等に起因する映イzのドロップアウトを防止で
きる。
イご号1(−8YNC,H−8YNC/ 間の位相差が
所定値以上となつfc場合)、A/Dコンノク−タ15
からのA/D変換データに代え、ラインメモIJ 7
oに格納されていた先行ラインのA/D裏・僕データが
ルまたなラインの1l17Ii像データとして祉ME、
使用さハることを示す。こうすることにより、特にテー
プのきす等に起因する映イzのドロップアウトを防止で
きる。
やがて、化上H−8YNCの位相が正常となると、コン
トロール回路60からのイfi 刊CN Tはlff1
i理”0“となる。これにより、マルチプレクサノ“6
0が切替り、A/Dコンバータ15からのA/Di換テ
ータがマルチプレクサ50紅出でインタフェース回路3
0に供給さね、る。1だ、CNT=ゝゝ0“によりメモ
リコントローラ40はI書込みモードとなり、インタフ
ェース回路30への供給データと同一のデータ(A/D
コンバータ15からのA / D 菊換テータ)がライ
ンメモリ70に書込まれる。しンτ二がって、CNT=
ゝゝ0“の期間中は、ラインメモリ70には常に最新の
ラインメモリが格納これることになる0なお、この笑施
例では、I)LL回路20内のローへ′スフイルタ22
の時定数を大きく設定し、ロックインタイムを大きくす
ることにより、数ラインの信号H−8YNCの乱れには
、P L L回路20が追従しないように1−5ている
。
トロール回路60からのイfi 刊CN Tはlff1
i理”0“となる。これにより、マルチプレクサノ“6
0が切替り、A/Dコンバータ15からのA/Di換テ
ータがマルチプレクサ50紅出でインタフェース回路3
0に供給さね、る。1だ、CNT=ゝゝ0“によりメモ
リコントローラ40はI書込みモードとなり、インタフ
ェース回路30への供給データと同一のデータ(A/D
コンバータ15からのA / D 菊換テータ)がライ
ンメモリ70に書込まれる。しンτ二がって、CNT=
ゝゝ0“の期間中は、ラインメモリ70には常に最新の
ラインメモリが格納これることになる0なお、この笑施
例では、I)LL回路20内のローへ′スフイルタ22
の時定数を大きく設定し、ロックインタイムを大きくす
ることにより、数ラインの信号H−8YNCの乱れには
、P L L回路20が追従しないように1−5ている
。
以上1−j、VTRからのビデオ信号の入力処理につい
て述べてきたが、この発明は、例えばシートレコーダな
ど他の画像記録装檻からのビデオ信号の入力処理にも適
用できる。また、カラービデオ信号を扱うビデオ入力処
理装部にも応用できる。
て述べてきたが、この発明は、例えばシートレコーダな
ど他の画像記録装檻からのビデオ信号の入力処理にも適
用できる。また、カラービデオ信号を扱うビデオ入力処
理装部にも応用できる。
以上詳述したようにこの発明Vこよれば、画像み、およ
び映像ドロップアウトが解消できる。
び映像ドロップアウトが解消できる。
第1図は従来のビデオ入力処理装置のブロック構成図、
第2図はこの発明の一実施f1.1に係るビデオ入力処
理製画のブロック構成図である。 12・・・同期分離回路、13・・・サンプル−ホール
ド・アンプ(S/〆アンプ)、15・・・アナログ/デ
ィジタル変換器(A/Dコンバータ)、ノ8・・・画像
メモリ、20・・・PLL回路、21・・・位相検出器
、24・・・カウンタ、3o・・・インタフ・・・マル
チプレクサ、7o・・・ラインメモリ。
第2図はこの発明の一実施f1.1に係るビデオ入力処
理製画のブロック構成図である。 12・・・同期分離回路、13・・・サンプル−ホール
ド・アンプ(S/〆アンプ)、15・・・アナログ/デ
ィジタル変換器(A/Dコンバータ)、ノ8・・・画像
メモリ、20・・・PLL回路、21・・・位相検出器
、24・・・カウンタ、3o・・・インタフ・・・マル
チプレクサ、7o・・・ラインメモリ。
Claims (1)
- 1フレ一ム分のビデオ信号をサンプリング・クロックに
応じてサンプリングし、そのサンプリング・データをア
ナログ/ディジタル変換器によりアナログ/ディジタル
変換(7てrdi+ 像メーモリに相込むビデオ入力装
置において、上記ビデオ信号から水平同期信号および垂
直同期信号を分離する同期分離回路と、上記水平同期信
号に同期して上記サンプリング・クロックを発生する1
) L L回路であって、当該サンプリング・クロック
をl/N分周して上記水平同期信号との位相比較用の位
相比較信号を発生する分局、器を内蔵するPLL回路と
、1ライン分の画像データを記憶するラインメモリと、
このラインメモリに上記アナログ/ディジタル変換器の
出力データを1ライン分、上記水平同期信号と位相比較
信号との位相差に応じてnビ憶せしめるメモリ制御手段
と、上記アナログ/ディジタル変換器の出力または上記
ラインメモリの出力のいずれか一力を上記水平同期信号
と位相比較信号との位相差に応じて選択する選択回路と
、この選択回路の出力を上記画像メモ!J vc 書込
むインタフェース回路であって、このデータ書込みを、
上記位相比較信号を画像処坪用水平同期信号として行な
うインタフェース回路とを具備することを特徴とするビ
デオ入力処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58135412A JPS6027286A (ja) | 1983-07-25 | 1983-07-25 | ビデオ入力処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58135412A JPS6027286A (ja) | 1983-07-25 | 1983-07-25 | ビデオ入力処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6027286A true JPS6027286A (ja) | 1985-02-12 |
Family
ID=15151119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58135412A Pending JPS6027286A (ja) | 1983-07-25 | 1983-07-25 | ビデオ入力処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6027286A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2587862A1 (fr) * | 1985-09-21 | 1987-03-27 | Bosch Gmbh Robert | Procede pour compenser des erreurs de vitesse dans des signaux video convertis en signaux numeriques video |
JPS62214478A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | 画像デ−タ記憶装置 |
JPH01194689A (ja) * | 1988-01-29 | 1989-08-04 | Toko Inc | 画像記録方法および装置 |
-
1983
- 1983-07-25 JP JP58135412A patent/JPS6027286A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2587862A1 (fr) * | 1985-09-21 | 1987-03-27 | Bosch Gmbh Robert | Procede pour compenser des erreurs de vitesse dans des signaux video convertis en signaux numeriques video |
JPS62214478A (ja) * | 1986-03-17 | 1987-09-21 | Fujitsu Ltd | 画像デ−タ記憶装置 |
JPH01194689A (ja) * | 1988-01-29 | 1989-08-04 | Toko Inc | 画像記録方法および装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6110379A (ja) | スキユ−歪除去装置 | |
US5528307A (en) | Clock generator | |
EP0283263B1 (en) | Video format signal processing system | |
JPH03167981A (ja) | 時間軸補正装置 | |
JPH04142190A (ja) | 映像信号処理装置 | |
JPS6027286A (ja) | ビデオ入力処理装置 | |
JPS583482A (ja) | ビデオ信号デジタル処理装置 | |
US5031031A (en) | Video signal processing apparatus | |
KR100268468B1 (ko) | 채배주파수 발생회로 | |
JP3353372B2 (ja) | 液晶表示装置 | |
JPS633577A (ja) | 映像信号処理装置 | |
JPH10173995A (ja) | ビデオ信号切り替え回路 | |
JPS63272191A (ja) | 時間軸変動補正回路 | |
JP2663484B2 (ja) | メモリ装置 | |
JPH01185086A (ja) | タイムベースコレクタ | |
JPH05207413A (ja) | 映像信号の処理装置 | |
JP3137715B2 (ja) | ディジタル静止画装置 | |
KR910000648B1 (ko) | 디지탈 vtr의 재생종료시 화면/음성 정지회로 | |
JP3946795B2 (ja) | 液晶パネル表示装置付きvtr | |
JPH0666104B2 (ja) | 時間軸補正装置 | |
JPH0434349B2 (ja) | ||
JPH09107285A (ja) | 位相情報検出回路 | |
JPS63199596A (ja) | 映像信号処理装置 | |
JPS62269482A (ja) | 画像処理装置 | |
JPH0453067A (ja) | 時間軸補正回路 |