JP2661557B2 - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JP2661557B2 JP2661557B2 JP19294594A JP19294594A JP2661557B2 JP 2661557 B2 JP2661557 B2 JP 2661557B2 JP 19294594 A JP19294594 A JP 19294594A JP 19294594 A JP19294594 A JP 19294594A JP 2661557 B2 JP2661557 B2 JP 2661557B2
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Description
【0001】
【産業上の利用分野】本発明は歪み層を含む電界効果型
半導体装置に関する。
半導体装置に関する。
【0002】
【従来の技術】従来、歪み層を用いた動作層を有する電
界効果型半導体装置が知られている(参照: Yosh
inobu Sugiyama et al. Jou
rnal of Crystal growth 11
5 (1991))。すなわち、図3を参照して従来の
電界効果型半導体装置を説明すると、1はInP
(1,0,0)ジャスト基板、2はInAlAsバッフ
ァ層、3はInAs組成比0.8のInGaAs動作
層、4はInAlAsスペーサ層、5はN型InAlA
s電子供給層、6はN型InGaAsコンタクト層、7
Sはソース電極、7Dはドレイン電極、7Gはゲート電
極である。図3の電界効果型半導体装置においては、I
nGaAs層3はInP基板1に対して2%格子不整合
するために歪んでおり、10nm以下の薄い層であれ
ば、良好な結晶性が得られ、従って、高い移動度が得ら
れ、良好なトランジスタの高周波特性が得られる。
界効果型半導体装置が知られている(参照: Yosh
inobu Sugiyama et al. Jou
rnal of Crystal growth 11
5 (1991))。すなわち、図3を参照して従来の
電界効果型半導体装置を説明すると、1はInP
(1,0,0)ジャスト基板、2はInAlAsバッフ
ァ層、3はInAs組成比0.8のInGaAs動作
層、4はInAlAsスペーサ層、5はN型InAlA
s電子供給層、6はN型InGaAsコンタクト層、7
Sはソース電極、7Dはドレイン電極、7Gはゲート電
極である。図3の電界効果型半導体装置においては、I
nGaAs層3はInP基板1に対して2%格子不整合
するために歪んでおり、10nm以下の薄い層であれ
ば、良好な結晶性が得られ、従って、高い移動度が得ら
れ、良好なトランジスタの高周波特性が得られる。
【0003】
【発明が解決しようとする課題】しかしながら、上述の
従来の電界効果型半導体装置では、例えば動作層を厚く
することでキャリア濃度を高くすることを目的として歪
み層であるInGaAs動作層3の膜厚を10nmより
厚くすると、転位が発生して移動度が劣化する。同様
に、電導帯不連続量を大きくすることでキャリア濃度を
高くすることを目的としてInGaAs動作層のInA
s組成比を0.8よりも高くすると、InGaAs動作
層厚が10nmであっても転位が発生して移動度が劣化
する。このような移動度の劣化は電界効果型半導体装置
の高周波特性を悪くする。
従来の電界効果型半導体装置では、例えば動作層を厚く
することでキャリア濃度を高くすることを目的として歪
み層であるInGaAs動作層3の膜厚を10nmより
厚くすると、転位が発生して移動度が劣化する。同様
に、電導帯不連続量を大きくすることでキャリア濃度を
高くすることを目的としてInGaAs動作層のInA
s組成比を0.8よりも高くすると、InGaAs動作
層厚が10nmであっても転位が発生して移動度が劣化
する。このような移動度の劣化は電界効果型半導体装置
の高周波特性を悪くする。
【0004】本発明の目的は、電界効果型半導体装置の
動作層を歪み層としたとき、キャリア濃度を高くするた
めに該動作層を臨界膜厚以上に厚くしても、または動作
層のInAs組成比を更に高くすることで転位が発生し
ても、電界効果型半導体装置の高周波特性の劣化を抑制
することにある。
動作層を歪み層としたとき、キャリア濃度を高くするた
めに該動作層を臨界膜厚以上に厚くしても、または動作
層のInAs組成比を更に高くすることで転位が発生し
ても、電界効果型半導体装置の高周波特性の劣化を抑制
することにある。
【0005】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明は、表面が[1,0,0]方向から[0,
1,1]方向もしくは[0,−1,−1]方向に約0.
8°から約4°傾斜した傾斜基板と、この傾斜基板上に
形成された歪み層を含む結晶層とを具備し、この結晶層
の[0,−1,1]方向もしくは[0,1,−1]方向
にソースードレイン電流を流すようにしたものである。
めに、本発明は、表面が[1,0,0]方向から[0,
1,1]方向もしくは[0,−1,−1]方向に約0.
8°から約4°傾斜した傾斜基板と、この傾斜基板上に
形成された歪み層を含む結晶層とを具備し、この結晶層
の[0,−1,1]方向もしくは[0,1,−1]方向
にソースードレイン電流を流すようにしたものである。
【0006】
【作用】上述の手段によれば、転位が結晶層に発生して
も、結晶層の[0,−1,1]方向もしくは[0,1,
−1]方向ではキャリアが転位を横断することがなく、
従って、転位によるキャリアの散乱はなく、移動度の低
下はない。
も、結晶層の[0,−1,1]方向もしくは[0,1,
−1]方向ではキャリアが転位を横断することがなく、
従って、転位によるキャリアの散乱はなく、移動度の低
下はない。
【0007】
【実施例】図1は本発明に係る電界効果型半導体装置の
一実施例を示す断面図である。図1において、[1,
0,0]方向から[0,1,1]方向に例えば0.8°
傾斜させたInP基板1’上にInAlAsバッファ層
2’(例えばInAs組成比0.52,膜厚200n
m)、InGaAs動作層3’(例えばInAs組成比
0.8,膜厚20nm)、InAlAsスペーサ層4’
(例えばInAs組成比0.52,膜厚4nm)、In
AlAs電子供給層5’(例えばInAs組成比0.5
2,膜厚15nm)、ノンドープInAlAsコンタク
ト層6’(例えばInAs組成比0.52,膜厚15n
m)を成長し、その上に、[0,−1,1]方向に電流
が流れるようにオーミック電極としてのソース電極7
S’、ドレイン電極7D’、ショットキー電極としての
ゲート電極7G’を形成する。なお、InAlAs電子
供給層5’には例えば3×1018/Cm 3のSiを添加す
る。
一実施例を示す断面図である。図1において、[1,
0,0]方向から[0,1,1]方向に例えば0.8°
傾斜させたInP基板1’上にInAlAsバッファ層
2’(例えばInAs組成比0.52,膜厚200n
m)、InGaAs動作層3’(例えばInAs組成比
0.8,膜厚20nm)、InAlAsスペーサ層4’
(例えばInAs組成比0.52,膜厚4nm)、In
AlAs電子供給層5’(例えばInAs組成比0.5
2,膜厚15nm)、ノンドープInAlAsコンタク
ト層6’(例えばInAs組成比0.52,膜厚15n
m)を成長し、その上に、[0,−1,1]方向に電流
が流れるようにオーミック電極としてのソース電極7
S’、ドレイン電極7D’、ショットキー電極としての
ゲート電極7G’を形成する。なお、InAlAs電子
供給層5’には例えば3×1018/Cm 3のSiを添加す
る。
【0008】このように、[1,0,0]方向から
[0,1,1]方向に0.8°傾斜した基板1’上にI
nAs組成比0.8のInGaAs動作層3’を20n
mを成長し、かつソース、ゲート、ドレインの各電極を
[0,−1,1]方向に電流が流れるように配置するこ
とにより、InP基板1’に対する臨界膜厚が10nm
であるInAs組成比0.8のInGaAs動作層3’
を20nmとしても、転位による散乱が発生しない。従
って、InAs組成比0.8のInGaAs動作層3’
のもつ高移動度を有効に活用することができ、高周波特
性に優れた電界効果型半導体装置を得ることができる。
[0,1,1]方向に0.8°傾斜した基板1’上にI
nAs組成比0.8のInGaAs動作層3’を20n
mを成長し、かつソース、ゲート、ドレインの各電極を
[0,−1,1]方向に電流が流れるように配置するこ
とにより、InP基板1’に対する臨界膜厚が10nm
であるInAs組成比0.8のInGaAs動作層3’
を20nmとしても、転位による散乱が発生しない。従
って、InAs組成比0.8のInGaAs動作層3’
のもつ高移動度を有効に活用することができ、高周波特
性に優れた電界効果型半導体装置を得ることができる。
【0009】図2は図1のInGaAs動作層3’及び
InAlAsスペーサ層4’とのヘテロ界面近傍を示す
部分拡大図である。図2に示すように、InP傾斜基板
1’により発生し結晶成長表面に存在する原子層ステッ
プ31を転位D1、D2、…の発生する転位源として利
用する。つまり、傾斜基板3’により発生する原子層ス
テップ31の間隔は、1原子層ステップの場合、傾斜角
を約0.8°から約2°とすることで10nmから20
nmとなり、2原子層ステップの場合、傾斜角を約1.
6°から約4°とすることで10nmから20nmとな
る。この条件の下で原子層ステップ31上に意図的に転
位D1、D2、…を発生させることにより、テラス32
での転位D1、D2、…の発生を抑制することができ
る。つまり、テラス32上で転位D1、D2、…が安定
に存在するためには約20nm以上の長さが必要であ
り、また、転位D1、D2、…が原子層ステップ31を
横切るときには余分なエネルギーが必要となるので、原
子層ステップ31を横切る転位が発生する確率は低い。
さらに、転位D1と転位D2とは、接近しすぎると互い
に抑制し合う傾向がある。そのため、[0,−1,1]
方向もしくは[0,1,−1]方向に直線的な原子層ス
テップ31を形成すると、原子層ステップ31に沿って
転位D1、D2、…が発生し易くなるが、発生した転位
D1、D2、…の大部分原子層ステップ31を含む
(1,1,1)面または(1,−1,−1)面を滑り面
S1、S2、…として存在することになり、テラス32
では転位は存在しにくくなる。
InAlAsスペーサ層4’とのヘテロ界面近傍を示す
部分拡大図である。図2に示すように、InP傾斜基板
1’により発生し結晶成長表面に存在する原子層ステッ
プ31を転位D1、D2、…の発生する転位源として利
用する。つまり、傾斜基板3’により発生する原子層ス
テップ31の間隔は、1原子層ステップの場合、傾斜角
を約0.8°から約2°とすることで10nmから20
nmとなり、2原子層ステップの場合、傾斜角を約1.
6°から約4°とすることで10nmから20nmとな
る。この条件の下で原子層ステップ31上に意図的に転
位D1、D2、…を発生させることにより、テラス32
での転位D1、D2、…の発生を抑制することができ
る。つまり、テラス32上で転位D1、D2、…が安定
に存在するためには約20nm以上の長さが必要であ
り、また、転位D1、D2、…が原子層ステップ31を
横切るときには余分なエネルギーが必要となるので、原
子層ステップ31を横切る転位が発生する確率は低い。
さらに、転位D1と転位D2とは、接近しすぎると互い
に抑制し合う傾向がある。そのため、[0,−1,1]
方向もしくは[0,1,−1]方向に直線的な原子層ス
テップ31を形成すると、原子層ステップ31に沿って
転位D1、D2、…が発生し易くなるが、発生した転位
D1、D2、…の大部分原子層ステップ31を含む
(1,1,1)面または(1,−1,−1)面を滑り面
S1、S2、…として存在することになり、テラス32
では転位は存在しにくくなる。
【0010】この結果、電子の輸送について考えた場
合、電子が[0,1,1]方向もしくは[0,−1,−
1]方向に流れる場合には原子層ステップ31を横断す
ると同時に、転位D1、D2、…の存在する滑り面S
1、S2、…を横断することになり転位による散乱を受
ける。一方、電子が[0,−1,1]方向もしくは
[0、1,−1]方向に流れる場合には滑り面S1、S
2、…と平行であるので、電子が原子層ステップ31及
び滑り面S1、S2、…を横断することはなく、かつ滑
り面たとえばS1と滑り面たとえばS2との間隔がドブ
ロイ波長以上であるので、転位D1、D2、…による散
乱を受ける確率は低い。従って、電界効果型半導体装置
の高性能化を実現するために高歪み層薄膜を臨界膜厚以
上にしても、[0,−1,1]方向もしくは[0,1,
−1]方向では、電子が転位を横断することがないた
め、転位によるキャリアの散乱が少なく、高移動度が得
られることになる。
合、電子が[0,1,1]方向もしくは[0,−1,−
1]方向に流れる場合には原子層ステップ31を横断す
ると同時に、転位D1、D2、…の存在する滑り面S
1、S2、…を横断することになり転位による散乱を受
ける。一方、電子が[0,−1,1]方向もしくは
[0、1,−1]方向に流れる場合には滑り面S1、S
2、…と平行であるので、電子が原子層ステップ31及
び滑り面S1、S2、…を横断することはなく、かつ滑
り面たとえばS1と滑り面たとえばS2との間隔がドブ
ロイ波長以上であるので、転位D1、D2、…による散
乱を受ける確率は低い。従って、電界効果型半導体装置
の高性能化を実現するために高歪み層薄膜を臨界膜厚以
上にしても、[0,−1,1]方向もしくは[0,1,
−1]方向では、電子が転位を横断することがないた
め、転位によるキャリアの散乱が少なく、高移動度が得
られることになる。
【0011】なお、上述の実施例では基板材料としてI
nPを用いたが、基板はSi、GaAs、InAsなど
任意の格子定数、構成物質のものを用いることができ
る。また、基板の傾斜角は0.8°としたが、用いた基
板の格子定数に合わせて1原子層、もしくは2原子層の
ステップが10nmから20nmの範囲になるような傾
斜角とすることができる。
nPを用いたが、基板はSi、GaAs、InAsなど
任意の格子定数、構成物質のものを用いることができ
る。また、基板の傾斜角は0.8°としたが、用いた基
板の格子定数に合わせて1原子層、もしくは2原子層の
ステップが10nmから20nmの範囲になるような傾
斜角とすることができる。
【0012】さらに、動作層3’をInGaAs層とし
そのInAs組成比を0.8としたが、InAs組成比
を0から1まで変化させることができる。ただし、本発
明の効果は歪み層を用い、該歪み層の膜厚が臨界膜厚を
越えたときに大きくなるため、上述の実施例のように、
例えばInP基板を用いた場合、In組成比は、0以上
0.3以下または0.7以上1以下であることが好まし
い。また、動作層3’の構成物質をInP、InGaA
sP、InSb、InGaSbとすることもできる。
そのInAs組成比を0.8としたが、InAs組成比
を0から1まで変化させることができる。ただし、本発
明の効果は歪み層を用い、該歪み層の膜厚が臨界膜厚を
越えたときに大きくなるため、上述の実施例のように、
例えばInP基板を用いた場合、In組成比は、0以上
0.3以下または0.7以上1以下であることが好まし
い。また、動作層3’の構成物質をInP、InGaA
sP、InSb、InGaSbとすることもできる。
【0013】同様に、InAlAsバッファ層2’、I
nAlAsスペーサ層4’、InAlAsキャリア供給
層5’、ノンドープInAlAs層6’の各層のInA
s組成比についても、各々0から1まで変化させること
が可能であり、また、構成物質を例えばGaAs、Al
GaAs、AlAs、InP、AlSbなどとすること
もできる。さらに、ドーピング濃度は所望の濃度とする
ことができる。また、ドーパントについても上述の実施
例では電子をキャリアとしたためN型ドーパントとして
Siを用いたが、他の例えばS、SeなどのN型ドーパ
ントとなるものであればよい。また、ホールをキャリア
として用いる電界効果型半導体装置においては例えばB
e、CなどのP型ドーパントとなるものを用いることが
できる。
nAlAsスペーサ層4’、InAlAsキャリア供給
層5’、ノンドープInAlAs層6’の各層のInA
s組成比についても、各々0から1まで変化させること
が可能であり、また、構成物質を例えばGaAs、Al
GaAs、AlAs、InP、AlSbなどとすること
もできる。さらに、ドーピング濃度は所望の濃度とする
ことができる。また、ドーパントについても上述の実施
例では電子をキャリアとしたためN型ドーパントとして
Siを用いたが、他の例えばS、SeなどのN型ドーパ
ントとなるものであればよい。また、ホールをキャリア
として用いる電界効果型半導体装置においては例えばB
e、CなどのP型ドーパントとなるものを用いることが
できる。
【0014】
【発明の効果】以上説明したように本発明によれば、歪
み層厚が臨界膜厚を越えたとき発生する転位を抑制で
き、また、発生した転位の滑り面を[0,−1,1]と
平行な面上に制限することで、[0,−1,1]方向に
おける転位による電子の移動度劣化を抑制でき、この結
果、高周波特性に優れた電界効果型半導体装置を得るこ
とができる。
み層厚が臨界膜厚を越えたとき発生する転位を抑制で
き、また、発生した転位の滑り面を[0,−1,1]と
平行な面上に制限することで、[0,−1,1]方向に
おける転位による電子の移動度劣化を抑制でき、この結
果、高周波特性に優れた電界効果型半導体装置を得るこ
とができる。
【図1】本発明に係る電界効果型半導体装置の一実施例
を示す断面図である。
を示す断面図である。
【図2】図1の部分拡大図である。
【図3】従来の電界効果型半導体装置を示す断面図であ
る。
る。
1…InP(1,0,0)ジャスト基板 1’…InP傾斜基板 2、2’…InAlAsバッファ層 3、3’…InGaAs動作層 4、4’…InAlAsスペーサ層 5、5’…N型InAlAs電子供給層 6…N型InGaAsコンタクト層 6’…InGaAsコンタクト層 7S、7S’…ソース電極 7G、7G’…ゲート電極 7D、7D’…ドレイン電極 31…原子層ステップ 32…テラス D1、D2…転位 S1、S2…滑り面
Claims (2)
- 【請求項1】 表面が〔1,0,0〕方向から〔0,
1,1,〕方向もしくは〔0,−1,−1〕方向に約
0.8°から約4°傾斜したInP, Si, GaAs, InAsの1
つよりなる傾斜基板(1’)と、 該傾斜基板上に形成され、転位生成が起こる臨界膜厚を
超えた厚さの歪み層を含むInGaAs, InP, InGaAsP, InS
b, InGaSbの1つよりなる結晶層(3’)と、 前記結晶
層上に設けられたソース電極(7S’)と、 前記結晶層上の、前記ソース電極から前記結晶層の
〔0,−1,1〕方向もしくは〔0,1,−1〕方向に
設けられたドレイン電極(7D’)と、 前記結晶層上の、前記ソース電極と前記ドレイン電極と
の間に配置されたゲート電極(7G’)と、 を具備する 電界効果型半導体装置。 - 【請求項2】 表面が〔1,0,0〕方向から〔0,
1,1〕方向もしくは〔0,−1,−1〕方向に一定傾
斜角で傾斜したInP, Si, GaAs, InAsの少なくとも1つ
よりなる傾斜基板(1’)と、 該傾斜基板上に形成されたバッファ層(2’)、動作層
(3’)、スペーサ層(4’)、キャリア供給層
(5’)及びコンタクト層(6’)と、 該コンタクト層上に形成されたソース電極、ドレイン電
極及びゲート電極(7S’,7D’,7G’)とを具備
し、 前記傾斜角は前記動作層の1原子層ステップもしくは2
原子層ステップの間隔が約10nmから約20nmの範
囲になるように決定され、前記ドレイン電極は前記ソース電極から前記動作層の
〔0,−1,1〕方向もしくは〔0,1,−1〕方向に
配置され、前記ゲート電極は前記ソース電極と前記ドレ
イン電極との間に配置された電界効果型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19294594A JP2661557B2 (ja) | 1994-07-25 | 1994-07-25 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19294594A JP2661557B2 (ja) | 1994-07-25 | 1994-07-25 | 電界効果型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0837293A JPH0837293A (ja) | 1996-02-06 |
JP2661557B2 true JP2661557B2 (ja) | 1997-10-08 |
Family
ID=16299631
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19294594A Expired - Fee Related JP2661557B2 (ja) | 1994-07-25 | 1994-07-25 | 電界効果型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2661557B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5169515B2 (ja) * | 2008-06-16 | 2013-03-27 | 富士通株式会社 | 化合物半導体装置 |
TWI402896B (zh) * | 2006-02-02 | 2013-07-21 | Nippon Mining Co | Substrate semiconductor growth substrate and epitaxial growth method |
-
1994
- 1994-07-25 JP JP19294594A patent/JP2661557B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH0837293A (ja) | 1996-02-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |