JP2661557B2 - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JP2661557B2 JP2661557B2 JP19294594A JP19294594A JP2661557B2 JP 2661557 B2 JP2661557 B2 JP 2661557B2 JP 19294594 A JP19294594 A JP 19294594A JP 19294594 A JP19294594 A JP 19294594A JP 2661557 B2 JP2661557 B2 JP 2661557B2
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- semiconductor device
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Description
【０００１】
【産業上の利用分野】本発明は歪み層を含む電界効果型
半導体装置に関する。
半導体装置に関する。
【０００２】
【従来の技術】従来、歪み層を用いた動作層を有する電
界効果型半導体装置が知られている（参照： Ｙｏｓｈ
ｉｎｏｂｕ Ｓｕｇｉｙａｍａ ｅｔ ａｌ． Ｊｏｕ
ｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ ｇｒｏｗｔｈ １１
５ （１９９１））。すなわち、図３を参照して従来の
電界効果型半導体装置を説明すると、１はＩｎＰ
（１，０，０）ジャスト基板、２はＩｎＡｌＡｓバッフ
ァ層、３はＩｎＡｓ組成比０．８のＩｎＧａＡｓ動作
層、４はＩｎＡｌＡｓスペーサ層、５はＮ型ＩｎＡｌＡ
ｓ電子供給層、６はＮ型ＩｎＧａＡｓコンタクト層、７
Ｓはソース電極、７Ｄはドレイン電極、７Ｇはゲート電
極である。図３の電界効果型半導体装置においては、Ｉ
ｎＧａＡｓ層３はＩｎＰ基板１に対して２％格子不整合
するために歪んでおり、１０ｎｍ以下の薄い層であれ
ば、良好な結晶性が得られ、従って、高い移動度が得ら
れ、良好なトランジスタの高周波特性が得られる。
界効果型半導体装置が知られている（参照： Ｙｏｓｈ
ｉｎｏｂｕ Ｓｕｇｉｙａｍａ ｅｔ ａｌ． Ｊｏｕ
ｒｎａｌ ｏｆ Ｃｒｙｓｔａｌ ｇｒｏｗｔｈ １１
５ （１９９１））。すなわち、図３を参照して従来の
電界効果型半導体装置を説明すると、１はＩｎＰ
（１，０，０）ジャスト基板、２はＩｎＡｌＡｓバッフ
ァ層、３はＩｎＡｓ組成比０．８のＩｎＧａＡｓ動作
層、４はＩｎＡｌＡｓスペーサ層、５はＮ型ＩｎＡｌＡ
ｓ電子供給層、６はＮ型ＩｎＧａＡｓコンタクト層、７
Ｓはソース電極、７Ｄはドレイン電極、７Ｇはゲート電
極である。図３の電界効果型半導体装置においては、Ｉ
ｎＧａＡｓ層３はＩｎＰ基板１に対して２％格子不整合
するために歪んでおり、１０ｎｍ以下の薄い層であれ
ば、良好な結晶性が得られ、従って、高い移動度が得ら
れ、良好なトランジスタの高周波特性が得られる。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
従来の電界効果型半導体装置では、例えば動作層を厚く
することでキャリア濃度を高くすることを目的として歪
み層であるＩｎＧａＡｓ動作層３の膜厚を１０ｎｍより
厚くすると、転位が発生して移動度が劣化する。同様
に、電導帯不連続量を大きくすることでキャリア濃度を
高くすることを目的としてＩｎＧａＡｓ動作層のＩｎＡ
ｓ組成比を０．８よりも高くすると、ＩｎＧａＡｓ動作
層厚が１０ｎｍであっても転位が発生して移動度が劣化
する。このような移動度の劣化は電界効果型半導体装置
の高周波特性を悪くする。
従来の電界効果型半導体装置では、例えば動作層を厚く
することでキャリア濃度を高くすることを目的として歪
み層であるＩｎＧａＡｓ動作層３の膜厚を１０ｎｍより
厚くすると、転位が発生して移動度が劣化する。同様
に、電導帯不連続量を大きくすることでキャリア濃度を
高くすることを目的としてＩｎＧａＡｓ動作層のＩｎＡ
ｓ組成比を０．８よりも高くすると、ＩｎＧａＡｓ動作
層厚が１０ｎｍであっても転位が発生して移動度が劣化
する。このような移動度の劣化は電界効果型半導体装置
の高周波特性を悪くする。
【０００４】本発明の目的は、電界効果型半導体装置の
動作層を歪み層としたとき、キャリア濃度を高くするた
めに該動作層を臨界膜厚以上に厚くしても、または動作
層のＩｎＡｓ組成比を更に高くすることで転位が発生し
ても、電界効果型半導体装置の高周波特性の劣化を抑制
することにある。
動作層を歪み層としたとき、キャリア濃度を高くするた
めに該動作層を臨界膜厚以上に厚くしても、または動作
層のＩｎＡｓ組成比を更に高くすることで転位が発生し
ても、電界効果型半導体装置の高周波特性の劣化を抑制
することにある。
【０００５】
【課題を解決するための手段】上述の課題を解決するた
めに、本発明は、表面が［１，０，０］方向から［０，
１，１］方向もしくは［０，−１，−１］方向に約０．
８°から約４°傾斜した傾斜基板と、この傾斜基板上に
形成された歪み層を含む結晶層とを具備し、この結晶層
の［０，−１，１］方向もしくは［０，１，−１］方向
にソースードレイン電流を流すようにしたものである。
めに、本発明は、表面が［１，０，０］方向から［０，
１，１］方向もしくは［０，−１，−１］方向に約０．
８°から約４°傾斜した傾斜基板と、この傾斜基板上に
形成された歪み層を含む結晶層とを具備し、この結晶層
の［０，−１，１］方向もしくは［０，１，−１］方向
にソースードレイン電流を流すようにしたものである。
【０００６】
【作用】上述の手段によれば、転位が結晶層に発生して
も、結晶層の［０，−１，１］方向もしくは［０，１，
−１］方向ではキャリアが転位を横断することがなく、
従って、転位によるキャリアの散乱はなく、移動度の低
下はない。
も、結晶層の［０，−１，１］方向もしくは［０，１，
−１］方向ではキャリアが転位を横断することがなく、
従って、転位によるキャリアの散乱はなく、移動度の低
下はない。
【０００７】
【実施例】図１は本発明に係る電界効果型半導体装置の
一実施例を示す断面図である。図１において、［１，
０，０］方向から［０，１，１］方向に例えば０．８°
傾斜させたＩｎＰ基板１’上にＩｎＡｌＡｓバッファ層
２’（例えばＩｎＡｓ組成比０．５２，膜厚２００ｎ
ｍ）、ＩｎＧａＡｓ動作層３’（例えばＩｎＡｓ組成比
０．８，膜厚２０ｎｍ）、ＩｎＡｌＡｓスペーサ層４’
（例えばＩｎＡｓ組成比０．５２，膜厚４ｎｍ）、Ｉｎ
ＡｌＡｓ電子供給層５’（例えばＩｎＡｓ組成比０．５
２，膜厚１５ｎｍ）、ノンドープＩｎＡｌＡｓコンタク
ト層６’（例えばＩｎＡｓ組成比０．５２，膜厚１５ｎ
ｍ）を成長し、その上に、［０，−１，１］方向に電流
が流れるようにオーミック電極としてのソース電極７
Ｓ’、ドレイン電極７Ｄ’、ショットキー電極としての
ゲート電極７Ｇ’を形成する。なお、ＩｎＡｌＡｓ電子
供給層５’には例えば３×１０18／Cm 3のＳｉを添加す
る。
一実施例を示す断面図である。図１において、［１，
０，０］方向から［０，１，１］方向に例えば０．８°
傾斜させたＩｎＰ基板１’上にＩｎＡｌＡｓバッファ層
２’（例えばＩｎＡｓ組成比０．５２，膜厚２００ｎ
ｍ）、ＩｎＧａＡｓ動作層３’（例えばＩｎＡｓ組成比
０．８，膜厚２０ｎｍ）、ＩｎＡｌＡｓスペーサ層４’
（例えばＩｎＡｓ組成比０．５２，膜厚４ｎｍ）、Ｉｎ
ＡｌＡｓ電子供給層５’（例えばＩｎＡｓ組成比０．５
２，膜厚１５ｎｍ）、ノンドープＩｎＡｌＡｓコンタク
ト層６’（例えばＩｎＡｓ組成比０．５２，膜厚１５ｎ
ｍ）を成長し、その上に、［０，−１，１］方向に電流
が流れるようにオーミック電極としてのソース電極７
Ｓ’、ドレイン電極７Ｄ’、ショットキー電極としての
ゲート電極７Ｇ’を形成する。なお、ＩｎＡｌＡｓ電子
供給層５’には例えば３×１０18／Cm 3のＳｉを添加す
る。
【０００８】このように、［１，０，０］方向から
［０，１，１］方向に０．８°傾斜した基板１’上にＩ
ｎＡｓ組成比０．８のＩｎＧａＡｓ動作層３’を２０ｎ
ｍを成長し、かつソース、ゲート、ドレインの各電極を
［０，−１，１］方向に電流が流れるように配置するこ
とにより、ＩｎＰ基板１’に対する臨界膜厚が１０ｎｍ
であるＩｎＡｓ組成比０．８のＩｎＧａＡｓ動作層３’
を２０ｎｍとしても、転位による散乱が発生しない。従
って、ＩｎＡｓ組成比０．８のＩｎＧａＡｓ動作層３’
のもつ高移動度を有効に活用することができ、高周波特
性に優れた電界効果型半導体装置を得ることができる。
［０，１，１］方向に０．８°傾斜した基板１’上にＩ
ｎＡｓ組成比０．８のＩｎＧａＡｓ動作層３’を２０ｎ
ｍを成長し、かつソース、ゲート、ドレインの各電極を
［０，−１，１］方向に電流が流れるように配置するこ
とにより、ＩｎＰ基板１’に対する臨界膜厚が１０ｎｍ
であるＩｎＡｓ組成比０．８のＩｎＧａＡｓ動作層３’
を２０ｎｍとしても、転位による散乱が発生しない。従
って、ＩｎＡｓ組成比０．８のＩｎＧａＡｓ動作層３’
のもつ高移動度を有効に活用することができ、高周波特
性に優れた電界効果型半導体装置を得ることができる。
【０００９】図２は図１のＩｎＧａＡｓ動作層３’及び
ＩｎＡｌＡｓスペーサ層４’とのヘテロ界面近傍を示す
部分拡大図である。図２に示すように、ＩｎＰ傾斜基板
１’により発生し結晶成長表面に存在する原子層ステッ
プ３１を転位Ｄ１、Ｄ２、…の発生する転位源として利
用する。つまり、傾斜基板３’により発生する原子層ス
テップ３１の間隔は、１原子層ステップの場合、傾斜角
を約０．８°から約２°とすることで１０ｎｍから２０
ｎｍとなり、２原子層ステップの場合、傾斜角を約１．
６°から約４°とすることで１０ｎｍから２０ｎｍとな
る。この条件の下で原子層ステップ３１上に意図的に転
位Ｄ１、Ｄ２、…を発生させることにより、テラス３２
での転位Ｄ１、Ｄ２、…の発生を抑制することができ
る。つまり、テラス３２上で転位Ｄ１、Ｄ２、…が安定
に存在するためには約２０ｎｍ以上の長さが必要であ
り、また、転位Ｄ１、Ｄ２、…が原子層ステップ３１を
横切るときには余分なエネルギーが必要となるので、原
子層ステップ３１を横切る転位が発生する確率は低い。
さらに、転位Ｄ１と転位Ｄ２とは、接近しすぎると互い
に抑制し合う傾向がある。そのため、［０，−１，１］
方向もしくは［０，１，−１］方向に直線的な原子層ス
テップ３１を形成すると、原子層ステップ３１に沿って
転位Ｄ１、Ｄ２、…が発生し易くなるが、発生した転位
Ｄ１、Ｄ２、…の大部分原子層ステップ３１を含む
（１，１，１）面または（１，−１，−１）面を滑り面
Ｓ１、Ｓ２、…として存在することになり、テラス３２
では転位は存在しにくくなる。
ＩｎＡｌＡｓスペーサ層４’とのヘテロ界面近傍を示す
部分拡大図である。図２に示すように、ＩｎＰ傾斜基板
１’により発生し結晶成長表面に存在する原子層ステッ
プ３１を転位Ｄ１、Ｄ２、…の発生する転位源として利
用する。つまり、傾斜基板３’により発生する原子層ス
テップ３１の間隔は、１原子層ステップの場合、傾斜角
を約０．８°から約２°とすることで１０ｎｍから２０
ｎｍとなり、２原子層ステップの場合、傾斜角を約１．
６°から約４°とすることで１０ｎｍから２０ｎｍとな
る。この条件の下で原子層ステップ３１上に意図的に転
位Ｄ１、Ｄ２、…を発生させることにより、テラス３２
での転位Ｄ１、Ｄ２、…の発生を抑制することができ
る。つまり、テラス３２上で転位Ｄ１、Ｄ２、…が安定
に存在するためには約２０ｎｍ以上の長さが必要であ
り、また、転位Ｄ１、Ｄ２、…が原子層ステップ３１を
横切るときには余分なエネルギーが必要となるので、原
子層ステップ３１を横切る転位が発生する確率は低い。
さらに、転位Ｄ１と転位Ｄ２とは、接近しすぎると互い
に抑制し合う傾向がある。そのため、［０，−１，１］
方向もしくは［０，１，−１］方向に直線的な原子層ス
テップ３１を形成すると、原子層ステップ３１に沿って
転位Ｄ１、Ｄ２、…が発生し易くなるが、発生した転位
Ｄ１、Ｄ２、…の大部分原子層ステップ３１を含む
（１，１，１）面または（１，−１，−１）面を滑り面
Ｓ１、Ｓ２、…として存在することになり、テラス３２
では転位は存在しにくくなる。
【００１０】この結果、電子の輸送について考えた場
合、電子が［０，１，１］方向もしくは［０，−１，−
１］方向に流れる場合には原子層ステップ３１を横断す
ると同時に、転位Ｄ１、Ｄ２、…の存在する滑り面Ｓ
１、Ｓ２、…を横断することになり転位による散乱を受
ける。一方、電子が［０，−１，１］方向もしくは
［０、１，−１］方向に流れる場合には滑り面Ｓ１、Ｓ
２、…と平行であるので、電子が原子層ステップ３１及
び滑り面Ｓ１、Ｓ２、…を横断することはなく、かつ滑
り面たとえばＳ１と滑り面たとえばＳ２との間隔がドブ
ロイ波長以上であるので、転位Ｄ１、Ｄ２、…による散
乱を受ける確率は低い。従って、電界効果型半導体装置
の高性能化を実現するために高歪み層薄膜を臨界膜厚以
上にしても、［０，−１，１］方向もしくは［０，１，
−１］方向では、電子が転位を横断することがないた
め、転位によるキャリアの散乱が少なく、高移動度が得
られることになる。
合、電子が［０，１，１］方向もしくは［０，−１，−
１］方向に流れる場合には原子層ステップ３１を横断す
ると同時に、転位Ｄ１、Ｄ２、…の存在する滑り面Ｓ
１、Ｓ２、…を横断することになり転位による散乱を受
ける。一方、電子が［０，−１，１］方向もしくは
［０、１，−１］方向に流れる場合には滑り面Ｓ１、Ｓ
２、…と平行であるので、電子が原子層ステップ３１及
び滑り面Ｓ１、Ｓ２、…を横断することはなく、かつ滑
り面たとえばＳ１と滑り面たとえばＳ２との間隔がドブ
ロイ波長以上であるので、転位Ｄ１、Ｄ２、…による散
乱を受ける確率は低い。従って、電界効果型半導体装置
の高性能化を実現するために高歪み層薄膜を臨界膜厚以
上にしても、［０，−１，１］方向もしくは［０，１，
−１］方向では、電子が転位を横断することがないた
め、転位によるキャリアの散乱が少なく、高移動度が得
られることになる。
【００１１】なお、上述の実施例では基板材料としてＩ
ｎＰを用いたが、基板はＳｉ、ＧａＡｓ、ＩｎＡｓなど
任意の格子定数、構成物質のものを用いることができ
る。また、基板の傾斜角は０．８°としたが、用いた基
板の格子定数に合わせて１原子層、もしくは２原子層の
ステップが１０ｎｍから２０ｎｍの範囲になるような傾
斜角とすることができる。
ｎＰを用いたが、基板はＳｉ、ＧａＡｓ、ＩｎＡｓなど
任意の格子定数、構成物質のものを用いることができ
る。また、基板の傾斜角は０．８°としたが、用いた基
板の格子定数に合わせて１原子層、もしくは２原子層の
ステップが１０ｎｍから２０ｎｍの範囲になるような傾
斜角とすることができる。
【００１２】さらに、動作層３’をＩｎＧａＡｓ層とし
そのＩｎＡｓ組成比を０．８としたが、ＩｎＡｓ組成比
を０から１まで変化させることができる。ただし、本発
明の効果は歪み層を用い、該歪み層の膜厚が臨界膜厚を
越えたときに大きくなるため、上述の実施例のように、
例えばＩｎＰ基板を用いた場合、Ｉｎ組成比は、０以上
０．３以下または０．７以上１以下であることが好まし
い。また、動作層３’の構成物質をＩｎＰ、ＩｎＧａＡ
ｓＰ、ＩｎＳｂ、ＩｎＧａＳｂとすることもできる。
そのＩｎＡｓ組成比を０．８としたが、ＩｎＡｓ組成比
を０から１まで変化させることができる。ただし、本発
明の効果は歪み層を用い、該歪み層の膜厚が臨界膜厚を
越えたときに大きくなるため、上述の実施例のように、
例えばＩｎＰ基板を用いた場合、Ｉｎ組成比は、０以上
０．３以下または０．７以上１以下であることが好まし
い。また、動作層３’の構成物質をＩｎＰ、ＩｎＧａＡ
ｓＰ、ＩｎＳｂ、ＩｎＧａＳｂとすることもできる。
【００１３】同様に、ＩｎＡｌＡｓバッファ層２’、Ｉ
ｎＡｌＡｓスペーサ層４’、ＩｎＡｌＡｓキャリア供給
層５’、ノンドープＩｎＡｌＡｓ層６’の各層のＩｎＡ
ｓ組成比についても、各々０から１まで変化させること
が可能であり、また、構成物質を例えばＧａＡｓ、Ａｌ
ＧａＡｓ、ＡｌＡｓ、ＩｎＰ、ＡｌＳｂなどとすること
もできる。さらに、ドーピング濃度は所望の濃度とする
ことができる。また、ドーパントについても上述の実施
例では電子をキャリアとしたためＮ型ドーパントとして
Ｓｉを用いたが、他の例えばＳ、ＳｅなどのＮ型ドーパ
ントとなるものであればよい。また、ホールをキャリア
として用いる電界効果型半導体装置においては例えばＢ
ｅ、ＣなどのＰ型ドーパントとなるものを用いることが
できる。
ｎＡｌＡｓスペーサ層４’、ＩｎＡｌＡｓキャリア供給
層５’、ノンドープＩｎＡｌＡｓ層６’の各層のＩｎＡ
ｓ組成比についても、各々０から１まで変化させること
が可能であり、また、構成物質を例えばＧａＡｓ、Ａｌ
ＧａＡｓ、ＡｌＡｓ、ＩｎＰ、ＡｌＳｂなどとすること
もできる。さらに、ドーピング濃度は所望の濃度とする
ことができる。また、ドーパントについても上述の実施
例では電子をキャリアとしたためＮ型ドーパントとして
Ｓｉを用いたが、他の例えばＳ、ＳｅなどのＮ型ドーパ
ントとなるものであればよい。また、ホールをキャリア
として用いる電界効果型半導体装置においては例えばＢ
ｅ、ＣなどのＰ型ドーパントとなるものを用いることが
できる。
【００１４】
【発明の効果】以上説明したように本発明によれば、歪
み層厚が臨界膜厚を越えたとき発生する転位を抑制で
き、また、発生した転位の滑り面を［０，−１，１］と
平行な面上に制限することで、［０，−１，１］方向に
おける転位による電子の移動度劣化を抑制でき、この結
果、高周波特性に優れた電界効果型半導体装置を得るこ
とができる。
み層厚が臨界膜厚を越えたとき発生する転位を抑制で
き、また、発生した転位の滑り面を［０，−１，１］と
平行な面上に制限することで、［０，−１，１］方向に
おける転位による電子の移動度劣化を抑制でき、この結
果、高周波特性に優れた電界効果型半導体装置を得るこ
とができる。
【図１】本発明に係る電界効果型半導体装置の一実施例
を示す断面図である。
を示す断面図である。
【図２】図１の部分拡大図である。
【図３】従来の電界効果型半導体装置を示す断面図であ
る。
る。
１…ＩｎＰ（１，０，０）ジャスト基板 １’…ＩｎＰ傾斜基板 ２、２’…ＩｎＡｌＡｓバッファ層 ３、３’…ＩｎＧａＡｓ動作層 ４、４’…ＩｎＡｌＡｓスペーサ層 ５、５’…Ｎ型ＩｎＡｌＡｓ電子供給層 ６…Ｎ型ＩｎＧａＡｓコンタクト層 ６’…ＩｎＧａＡｓコンタクト層 ７Ｓ、７Ｓ’…ソース電極 ７Ｇ、７Ｇ’…ゲート電極 ７Ｄ、７Ｄ’…ドレイン電極 ３１…原子層ステップ ３２…テラス Ｄ１、Ｄ２…転位 Ｓ１、Ｓ２…滑り面
Claims (2)
- 【請求項１】 表面が〔１，０，０〕方向から〔０，
１，１，〕方向もしくは〔０，−１，−１〕方向に約
０．８°から約４°傾斜したInP, Si, GaAs, InAsの１
つよりなる傾斜基板（１’）と、 該傾斜基板上に形成され、転位生成が起こる臨界膜厚を
超えた厚さの歪み層を含むInGaAs, InP, InGaAsP, InS
b, InGaSbの１つよりなる結晶層（３’）と、 前記結晶
層上に設けられたソース電極（７Ｓ’）と、 前記結晶層上の、前記ソース電極から前記結晶層の
〔０，−１，１〕方向もしくは〔０，１，−１〕方向に
設けられたドレイン電極（７Ｄ’）と、 前記結晶層上の、前記ソース電極と前記ドレイン電極と
の間に配置されたゲート電極（７Ｇ’）と、 を具備する 電界効果型半導体装置。 - 【請求項２】 表面が〔１，０，０〕方向から〔０，
１，１〕方向もしくは〔０，−１，−１〕方向に一定傾
斜角で傾斜したInP, Si, GaAs, InAsの少なくとも１つ
よりなる傾斜基板（１’）と、 該傾斜基板上に形成されたバッファ層（２’）、動作層
（３’）、スペーサ層（４’）、キャリア供給層
（５’）及びコンタクト層（６’）と、 該コンタクト層上に形成されたソース電極、ドレイン電
極及びゲート電極（７Ｓ’，７Ｄ’，７Ｇ’）とを具備
し、 前記傾斜角は前記動作層の１原子層ステップもしくは２
原子層ステップの間隔が約１０ｎｍから約２０ｎｍの範
囲になるように決定され、前記ドレイン電極は前記ソース電極から前記動作層の
〔０，−１，１〕方向もしくは〔０，１，−１〕方向に
配置され、前記ゲート電極は前記ソース電極と前記ドレ
イン電極との間に配置された電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19294594A JP2661557B2 (ja) | 1994-07-25 | 1994-07-25 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19294594A JP2661557B2 (ja) | 1994-07-25 | 1994-07-25 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0837293A JPH0837293A (ja) | 1996-02-06 |
| JP2661557B2 true JP2661557B2 (ja) | 1997-10-08 |
Family
ID=16299631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19294594A Expired - Fee Related JP2661557B2 (ja) | 1994-07-25 | 1994-07-25 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2661557B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5169515B2 (ja) * | 2008-06-16 | 2013-03-27 | 富士通株式会社 | 化合物半導体装置 |
| TWI402896B (zh) * | 2006-02-02 | 2013-07-21 | Nippon Mining Co | Substrate semiconductor growth substrate and epitaxial growth method |
-
1994
- 1994-07-25 JP JP19294594A patent/JP2661557B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0837293A (ja) | 1996-02-06 |
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