JP2661089B2 - 材料層の平坦化方法 - Google Patents
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は絶縁体上のシリコン層の高さの一様性を改良
する方法に関する。
する方法に関する。
B.従来技術 現在の超大規模集積（VLSI）回路では、トランジスタ
及び他の半導体構造体を縮小して、実装密度を高める傾
向にある。半導体装置のこのような縮小及び高密度の実
装化によつて、基板のリーク電流及び装置の相互作用が
問題となり、装置間に何等かの形の分離手段を必要とす
るようになつた。
及び他の半導体構造体を縮小して、実装密度を高める傾
向にある。半導体装置のこのような縮小及び高密度の実
装化によつて、基板のリーク電流及び装置の相互作用が
問題となり、装置間に何等かの形の分離手段を必要とす
るようになつた。
多くの方法がこの分離手段のために提案されている。
たとえば米国特許第3979237号は半導体基板中に溝を形
成して、この溝を絶縁材料でコーテイングし、さらに溝
中にシリコン材料を充填し、充填した溝の最上部を平坦
化して、シリコン領域の最上部が平坦であることを確実
にしている。このようにして半導体材料が充填された絶
縁溝が与えられる。
たとえば米国特許第3979237号は半導体基板中に溝を形
成して、この溝を絶縁材料でコーテイングし、さらに溝
中にシリコン材料を充填し、充填した溝の最上部を平坦
化して、シリコン領域の最上部が平坦であることを確実
にしている。このようにして半導体材料が充填された絶
縁溝が与えられる。
より良い絶縁性を与えるのに特に有望と見られる最近
の技術は絶縁体上のシリコン（SOI）層を与える方法で
ある。たとえば、1982年２月刊IBMテクニカル・デイス
クロージヤ・ブレテイン（Technical Disclosure Bull
etin）第24巻、第９号はアイソレーシヨン・シリコン領
域を誘電体基板中のくぼみに埋没する方法を開示してい
る。同じく1985年１月IBMテクニカル・デイスクロージ
ヤ・ブレテイン（Technical Disclosure Bulletin）は
絶縁体上に十分にアイソレートされたエピタキシヤル・
シリコン成長領域を形成し、次にこれを使用して十分に
アイソレートされたFET、バイポーラおよびMOSFET集積
回路構造体を与える方法を開示している。所望のSOI構
造体を構成する際にはしばしば、ボンデング法を使用し
て１つのシリコン・ウエハを第２のハンドル（Handle）
・ウエハに溶融している。これ等のボンデイング法の例
は1986年１月刊応用物理論文集（Appl.Phys.Lett.）第4
8（１）巻、第６号のラスキ（Laskey）著「絶縁体上の
シリコンのためのウエハ・ボンデイング技術」（Wafer
Bonding for Silicon−On−Insulator Technologie
s）、及び、1985年12月１−４日刊IEDM第28巻、第４号
のラスキ、ステイフア、ホワイト、アバーナシー（Lask
ey,Stiffer,White,Abernathy）著「ボンデイング及びエ
ツチ・バツクによる絶縁体上のシリコン（IOS）」（“S
ilicon−On−Insulator（SOI）By Bonding and Etch−B
ack"IEDM28,4,1−4 December,1985"）に見られる。
の技術は絶縁体上のシリコン（SOI）層を与える方法で
ある。たとえば、1982年２月刊IBMテクニカル・デイス
クロージヤ・ブレテイン（Technical Disclosure Bull
etin）第24巻、第９号はアイソレーシヨン・シリコン領
域を誘電体基板中のくぼみに埋没する方法を開示してい
る。同じく1985年１月IBMテクニカル・デイスクロージ
ヤ・ブレテイン（Technical Disclosure Bulletin）は
絶縁体上に十分にアイソレートされたエピタキシヤル・
シリコン成長領域を形成し、次にこれを使用して十分に
アイソレートされたFET、バイポーラおよびMOSFET集積
回路構造体を与える方法を開示している。所望のSOI構
造体を構成する際にはしばしば、ボンデング法を使用し
て１つのシリコン・ウエハを第２のハンドル（Handle）
・ウエハに溶融している。これ等のボンデイング法の例
は1986年１月刊応用物理論文集（Appl.Phys.Lett.）第4
8（１）巻、第６号のラスキ（Laskey）著「絶縁体上の
シリコンのためのウエハ・ボンデイング技術」（Wafer
Bonding for Silicon−On−Insulator Technologie
s）、及び、1985年12月１−４日刊IEDM第28巻、第４号
のラスキ、ステイフア、ホワイト、アバーナシー（Lask
ey,Stiffer,White,Abernathy）著「ボンデイング及びエ
ツチ・バツクによる絶縁体上のシリコン（IOS）」（“S
ilicon−On−Insulator（SOI）By Bonding and Etch−B
ack"IEDM28,4,1−4 December,1985"）に見られる。
本発明の先行技術に関連する絶縁体上のシリコン構造
体の１つのタイプを第2A図及び第2B図を参照して説明す
る。第2A図において、薄いシリコン層104が薄い絶縁体
層102の上に存在する。絶縁体層102は任意の絶縁体材
料、代表的には２酸化シリコンから形成されている。機
械的支持及び一体化は又代表的にはシリコン・ウエハで
ある支持基板100上に形成することによつて与えられ
る。
体の１つのタイプを第2A図及び第2B図を参照して説明す
る。第2A図において、薄いシリコン層104が薄い絶縁体
層102の上に存在する。絶縁体層102は任意の絶縁体材
料、代表的には２酸化シリコンから形成されている。機
械的支持及び一体化は又代表的にはシリコン・ウエハで
ある支持基板100上に形成することによつて与えられ
る。
第2B図で、第2A図の絶縁体上のシリコン層がマスクさ
れ、エツチングされ他の方法で処理され、夫々シリコン
のアイランド120、122、124及び126上に分離された装置
110、122、124及び126上に形成される。これ等のシリコ
ンのアイランドはドーピングもしくは他の手段で処理さ
れて、たとえばFET増幅器、バイポーラ増幅器、MOSFET
等の多くの種類のうちの任意の半導体デバイスが与えら
れる。デバイスは互いに完全に分離されていて、基準の
漂遊リーク電流及びデバイス間の望ましくない相互作用
が防止されている。
れ、エツチングされ他の方法で処理され、夫々シリコン
のアイランド120、122、124及び126上に分離された装置
110、122、124及び126上に形成される。これ等のシリコ
ンのアイランドはドーピングもしくは他の手段で処理さ
れて、たとえばFET増幅器、バイポーラ増幅器、MOSFET
等の多くの種類のうちの任意の半導体デバイスが与えら
れる。デバイスは互いに完全に分離されていて、基準の
漂遊リーク電流及びデバイス間の望ましくない相互作用
が防止されている。
デバイス112の高さはデバイス110、114及び116の高さ
と異なることに注意されたい。この非一様性は第2A図に
示した局所的な平坦性の非均一性106によるものであ
る。デバイス112は夫々デバイス110、114及び116のシリ
コンのアイランド120、124及び126より低いシリコンの
アイランドを有するので、デバイス112は結果的にデバ
イス110、114及び116とは異なる動作パラメータを有す
るデバイスを生ずる小さなシリコン基板領域を有する。
同一の動作パラメータを有する半導体デバイスの構造を
与えるためには、平坦な最上部の表面を有し、厚さが一
様なSOI層を与える必要がある。
と異なることに注意されたい。この非一様性は第2A図に
示した局所的な平坦性の非均一性106によるものであ
る。デバイス112は夫々デバイス110、114及び116のシリ
コンのアイランド120、124及び126より低いシリコンの
アイランドを有するので、デバイス112は結果的にデバ
イス110、114及び116とは異なる動作パラメータを有す
るデバイスを生ずる小さなシリコン基板領域を有する。
同一の動作パラメータを有する半導体デバイスの構造を
与えるためには、平坦な最上部の表面を有し、厚さが一
様なSOI層を与える必要がある。
又いくつかの理由で平坦な最上部表面及び均一な厚さ
の基板を有するSOI層を与えることが望ましい。第１に
局所的な平坦の不均一性があるところでは、投影された
ホトマスクの露光はわずかに焦点がずれる。第２に、も
し結果の装置の最上部が平坦ならば、金属化結線構造体
のマスクの公差がいく分緩和され、デバイスに接続する
スタツド・ダウン（stud down）構造体を形成する度に
マスク公差が正確に予測される。
の基板を有するSOI層を与えることが望ましい。第１に
局所的な平坦の不均一性があるところでは、投影された
ホトマスクの露光はわずかに焦点がずれる。第２に、も
し結果の装置の最上部が平坦ならば、金属化結線構造体
のマスクの公差がいく分緩和され、デバイスに接続する
スタツド・ダウン（stud down）構造体を形成する度に
マスク公差が正確に予測される。
第3A図は平坦な最上部表面及び均一な厚さの基体を有
するという所望の特性を有する絶縁体上のシリコン（SO
I）を示す。特に、シリコン層204は支持基体100の最上
部上に与えられた絶縁体層102の最上部上に存在する。
第3B図で、第3A図の絶縁体上のシリコン層はマスク、エ
ツチ及び他の処理によつて、夫々均一なシリコン・アイ
ランド220、222、224及び226上に構成された分離された
デバイス210、212、214及び216が与えられる。シリコン
のアイランド220、222、224及び226は厚さが均一である
から、デバイス210、212、214及び216夫々は実質上同一
の動作パラメータを有する。又結果のデバイスの最上部
は略平坦であるから、金属化結線構造体を加えるための
線処理の終りの公差の条件は幾分緩和する。
するという所望の特性を有する絶縁体上のシリコン（SO
I）を示す。特に、シリコン層204は支持基体100の最上
部上に与えられた絶縁体層102の最上部上に存在する。
第3B図で、第3A図の絶縁体上のシリコン層はマスク、エ
ツチ及び他の処理によつて、夫々均一なシリコン・アイ
ランド220、222、224及び226上に構成された分離された
デバイス210、212、214及び216が与えられる。シリコン
のアイランド220、222、224及び226は厚さが均一である
から、デバイス210、212、214及び216夫々は実質上同一
の動作パラメータを有する。又結果のデバイスの最上部
は略平坦であるから、金属化結線構造体を加えるための
線処理の終りの公差の条件は幾分緩和する。
略均一で平坦なSOI層を形成する際に優れた結果を達
成する１つの従来技術は米国特許第4601779号に開示さ
れている。結果のSOI構造体は本発明の望ましく出発構
造体として働く。しかしながら絶縁体層のためにさらに
平坦性及び厚さの均一性を与える方法の必要性が認めら
れる。
成する１つの従来技術は米国特許第4601779号に開示さ
れている。結果のSOI構造体は本発明の望ましく出発構
造体として働く。しかしながら絶縁体層のためにさらに
平坦性及び厚さの均一性を与える方法の必要性が認めら
れる。
C.発明が解決しようとする問題点 本発明の目的は、改良された絶縁体上のシリコン層の
製造方法を与えるこことにある。
製造方法を与えるこことにある。
本発明の他の目的は、絶縁体上のシリコン層の最上部
の表面が略平坦な表面に研磨できる製造方法を与えるこ
とにある。
の表面が略平坦な表面に研磨できる製造方法を与えるこ
とにある。
本発明の他の目的は、絶縁体上のシリコン層が略均一
な厚さを有するように構成できる製造方法を与えること
にある。
な厚さを有するように構成できる製造方法を与えること
にある。
本発明のさらに他の目的は、絶縁体上のシリコン層の
均一性を改良するのに研磨工程が使用できる製造方法を
与えることにある。
均一性を改良するのに研磨工程が使用できる製造方法を
与えることにある。
本発明のさらに他の目的は、厚い半導体材料の層を均
一な厚さの層にするのに均一な厚さの薄い研磨停止層を
使用する製造方法を与えることにある。
一な厚さの層にするのに均一な厚さの薄い研磨停止層を
使用する製造方法を与えることにある。
D.問題点を解決するための手段 本発明は上記の必要性を満足するために絶縁体上のシ
リコン層を研磨する方法を与える。
リコン層を研磨する方法を与える。
さらに具体的に説明すると、改良された平坦性及び厚
さの均一性を有する絶縁体上のシリコン構造体は略一様
な厚さの研磨停止層を使用することによつて与えられ
る。研磨停止層は半導体材料のより厚い層の第１の表面
と同じ平面をなす第１の表面を有する。半導体材料の厚
い層の第２の表面が次にプレーナ・モードでより薄い研
磨停止層に遭遇する点に迄化学的・機械的に研磨され
る。この結果、薄い停止層の略均一の厚さを使用して厚
い半導体層を均一な厚さの層に画定できる。
さの均一性を有する絶縁体上のシリコン構造体は略一様
な厚さの研磨停止層を使用することによつて与えられ
る。研磨停止層は半導体材料のより厚い層の第１の表面
と同じ平面をなす第１の表面を有する。半導体材料の厚
い層の第２の表面が次にプレーナ・モードでより薄い研
磨停止層に遭遇する点に迄化学的・機械的に研磨され
る。この結果、薄い停止層の略均一の厚さを使用して厚
い半導体層を均一な厚さの層に画定できる。
従つて本発明は材料層をパターン化してその中に開孔
を形成し、上記開孔の各々の中に上記材料層よりも薄い
均一な厚さの研磨停止層を形成し、及び上記材料層をそ
の表面が上記研磨停止層の表面と実質的に同一平面にな
る迄研磨して、上記研磨停止層を使用して上記材料層を
均一な厚さの層に画定する、材料層の平坦化方法に関す
る。
を形成し、上記開孔の各々の中に上記材料層よりも薄い
均一な厚さの研磨停止層を形成し、及び上記材料層をそ
の表面が上記研磨停止層の表面と実質的に同一平面にな
る迄研磨して、上記研磨停止層を使用して上記材料層を
均一な厚さの層に画定する、材料層の平坦化方法に関す
る。
E.実施例 次に本発明を説明する。第1A図乃至第1F図は好ましい
実施例の処理段階を示している。第1A図乃至第1F図に示
した高さ、幅及び厚さの寸法は例示と図画を明確にする
だけのものであり、絶対的なもしくは実際の寸法を示す
意図はなく、或る寸法は図示を明瞭にするために誇張さ
れている。一般に知られている代表的な寸法は次の説明
中で明らかにされる。
実施例の処理段階を示している。第1A図乃至第1F図に示
した高さ、幅及び厚さの寸法は例示と図画を明確にする
だけのものであり、絶対的なもしくは実際の寸法を示す
意図はなく、或る寸法は図示を明瞭にするために誇張さ
れている。一般に知られている代表的な寸法は次の説明
中で明らかにされる。
次に第1A図を参照するに、未処理の従来の絶縁体上の
シリコン構造体の簡単化された断面図が示されている。
さらに具体的には、シリコン層304は絶縁体層302上に存
在し、絶縁体層302は支持基体300上に存在する。絶縁体
層302は代表的に酸化物層であり、好ましい実施例では
２酸化シリコン層である。支持基体300は絶縁体上のシ
リコン層に支持及び一体化を与え、代表的にはシリコン
・ウエハである。上述の米国特許第4601779号は第1A図
に示したSOI構造体を形成する好ましい方法を開示して
いる。シリコン層304は局所的な、平坦性が一様でない
部分306を有する。この従来の特許の形成方法によつて
達成される代表的な厚さの不均一性は約0.2ミクロンの
変動を有する。
シリコン構造体の簡単化された断面図が示されている。
さらに具体的には、シリコン層304は絶縁体層302上に存
在し、絶縁体層302は支持基体300上に存在する。絶縁体
層302は代表的に酸化物層であり、好ましい実施例では
２酸化シリコン層である。支持基体300は絶縁体上のシ
リコン層に支持及び一体化を与え、代表的にはシリコン
・ウエハである。上述の米国特許第4601779号は第1A図
に示したSOI構造体を形成する好ましい方法を開示して
いる。シリコン層304は局所的な、平坦性が一様でない
部分306を有する。この従来の特許の形成方法によつて
達成される代表的な厚さの不均一性は約0.2ミクロンの
変動を有する。
又、シリコン層304の底面即ち第１の表面は絶縁体層3
02の最上部表面と接触していることに注意されたい。以
下の説明でさらに明らかにされるように、絶縁体層302
の最上部は結果的に基準平面として使用される。
02の最上部表面と接触していることに注意されたい。以
下の説明でさらに明らかにされるように、絶縁体層302
の最上部は結果的に基準平面として使用される。
第1B図は第1A図の絶縁体上のシリコン層が最初の好ま
しい処理段階を受けた後の、第1A図の絶縁体上のシリコ
ン層の簡単化された断面図である。さらに具体的には、
シリコン層304にレジスト層310を付着し、次にこれがマ
スクされ、エツチングされて、装置の構造体のための分
離されたシリコン基体が望まれている個所が画定され
る。
しい処理段階を受けた後の、第1A図の絶縁体上のシリコ
ン層の簡単化された断面図である。さらに具体的には、
シリコン層304にレジスト層310を付着し、次にこれがマ
スクされ、エツチングされて、装置の構造体のための分
離されたシリコン基体が望まれている個所が画定され
る。
一度レジスト層がマスクされ及び画定されると、次に
シリコン層304は下層の絶縁体層302迄異方的にエツチン
グ・ダウンされ、分離されたシリコン・スタツド320、3
22及び324が画定される。下の絶縁層302を攪乱すること
なくシリコン層304を異方的にエツチングする任意の方
法、たとえばシリコン及び下層の酸化物層間に高いエツ
チング選択率を与える任意のRIE（反応性イオン・エツ
チング）が使用できる。この高いエツチングの選択性を
与えるエツチヤントは好ましい実施例では、塩素をベー
スとするエツチヤントである。
シリコン層304は下層の絶縁体層302迄異方的にエツチン
グ・ダウンされ、分離されたシリコン・スタツド320、3
22及び324が画定される。下の絶縁層302を攪乱すること
なくシリコン層304を異方的にエツチングする任意の方
法、たとえばシリコン及び下層の酸化物層間に高いエツ
チング選択率を与える任意のRIE（反応性イオン・エツ
チング）が使用できる。この高いエツチングの選択性を
与えるエツチヤントは好ましい実施例では、塩素をベー
スとするエツチヤントである。
シリコン層304のエツチングの後に、シリコンのスタ
ツド（柱体）間に形成された分離領域326、328は下層の
絶縁体層302に至る開孔としての働きをなす。この機能
は本発明にとつて、絶縁層302の最上部表面の露出部分
が再び基準平面として使用可能になる点で有用である。
ツド（柱体）間に形成された分離領域326、328は下層の
絶縁体層302に至る開孔としての働きをなす。この機能
は本発明にとつて、絶縁層302の最上部表面の露出部分
が再び基準平面として使用可能になる点で有用である。
ここで、これ迄に説明された処理段階は本発明にとつ
ては本質的ではないことに注意されたい。これ等は単に
本発明の好ましい処理の実施例の例を示すにすぎず、シ
リコンの基体、及び絶縁体層302に整置された開孔を画
定する任意の方法は容易に置換でき本発明の使用ととも
に優れた均一性が達成できる。代換実施例の例はエツチ
ングされた溝によつて分離されたシリコンの条片及びエ
ツチングされた堀領域によつて縁どられたシリコンの面
である。
ては本質的ではないことに注意されたい。これ等は単に
本発明の好ましい処理の実施例の例を示すにすぎず、シ
リコンの基体、及び絶縁体層302に整置された開孔を画
定する任意の方法は容易に置換でき本発明の使用ととも
に優れた均一性が達成できる。代換実施例の例はエツチ
ングされた溝によつて分離されたシリコンの条片及びエ
ツチングされた堀領域によつて縁どられたシリコンの面
である。
第1C図を参照するに、次に薄い絶縁体薄膜329がシリ
コン・スタツド320、322及び324を覆うように与えられ
る。この絶縁体薄膜329は露出したシリコン・スタツド
の側壁を次の処理段階中の化学的反応から保護する点で
重要である。適切な絶縁体薄膜329の例は200Åのプラズ
マ増強化学蒸着（PECVD）酸化物の付着物である。
コン・スタツド320、322及び324を覆うように与えられ
る。この絶縁体薄膜329は露出したシリコン・スタツド
の側壁を次の処理段階中の化学的反応から保護する点で
重要である。適切な絶縁体薄膜329の例は200Åのプラズ
マ増強化学蒸着（PECVD）酸化物の付着物である。
一度絶縁体薄膜329が与えられると、均一層330が指向
的に付着され、シリコン・スタツドの最上部及びその間
の開孔を被覆する。この層330は露出したすべての水平
表面上に均一な厚さを与えるものでなければならない。
分離領域内の層の均一な厚さは研磨工程を停止するため
の研磨停止層として使用される点で重要である。研磨工
程はこの均一な研磨停止層で効果的に停止するので、研
磨されるシリコン層は効果的に均一な厚さの層に画定さ
れる。水平な表面上に均一な厚さの層を生ずる任意の指
向性の付着方法、たとえば蒸着方法が使用できる。
的に付着され、シリコン・スタツドの最上部及びその間
の開孔を被覆する。この層330は露出したすべての水平
表面上に均一な厚さを与えるものでなければならない。
分離領域内の層の均一な厚さは研磨工程を停止するため
の研磨停止層として使用される点で重要である。研磨工
程はこの均一な研磨停止層で効果的に停止するので、研
磨されるシリコン層は効果的に均一な厚さの層に画定さ
れる。水平な表面上に均一な厚さの層を生ずる任意の指
向性の付着方法、たとえば蒸着方法が使用できる。
層330には適用されなければならないさらに２つの制
約が存在する。第１に層330は研磨停止層として使用さ
れ、これによつて研磨されたシリコン層が均一な厚さの
層に画定されるので、この表面形状一致（共形）層はシ
リコン層の最も薄い部分よりも薄くなくてはならない。
第２の制約は研磨工程に停止を与えるために層330はシ
リコンの研磨速度よりもかなり遅い研磨速度を有する材
料でなければならない。比較的低い研磨速度を与える材
料の例にはタングステン、モリブテン、チタン、タンタ
ル、白金、パラジウム、ニツケル及びコバルトを含む耐
火金属がある。好ましい実施例においては、良好な材料
はタングステンであり、これはシリコンと比較した時に
略1:200の研磨速度の比を有する。適切な層の例とし
て、良好な結果は蒸着工程によつて0.2ミクロンのタン
グステンを付着することによつて達成できる。層330が
一度第1C図に示したように与えられると、開孔即ち分離
領域内層の330の底面は絶縁体層302の最上部の表面と接
触している。要するに、残りのシリコン層の部分の底面
即ち第１の表面は分離領域内に存在する共形層330の底
面即ち第１の表面と同一平面をなす。従つて、上述のよ
うに、下の絶縁体層302は要するに、残りのシリコン層
と共形層330の底面即ち第１の表面が互に整列する基準
平面として使用される。
約が存在する。第１に層330は研磨停止層として使用さ
れ、これによつて研磨されたシリコン層が均一な厚さの
層に画定されるので、この表面形状一致（共形）層はシ
リコン層の最も薄い部分よりも薄くなくてはならない。
第２の制約は研磨工程に停止を与えるために層330はシ
リコンの研磨速度よりもかなり遅い研磨速度を有する材
料でなければならない。比較的低い研磨速度を与える材
料の例にはタングステン、モリブテン、チタン、タンタ
ル、白金、パラジウム、ニツケル及びコバルトを含む耐
火金属がある。好ましい実施例においては、良好な材料
はタングステンであり、これはシリコンと比較した時に
略1:200の研磨速度の比を有する。適切な層の例とし
て、良好な結果は蒸着工程によつて0.2ミクロンのタン
グステンを付着することによつて達成できる。層330が
一度第1C図に示したように与えられると、開孔即ち分離
領域内層の330の底面は絶縁体層302の最上部の表面と接
触している。要するに、残りのシリコン層の部分の底面
即ち第１の表面は分離領域内に存在する共形層330の底
面即ち第１の表面と同一平面をなす。従つて、上述のよ
うに、下の絶縁体層302は要するに、残りのシリコン層
と共形層330の底面即ち第１の表面が互に整列する基準
平面として使用される。
次に、シリコン・スタツドを覆う層330のキヤツプが
レジスト層の部分310とともに除去される。好適実施例
では、ギヤツプは除去される。それは上述のように、共
形層330が研磨速度の遅い材料であるからである。適用
すべき次の処理段階は研磨工程であるから、研磨工程を
使用してキヤツプを研磨し去る場合には、研磨工程は不
必要な瞬間を要し及び消耗を受ける。従つて好ましい実
施例では、キヤツプの除去はレジスト層310のリフト・
オフ（たとえばｎ−メチル・ピロリドン中での剥離）に
よつて達成される。このリフト・オフ方法が有効である
ためには、レジスト310は材料330よりも厚くなけれはな
らない。
レジスト層の部分310とともに除去される。好適実施例
では、ギヤツプは除去される。それは上述のように、共
形層330が研磨速度の遅い材料であるからである。適用
すべき次の処理段階は研磨工程であるから、研磨工程を
使用してキヤツプを研磨し去る場合には、研磨工程は不
必要な瞬間を要し及び消耗を受ける。従つて好ましい実
施例では、キヤツプの除去はレジスト層310のリフト・
オフ（たとえばｎ−メチル・ピロリドン中での剥離）に
よつて達成される。このリフト・オフ方法が有効である
ためには、レジスト310は材料330よりも厚くなけれはな
らない。
キヤツプが除去された結果の絶縁体上のシリコン構造
体は第1D図に示されている。第1D図でシリコン・スタツ
ド322はシリコン・スタツド320及び324よりもわずかに
低いことに注意されたい。この高さの変動は第1A図に関
連して説明した元の局所的な平坦性の非一様性306を原
因とする。又、絶縁体領域内に存在する共形層330はこ
の低いシリコン・スタツド322よりも薄いことに注意さ
れたい。
体は第1D図に示されている。第1D図でシリコン・スタツ
ド322はシリコン・スタツド320及び324よりもわずかに
低いことに注意されたい。この高さの変動は第1A図に関
連して説明した元の局所的な平坦性の非一様性306を原
因とする。又、絶縁体領域内に存在する共形層330はこ
の低いシリコン・スタツド322よりも薄いことに注意さ
れたい。
研磨工程を適用する前に、経験的に層330をさらに処
理する必要があることがわかつている。タングステンを
使用した実験中に、タングステンをアニールして付着力
を改良しない限り、タングステン層の大きな破片がポリ
ツシング中にはがれることが発見されている。従つて、
好ましい実施例では、この半導体構造体はウエツト・フ
ォーミング気体中で５分間、900℃の温度でアニールさ
れる。さらに、アニール工程を適用するその後の実験中
に、タングステンの共形層330とシリコン・スタツドと
の間に絶縁体の薄膜（第1C図の329）を与えないと、望
ましくないタングステン・シリサイドが形成されること
がわかつた。従つて上述のように、絶縁体薄膜329がシ
リコン・スタツドの露出シリコン側壁を望ましくない化
学反応から保護するのに必要である。
理する必要があることがわかつている。タングステンを
使用した実験中に、タングステンをアニールして付着力
を改良しない限り、タングステン層の大きな破片がポリ
ツシング中にはがれることが発見されている。従つて、
好ましい実施例では、この半導体構造体はウエツト・フ
ォーミング気体中で５分間、900℃の温度でアニールさ
れる。さらに、アニール工程を適用するその後の実験中
に、タングステンの共形層330とシリコン・スタツドと
の間に絶縁体の薄膜（第1C図の329）を与えないと、望
ましくないタングステン・シリサイドが形成されること
がわかつた。従つて上述のように、絶縁体薄膜329がシ
リコン・スタツドの露出シリコン側壁を望ましくない化
学反応から保護するのに必要である。
一度アニール工程が完了すると、研磨工程がプレーナ
・モードでシリコン・スタツドの最上部に適用される。
この研磨工程は停止層に行き当たり研磨装置が分離領域
中の広い表面積の層330に達する迄行われる、一般に、
研磨工程はスラリーが存在する中で遂行される物理的研
磨工程である。適切な研磨装置及び方法の例として、実
験中にはローデルIC40ポリツシング・パツド（Rodel IC
40 Polishing Pad）を（略１プサイの圧力で）使用し、
pH＝10.8のカーボシル（Cabosil）スラリーの存在下で
ウエハを研磨した。「カーボシル（Cabosil）」はキヤ
ボツト社（Cabot Corp.）によつて販売されているフユ
ーミユド（煙霧状）シリカ・スラリーの商標名である。
実際に高いpHを有し、シリコン・アルミニウムもしくは
他の類似の微粒子を有する任意のスラリーは以下に説明
される一般的結果を与えなくてはならない。
・モードでシリコン・スタツドの最上部に適用される。
この研磨工程は停止層に行き当たり研磨装置が分離領域
中の広い表面積の層330に達する迄行われる、一般に、
研磨工程はスラリーが存在する中で遂行される物理的研
磨工程である。適切な研磨装置及び方法の例として、実
験中にはローデルIC40ポリツシング・パツド（Rodel IC
40 Polishing Pad）を（略１プサイの圧力で）使用し、
pH＝10.8のカーボシル（Cabosil）スラリーの存在下で
ウエハを研磨した。「カーボシル（Cabosil）」はキヤ
ボツト社（Cabot Corp.）によつて販売されているフユ
ーミユド（煙霧状）シリカ・スラリーの商標名である。
実際に高いpHを有し、シリコン・アルミニウムもしくは
他の類似の微粒子を有する任意のスラリーは以下に説明
される一般的結果を与えなくてはならない。
実験中に、個有抵抗測定を使用して、71Å／分の研磨
速度で７分間の研磨中に500Åのタングステンが除去さ
れることがわかつた。同じ研磨手順で、1.33ミクロン／
分の研磨速度を使用すると、20秒間で0.4ミクロンのポ
リシリコンが除去される。このデータはシリコンとタン
グステンの研磨速度の比が200:1であるという計算値と
略一致する。
速度で７分間の研磨中に500Åのタングステンが除去さ
れることがわかつた。同じ研磨手順で、1.33ミクロン／
分の研磨速度を使用すると、20秒間で0.4ミクロンのポ
リシリコンが除去される。このデータはシリコンとタン
グステンの研磨速度の比が200:1であるという計算値と
略一致する。
一度研磨停止層330に遭遇して、研磨工程が停止する
と、この結果前のシリコン・スタツド320、322及び324
がポリツシユ・ダウンされて、シリコンのアイランド37
0、372及び374（第1E図）が得られる。これ等のシリコ
ン・アイランド370、372及び374は分離領域中に与えら
れた層330の均一な厚さに対応する均一な厚さに対応す
る。従つて、分離領域中に与えられた層330の均一な厚
さは、残つたシリコン層の厚さの均一性を画定するため
の排他的な機能として使用される。層330の厚さは付着
工程中に高精度に制御されるので、付着されるシリコン
層の厚さも又高精度に制御される。従つて、研磨速度の
小さい材料の均一な層が研磨工程を機械的に停止するの
に使用され、厚いシリコンの層が均一な厚さの層に研磨
できる。
と、この結果前のシリコン・スタツド320、322及び324
がポリツシユ・ダウンされて、シリコンのアイランド37
0、372及び374（第1E図）が得られる。これ等のシリコ
ン・アイランド370、372及び374は分離領域中に与えら
れた層330の均一な厚さに対応する均一な厚さに対応す
る。従つて、分離領域中に与えられた層330の均一な厚
さは、残つたシリコン層の厚さの均一性を画定するため
の排他的な機能として使用される。層330の厚さは付着
工程中に高精度に制御されるので、付着されるシリコン
層の厚さも又高精度に制御される。従つて、研磨速度の
小さい材料の均一な層が研磨工程を機械的に停止するの
に使用され、厚いシリコンの層が均一な厚さの層に研磨
できる。
一度シリコンのスタツド320、322及び324が研磨され
て、夫々低いシリコンのアイランド370、372及び374が
形成されると、分離領域中の残りの共形層330及び絶縁
体薄膜329が除去され、露出した側壁を有する分離され
たシリコンのアイランドが残される。このようにして側
壁イオン打込、パシベーシヨン及び通常の処理が容易に
なる。最後に第1F図では、共形層330及び絶縁薄膜329は
除去されており、シリコンのアイランド370、372及び37
4はさらに処理されて、夫々半導体デバイス390、392及
び394が与えられる。
て、夫々低いシリコンのアイランド370、372及び374が
形成されると、分離領域中の残りの共形層330及び絶縁
体薄膜329が除去され、露出した側壁を有する分離され
たシリコンのアイランドが残される。このようにして側
壁イオン打込、パシベーシヨン及び通常の処理が容易に
なる。最後に第1F図では、共形層330及び絶縁薄膜329は
除去されており、シリコンのアイランド370、372及び37
4はさらに処理されて、夫々半導体デバイス390、392及
び394が与えられる。
F.発明の効果 本発明に従い、改良された絶縁体上のシリコン層の製
造方法が与えられる。
造方法が与えられる。
本発明の実施例に従えば、絶縁体上のシリコン層の最
上部の表面が略平坦な表面に研磨できる製造方法が与え
られる。
上部の表面が略平坦な表面に研磨できる製造方法が与え
られる。
第1A図ないし第1F図は、本発明の方法の好ましい実施例
によつて製造される絶縁体上のシリコン構造体の簡単化
された断面図である。第2A図は、局所的な平坦性の非均
一性を有する従来技術の絶縁体上のシリコン構造体の簡
単化された断面図である。第2B図は第1A図の絶縁体上の
シリコン構造体から形成された半導体デバイスの簡単化
された断面図である。第3A図は略平坦な最上部表面及び
略均一な厚さの基本を有する絶縁体上の構造体の簡単な
断面図である。第3B図は第3A図の絶縁体上のシリコン構
造体から製造された半導体デバイスの簡単化された断面
図である。 300……支持基体、302……絶縁体層、304……シリコン
層、306……平坦性の一様でない部分、310……レジスト
層、320、322、324……シリコンのスタツド、326、328
……アイソレーシヨン領域、329……絶縁体領域、330…
…均一層、370、372、374……シリコンのアイランド、3
90、392、394……半導体デバイス。
によつて製造される絶縁体上のシリコン構造体の簡単化
された断面図である。第2A図は、局所的な平坦性の非均
一性を有する従来技術の絶縁体上のシリコン構造体の簡
単化された断面図である。第2B図は第1A図の絶縁体上の
シリコン構造体から形成された半導体デバイスの簡単化
された断面図である。第3A図は略平坦な最上部表面及び
略均一な厚さの基本を有する絶縁体上の構造体の簡単な
断面図である。第3B図は第3A図の絶縁体上のシリコン構
造体から製造された半導体デバイスの簡単化された断面
図である。 300……支持基体、302……絶縁体層、304……シリコン
層、306……平坦性の一様でない部分、310……レジスト
層、320、322、324……シリコンのスタツド、326、328
……アイソレーシヨン領域、329……絶縁体領域、330…
…均一層、370、372、374……シリコンのアイランド、3
90、392、394……半導体デバイス。
Claims (5)
- 【請求項１】平坦ではない材料層を平坦化するため、 （ａ）上記材料層をパターン化してその中に開孔を形成
し、 （ｂ）上記開孔の各々の中に、上記材料層よりも薄い均
一な厚さの研磨停止層を形成し、 （ｃ）上記材料層をその表面が上記研磨停止層の表面と
同一平面になるように研磨し、上記研磨停止層の均一な
厚さを使用して上記材料層を均一な厚さに画定する段階
を有する、 材料層の平坦化方法。 - 【請求項２】平坦ではない材料層の厚さの均一性を改良
するため、 （ａ）基準平面として使用される平坦な表面を有する支
持構造体に材料層を付着し、 （ｂ）上記材料層中に開口を与えて、上記基準表面を露
出し、 上記基準表面に、上記開孔の各々を通して均一な厚さ
の、上記材料層よりも薄い研磨停止層を付着し、 （ｃ）上記材料層を上記研磨停止層の表面と同一平面に
なる迄研磨して、上記研磨停止層の均一な厚さを使用し
て、上記材料層を均一な厚さの層に画定する段階を有す
る、 材料層の厚さの均一性を改良する方法。 - 【請求項３】平坦ではない半導体材料の層を均一な厚さ
の半導体材料の層にするため、 （ａ）基板上に少なくとも第１の表面及び第２の表面を
有し、上記第２の表面が上記第１の表面のレベルの上に
延在する半導体材料層を与え、 （ｂ）上記半導体材料の層の上記第１の表面と同一平面
にある下部表面を有し、上記材料層よりも薄い均一な厚
さの研磨停止層を与え、 （ｃ）上記半導体材料の上記第２の表面を上記研磨停止
層の上記表面に遭遇する迄研磨して、上記研磨停止層の
均一な厚さを使用して、上記半導体の層を均一な厚さの
層に画定する段階を有する、 均一な厚さの半導体材料の層を与える方法。 - 【請求項４】平坦ではない半導体材料の層を均一な厚さ
の半導体材料の層にするため、 （ａ）基準平面を表わす平坦な表面を有する支持構造体
を与え、 （ｂ）上記基準平面の一部の上に半導体の材料の層を与
え、 （ｃ）上記基準平面の異なる部分上に均一な厚さの上記
半導体の材料層よりも薄い研磨停止層を、上記半導体材
料の第１の表面及び上記研磨停止層の第１の表面が同一
平面になるように与え、 （ｄ）上記半導体の材料の層を上記研磨停止層に遭遇す
る点迄研磨して、上記研磨停止層の均一な厚さを使用し
て、上記半導体の材料を均一な厚さの層に画定する段階
を有する、 均一な厚さの半導体の材料の層を与える方法。 - 【請求項５】平坦ではない半導体材料の層を均一な厚さ
の半導体材料の層にするため、 （ａ）基準平面の一部の上に半導体の材料の層を与え、
上記基準平面の他の部分を露出のまま残し、 （ｂ）上記半導体材料及び上記基準平面の上記露出部分
に均一な厚さの上記半導体の材料の層よりも薄い研磨停
止層を、上記半導体材料層の第１の表面と上記基準平面
の上記露出部分上の上記研磨停止層の第１の平面が同一
表面になるように付着し、 （ｃ）上記研磨停止層の一部を上記半導体材料の層の第
２の表面から除去し、 （ｄ）上記半導体の材料の層を上記基準平面の露出部分
上の上記研磨停止層の第２の表面に遭遇する点迄研磨し
て、上記基準平面の上記露出部分上の上記研磨停止層の
均一な厚さを使用して上記半導体材料を均一の厚さの層
に画定する段階を有する、 均一な厚さの半導体の材料の層を与える方法。
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