JP2659714B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JP2659714B2
JP2659714B2 JP62181459A JP18145987A JP2659714B2 JP 2659714 B2 JP2659714 B2 JP 2659714B2 JP 62181459 A JP62181459 A JP 62181459A JP 18145987 A JP18145987 A JP 18145987A JP 2659714 B2 JP2659714 B2 JP 2659714B2
Authority
JP
Japan
Prior art keywords
film
integrated circuit
circuit device
diffusion
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP62181459A
Other languages
English (en)
Other versions
JPS6425439A (en
Inventor
正年 恒岡
光明 堀内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP62181459A priority Critical patent/JP2659714B2/ja
Publication of JPS6425439A publication Critical patent/JPS6425439A/ja
Priority to US07/577,093 priority patent/US5060050A/en
Application granted granted Critical
Publication of JP2659714B2 publication Critical patent/JP2659714B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53271Conductive materials containing semiconductor material, e.g. polysilicon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165Reinforcing structures
    • H01L2224/02166Collar structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/05599Material
    • H01L2224/056Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001Core members of the connector
    • H01L2224/45099Material
    • H01L2224/451Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485Material
    • H01L2224/48505Material at the bonding interface
    • H01L2224/48799Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48847Copper (Cu) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/44Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01014Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01015Phosphorus [P]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/0105Tin [Sn]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/04944th Group
    • H01L2924/04941TiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1305Bipolar Junction Transistor [BJT]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Local Oxidation Of Silicon (AREA)
  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、銅配線
を有する半導体集積回路装置に適用して有効な技術に関
するものである。
〔従来技術〕 LSIの高速化及び高集積化に伴い、従来用いられてい
るアルミニウムよりも低抵抗かつ高信頼性の配線材料が
求められている。近年、これらの要求を満たす配線材料
として、銅(比抵抗1.56μΩ−cm)が注目されつうある
(例えば、特開昭57−155737号公報 第47回応用物
理学会学術講演会予稿集、論文番号30p−N−12、第513
頁、1986年9月)。
〔発明が解決しようとする問題点〕
しかしながら、銅はその中にリン(P)、ヒ素(As)
等の不純物が含まれると比抵抗が増大するという性質が
ある(例えば、トランザクション オブ エーアイエ
ムイー、第143巻、1941年、第272頁(Trans.AIME,143
(1941),272)トランザクション オブ エーアイエ
ムイー、第147巻、1942年、第48頁(Trans.AIME,147(1
942),48)トランザクション オブ エーアイエムイ
ー、第152巻、1943年、第103頁(Trans.AIME,152(194
3),103)トランザクション オブ エーアイエムイ
ー、第106巻、1946年、第144頁(Trans.AIME,106(194
6),144))。このため、本発明者の検討によれば、LSI
で通常用いられているPSG(phospho−silicate glass)
膜、BSG(boro−silicate glass)膜、BPSG(boro−pho
spho−silicate glass)膜等のシリケートガラス膜を銅
配線の層間絶縁膜として用いた場合、製造工程において
行われる熱処理時にこれらの層間絶縁膜中の不純物が銅
配線中に拡散し、その結果銅配線の抵抗値が増大してし
まうという問題があった。
本発明の目的は、銅配線の抵抗値の増大を防止するこ
とができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板主面上に形成され、不純物を含
有する半導体層或いは層間絶縁膜に周囲を覆われた銅配
線の下面が周囲からの不純物の拡散を防止する導電性の
拡散防止膜により覆われ、上面及び側面が周囲からの不
純物の拡散を防止する絶縁性の拡散防止膜により覆われ
ている。
〔作用〕
上記した手段によれば、熱処理時に外部から不純物が
銅配線中に拡散するのを拡散防止膜により防止すること
ができるので、銅配線の抵抗値の増大を防止することが
できる。
〔実施例〕
以下、本発明の一実施例を図面を用いて具体的に説明
する。
なお、実施例を説明するための全図において、同一機
能を有するものには同一符号を付け、その繰り返しの説
明は省略する。
第1図は、本発明の一実施例によるバイポーラLSIの
要部を示す断面図である。なお、このバイポーラLSI
は、例えばバイポーラ論理LSIである。
第1図に示すように、本実施例によるバイポーラLSI
においては、例えばp-型シリコンから成る半導体チップ
(半導体基板)1の表面に例えばn+型の埋め込み層2が
設けられ、この半導体チップ1上に例えばn型シリコン
のエピキシャル層3が設けられている。このエピタキシ
ャル層3の所定部分には例えばSiO2膜のようなフィール
ド絶縁膜4が設けられ、これにより素子間分離及び素子
内の分離が行われている。このフィールド絶縁膜4の下
方には、例えばp+型のチャネルストッパ領域5が設けら
れている。また、このフィールド絶縁膜4で囲まれた部
分のエピタキシャル層3中には、例えばp型の真性ベー
ス領域6及び例えばp+型のグラフトベース領域7が設け
られ、この真性ベース領域6中に例えばn+型のエミッタ
領域8が設けられている。そして、このエミッタ領域8
と、前記真性ベース領域6と、この陰性ベース領域6の
下方におけるエピタキシャル層3及び埋め込み層2から
成るコレクタ領域とにより、npn型バイポーラトランジ
スタが構成されている。
符号9は、埋め込み層2と接続されている例えばn+
のコレクタ取り出し領域である。符号10は、前記フィー
ルド絶縁膜4に連なって設けられている例えばSiO2膜の
ような絶縁膜である。また、符号11は、例えばSi3N4
のような絶縁膜である。これらの絶縁膜10、11には、前
記グラフトベース領域7及び前記エミッタ領域8に対応
してそれぞれ開口12a、12bが設けられている。そして、
この開口12aを通じて前記グラフトベース領域7に多結
晶シリコン膜から成るベース引き出し電極13が接続され
ているとともに、開口12bを通じて前記エミッタ領域8
上に例えばヒ素のようなn型不純物がドープされた多結
晶シリコンエミッタ電極14が設けられている。また、符
号15、16、17は例えばSiO2膜のような絶縁膜であり、符
号18は例えばSi3N4膜のような絶縁膜であり、符号19は
例えばPSG膜のような絶縁膜である。
符号20a、20b、20cは、それ自身がP、B等の不純物
を含まず、しかもこれらの不純物の拡散を防止すること
のできる拡散防止膜であって、例えば窒化チタン(Ti
N)膜のような導電性を有する膜から成る。これらの拡
散防止膜20a、20、20cは、前記絶縁膜17、18に設けられ
た開口21a、21b、21cを通じて前記ベース引き出し電極1
3、前記多結晶シリコンエミッタ電極14及び前記コレク
タ取り出し領域9に接続されている。そして、これらの
拡散防止膜20a、20b、20cの上に、一層目の銅配線22a、
22b、22cが設けられている。符号23は、それ自身がP、
B等の不純物を含まず、しかもこれらの不純物の拡散を
防止することのできる拡散防止膜であって、例えばプラ
ズマCVDにより形成されたSiO膜のような絶縁膜から成
る。なお、この拡散防止膜23の膜厚は、例えば1000Å程
度以上とするのが好ましい。また、符号24は例えばBPSG
膜のような絶縁膜であり、符号25は例えばプラズマCVD
により形成されたSiO膜のような絶縁膜から成る拡散防
止膜である。なお、前記絶縁膜24としては、例えばPSG
膜やBSG膜を用いることもできる。本実施例において
は、前記拡散防止膜23、前記絶縁膜24及び前記拡散防止
膜25の全体により一層目の層間絶縁膜が構成されてい
る。
前記拡散防止膜25の上には、二層目の銅配線26が設け
られている。この銅配線26は、前記拡散防止膜23、前記
絶縁膜24及び前記拡散防止膜25に設けられたスルーホー
ル27を通じて前記銅配線21aに接続されている。また、
符号28は、例えばプラズマCVDにより形成されたSiO膜の
ような絶縁膜から成る拡散防止膜であり、符号29は、表
面平坦化用のスピンオンガラス(SOG)膜であり、符号3
0は、例えばプラズマCVDにより形成されたSiO膜のよう
な絶縁膜から成る拡散防止膜である。前記拡散防止膜2
8、前記SOG膜29及び前記拡散防止膜30の全体により二層
目の層目絶縁膜が構成されている。符号31は三層目の銅
配線であって、この銅配線31a、31bは、前記拡散防止膜
28、前記SOG膜29及び前記拡散防止膜20に設けられてい
るスルーホール32を通じて前記銅配線26に接続されてい
る。また、符号33は、例えばプラズマCVDにより形成さ
れたSiO膜のような絶縁膜から成る拡散防止膜であり、
保護膜を兼用している。この拡散防止膜33には開口33a
が設けられ、この開口33aを通じて前記銅配線31bに銅ワ
イヤー34がボンディングされている。
上述のことから明らかなように、本実施例において
は、一層目の銅配線22a、22b、22cは拡散防止膜20a、20
b、20c、23により完全に覆われている。これによって、
例えばBPSG膜のような絶縁膜24をリフローさせるために
例えば700℃程度で熱処理を行った時に、この絶縁膜2
4、絶縁膜19及び多結晶シリコンエミッタ電極14から
B、P、As等の不純物が前記銅配線22a、22b、22c中に
拡散するのを防止することができる。従って、熱処理に
よりこれらの銅配線22a、22b、22cの抵抗値が増大する
のを効果的に防止することができる。同様に、二層目の
銅配線26は、前記スルーホール27の内部でBPSG膜のよう
な絶縁膜24と接触していることを除いて拡散防止膜25、
28によりほぼ完全に覆われているため、熱処理時に前記
絶縁膜24からB、P等の不純物が前記銅配線22a、22b、
22c中に拡散するのを防止することができ、従ってこの
銅配線26の抵抗値が増大するのを効果的に防止すること
ができる。また、三層目の銅配線31a、31bは前記スルー
ホール32の内部でSOG膜のような絶縁膜29と接触してい
ることを除いては、拡散防止膜30、33によりほぼ完全に
覆われているため、熱処理時にこの銅配線31a、31bに外
部から不純物が拡散するのを防止することができ、従っ
てこの銅配線31a、31bの抵抗値が増大するのを効果的に
防止することができる。このように銅配線22a、22b、22
c、26、31a、31bの抵抗値が増大するのを防止すること
ができるので、銅本来の低比抵抗を有効に利用すること
ができ、これによって配線抵抗の極めて低い銅配線22
a、22b、22c、26、31a、31bを得ることができる。従っ
て、LSIの高速動作化を図ることができる。
なお、前記銅配線22a、22b、22c、26、31a、32bの材
料としては、例えば無酸素銅や電気銅を用いることがで
きる。電気銅を用いる場合には、水素脆性による粒界割
れを防止する見地から、固溶酸素濃度は例えば0.03%以
下とするのが好ましい。また、前記拡散防止膜23、25、
28、30、33としては、例えばプラズマCVDにより形成さ
れた窒化シリコン(SiN)膜やアルミナ(Al2O3)膜を用
いることもできる。
次に、上述のように構成されたバイポーラLSIの製造
方法の一例について説明する。
まず、例えば特公昭55−27469号公報に記載されてい
る製造方法と同様に工程を進めて第2図に示す状態とす
る。
次に第3図に示すように、例えばスパッタにより全面
にTiN膜35及び銅膜36を順次形成した後、この銅膜36の
上に所定形状のレジストパターン37を形成する。
次に、このレジストパターン37をマスクとして前記銅
膜36及び前TiN膜35をイオンミリングすることにより、
第4図に示すように、拡散防止膜20a、20b、20c及び銅
配線22a、22b、22cを形成する。この後、前記レジスト
パターン37を除去する。
次に第5図に示すように、拡散防止膜23及び絶縁膜24
を全面に順次形成した後、熱処理を行うことにより絶縁
膜24をリフローさせて表面の平坦化を行う。なお、前記
絶縁膜24として例えばSOG膜を用いることによっても表
面の平坦化を行うことができる。この場合には、このSO
G膜の塗布後にベークを行う。次に、拡散防止膜25を全
面に形成した後、これらの拡散防止膜25、絶縁膜24及び
拡散防止膜23の所定部分をエッチング除去してスルーホ
ール27を形成する。次に、一層目の銅配線22a、22b、22
cの形成に用いた方法と同様な方法で二層目の銅配線26
を形成する。なお、前記スルーホール27を形成した後に
全面に例えばTiN膜のような導電性を有する拡散防止膜
(図示せず)を形成し、この拡散防止膜の上に銅配線26
を形成することにより、前記スルーホール27の内部を含
めて銅配線27を拡散防止膜により完全に覆うことができ
る。
次に第1図に示すように、拡散防止膜28、表面平坦化
用のSOG膜29及び拡散防止膜30を順次形成した後、これ
らの拡散防止膜30、SOG膜29及び拡散防止膜28の所定部
分をエッチング除去してスルーホール32を形成する。次
に、三層目の銅配線31a、31bを形成した後、全面に拡散
防止膜33を形成する。次に、この拡散防止膜33の所定部
分をエッチング除去して開口33aを形成した後、この開
口33aを通じて例えばボールボンディングにより銅ワイ
ヤー34を前記銅配線31bにボンディングして、目的とす
るバイポーラLSIを完成させる。なお、実際には、開口3
3aの形成まではウエーハ状態で行い、このウエーハを半
導体チップに切断した後に銅ワイヤー34のボンディング
を行う。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
例えば、上述の実施例においては、三層の銅配線を有
するLSIに本発明を適用した場合について説明したが、
本発明は、銅配線の層数にかかわりなく適用することが
できる。また、本発明は、バイポーラLSI以外の銅配線
を有する各種半導体集積回路に適用することができる。
〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、銅配線の抵抗値の増大を防止することがで
きる。
【図面の簡単な説明】
第1図は、本発明の一実施例によるバイポーラLSIの要
部を示す断面図、 第2図〜第5図は、第1図に示すバイポーラLSIの製造
方法の一例を工程順に説明するための断面図である。 図中、1……半導体チップ、6……真性ベース領域、8
……エミッタ領域、13……ベース引き出し電極、20a、2
0b、20c、23、25、28、30、33……拡散防止膜、24……
絶縁膜、22a、22b、22c、26、31a、31b……銅配線、34
……銅ワイヤーである。

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体基板主面上に形成され、不純物を含
    有する半導体層或いは不純物を含有する層間絶縁膜に周
    囲を覆われた銅配線を有する半導体集積回路装置であっ
    て、 前記銅配線の下面が周囲からの不純物の拡散を防止する
    導電性の拡散防止膜により覆われ、前記銅配線の上面及
    び側面が周囲からの不純物の拡散を防止する絶縁性の拡
    散防止膜により覆われていることを特徴とする半導体集
    積回路装置。
  2. 【請求項2】前記絶縁性の拡散防止膜が、プラズマCVD
    により形成された酸化シリコン膜、プラズマCVDにより
    形成された窒化シリコン膜又はアルミナ膜であり、前記
    導電性の拡散防止膜が窒化チタンであることを特徴とす
    る特許請求の範囲第1項記載の半導体集積回路装置。
  3. 【請求項3】前記不純物がリン、ヒ素又はホウ素である
    ことを特徴とする特許請求の範囲第1項又は第2項記載
    の半導体集積回路装置。
  4. 【請求項4】前記層間絶縁膜がシリケートガラス膜であ
    ることを特徴とする特許請求の範囲第1項乃至第3項の
    いずれか一項記載の半導体集積回路装置。
  5. 【請求項5】前記半導体集積回路装置がバイポーラLSI
    であることを特徴とする特許請求の範囲第1項乃至第4
    項のいずれか一項記載の半導体集積回路装置。
JP62181459A 1987-07-21 1987-07-21 半導体集積回路装置 Expired - Lifetime JP2659714B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP62181459A JP2659714B2 (ja) 1987-07-21 1987-07-21 半導体集積回路装置
US07/577,093 US5060050A (en) 1987-07-21 1990-08-31 Semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP62181459A JP2659714B2 (ja) 1987-07-21 1987-07-21 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPS6425439A JPS6425439A (en) 1989-01-27
JP2659714B2 true JP2659714B2 (ja) 1997-09-30

Family

ID=16101126

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62181459A Expired - Lifetime JP2659714B2 (ja) 1987-07-21 1987-07-21 半導体集積回路装置

Country Status (2)

Country Link
US (1) US5060050A (ja)
JP (1) JP2659714B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2816155B2 (ja) 1988-07-27 1998-10-27 株式会社日立製作所 半導体集積回路装置

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5180623A (en) * 1989-12-27 1993-01-19 Honeywell Inc. Electronic microvalve apparatus and fabrication
US5327012A (en) * 1990-03-27 1994-07-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device having a double-layer interconnection structure
US5198884A (en) * 1990-03-27 1993-03-30 Matsushita Electric Industrial Co., Ltd. Semiconductor devices having a double-layer interconnection structure
JPH04147651A (ja) * 1990-04-02 1992-05-21 Toshiba Corp 半導体装置およびその製造方法
EP0482247A1 (en) * 1990-10-26 1992-04-29 International Business Machines Corporation Method for producing an integrated circuit structure with a dense multilayer metallization pattern
DE69228099T2 (de) * 1991-09-23 1999-05-20 Sgs-Thomson Microelectronics, Inc., Carrollton, Tex. Verfahren zur Herstellung von Sacklöchern und hergestellte Struktur
US5420069A (en) * 1992-12-31 1995-05-30 International Business Machines Corporation Method of making corrosion resistant, low resistivity copper for interconnect metal lines
US5679982A (en) * 1993-02-24 1997-10-21 Intel Corporation Barrier against metal diffusion
US5719447A (en) * 1993-06-03 1998-02-17 Intel Corporation Metal alloy interconnections for integrated circuits
US5847457A (en) * 1993-11-12 1998-12-08 Stmicroelectronics, Inc. Structure and method of forming vias
US5471093A (en) * 1994-10-28 1995-11-28 Advanced Micro Devices, Inc. Pseudo-low dielectric constant technology
US6150722A (en) * 1994-11-02 2000-11-21 Texas Instruments Incorporated Ldmos transistor with thick copper interconnect
US5728594A (en) * 1994-11-02 1998-03-17 Texas Instruments Incorporated Method of making a multiple transistor integrated circuit with thick copper interconnect
US5659201A (en) * 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
US6372586B1 (en) 1995-10-04 2002-04-16 Texas Instruments Incorporated Method for LDMOS transistor with thick copper interconnect
US6140702A (en) * 1996-05-31 2000-10-31 Texas Instruments Incorporated Plastic encapsulation for integrated circuits having plated copper top surface level interconnect
US6140150A (en) * 1997-05-28 2000-10-31 Texas Instruments Incorporated Plastic encapsulation for integrated circuits having plated copper top surface level interconnect
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6130162A (en) * 1999-01-04 2000-10-10 Taiwan Semiconductor Manufacturing Company Method of preparing passivated copper line and device manufactured thereby
US6339029B1 (en) 2000-01-19 2002-01-15 Taiwan Semiconductor Manufacturing Company Method to form copper interconnects
US20010053600A1 (en) * 2000-01-31 2001-12-20 Guarionex Morales Methods for characterizing and reducing adverse effects of texture of semiconductor films
US6605526B1 (en) * 2000-03-16 2003-08-12 International Business Machines Corporation Wirebond passivation pad connection using heated capillary
US6515373B2 (en) * 2000-12-28 2003-02-04 Infineon Technologies Ag Cu-pad/bonded/Cu-wire with self-passivating Cu-alloys
US6492736B1 (en) * 2001-03-14 2002-12-10 Lsi Logic Corporation Power mesh bridge
JP2004067171A (ja) * 2002-08-06 2004-03-04 Yoshino Kogyosho Co Ltd ブロー成形品
JP2008066451A (ja) * 2006-09-06 2008-03-21 Rohm Co Ltd 半導体装置
JP2008066450A (ja) * 2006-09-06 2008-03-21 Rohm Co Ltd 半導体装置
JP2008091454A (ja) * 2006-09-29 2008-04-17 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
JP2016139711A (ja) 2015-01-28 2016-08-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1574525A (en) * 1977-04-13 1980-09-10 Philips Electronic Associated Method of manufacturing semiconductor devices and semiconductor devices manufactured by the method
US4524378A (en) * 1980-08-04 1985-06-18 Hughes Aircraft Company Anodizable metallic contacts to mercury cadmium telleride
JPS57155737A (en) * 1981-03-23 1982-09-25 Hitachi Ltd Package structure of semiconductor element
JPS601846A (ja) * 1983-06-18 1985-01-08 Toshiba Corp 多層配線構造の半導体装置とその製造方法
DE3326142A1 (de) * 1983-07-20 1985-01-31 Siemens AG, 1000 Berlin und 8000 München Integrierte halbleiterschaltung mit einer aus aluminium oder aus einer aluminiumlegierung bestehenden aeusseren kontaktleiterbahnebene
FR2555365B1 (fr) * 1983-11-22 1986-08-29 Efcis Procede de fabrication de circuit integre avec connexions de siliciure de tantale et circuit integre realise selon ce procede
US4566026A (en) * 1984-04-25 1986-01-21 Honeywell Inc. Integrated circuit bimetal layer
US4656101A (en) * 1984-11-07 1987-04-07 Semiconductor Energy Laboratory Co., Ltd. Electronic device with a protective film
US4680611A (en) * 1984-12-28 1987-07-14 Sohio Commercial Development Co. Multilayer ohmic contact for p-type semiconductor and method of making same
US4816895A (en) * 1986-03-06 1989-03-28 Nec Corporation Integrated circuit device with an improved interconnection line
EP0261846B1 (en) * 1986-09-17 1992-12-02 Fujitsu Limited Method of forming a metallization film containing copper on the surface of a semiconductor device
JPS6373645A (ja) * 1986-09-17 1988-04-04 Fujitsu Ltd 半導体装置
JP2503217B2 (ja) * 1986-12-19 1996-06-05 富士通株式会社 電極配線の形成方法
JPS63174336A (ja) * 1987-01-14 1988-07-18 Fujitsu Ltd 多層配線間のコンタクトにおける鉱散バリヤ層の形成方法
JPS63174348A (ja) * 1987-01-14 1988-07-18 Agency Of Ind Science & Technol 積層構造半導体装置
JPS63234562A (ja) * 1987-03-23 1988-09-29 Mitsubishi Electric Corp 半導体装置の電極

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2816155B2 (ja) 1988-07-27 1998-10-27 株式会社日立製作所 半導体集積回路装置

Also Published As

Publication number Publication date
US5060050A (en) 1991-10-22
JPS6425439A (en) 1989-01-27

Similar Documents

Publication Publication Date Title
JP2659714B2 (ja) 半導体集積回路装置
US6114768A (en) Surface mount die by handle replacement
CN101510536B (zh) 半导体装置及半导体装置的制造方法
US7812457B2 (en) Semiconductor device and semiconductor wafer and a method for manufacturing the same
JPH07183302A (ja) 金属層の形成及びボンディング方法
JPWO2005086216A1 (ja) 半導体素子及び半導体素子の製造方法
US11322464B2 (en) Film structure for bond pad
WO2007023950A1 (ja) 半導体装置の製造方法
CN1129180C (zh) 半导体器件及其制造方法
WO2007023963A1 (ja) 半導体装置
JPH01202841A (ja) 半導体集積回路装置及びその製造方法
US6803304B2 (en) Methods for producing electrode and semiconductor device
JP2816155B2 (ja) 半導体集積回路装置
JPS5950104B2 (ja) ハンドウタイソウチ
JPS6366948A (ja) プログラマブルボンデイングパツド
JPS6160580B2 (ja)
JPS62105461A (ja) 半導体装置
US20240170350A1 (en) Semiconductor device structure with bonding pad and method for forming the same
EP0428067A2 (en) Semiconductor integrated circuit and method of manufacturing the same
CN118248625A (zh) 顶层铜衬垫窗口的制造方法
JPS60224229A (ja) 半導体装置
JPH10135153A (ja) 半導体集積回路装置およびその製造方法
JP2792333B2 (ja) バイポーラトランジスタ
JPS5951130B2 (ja) 漏洩電流の少ない半導体装置の製造方法
CN117727721A (zh) 基于晶片的模制倒装芯片式可路由ic封装件

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080606

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080606

Year of fee payment: 11