JP2659270B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2659270B2 JP2659270B2 JP23635590A JP23635590A JP2659270B2 JP 2659270 B2 JP2659270 B2 JP 2659270B2 JP 23635590 A JP23635590 A JP 23635590A JP 23635590 A JP23635590 A JP 23635590A JP 2659270 B2 JP2659270 B2 JP 2659270B2
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- sog
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は半導体装置の製造方法に関し、更に詳しく
はDouble−Layer−Metal（以下、DLMという）や層間絶
縁膜を平坦化するためにウエハ上にSOG溶液を塗布する
際の下地の積層生成膜の形成方法に関するものである。
はDouble−Layer−Metal（以下、DLMという）や層間絶
縁膜を平坦化するためにウエハ上にSOG溶液を塗布する
際の下地の積層生成膜の形成方法に関するものである。
（ロ）従来の技術および発明が解決しようとする課題 一般に、第２図に示すように、Test−Element−Group
（以下TEGと称す）20には露光の際の制約により約1200
μｍの幅Ｗ×チップ長ｌの面積を有する非パターニング
領域20aが幅80〜100μｍのスクライブ・ライン21に隣接
して形成される。この領域における生成膜は各パターニ
ングの際、除去されることなくそのまま蓄積される。な
お、40はLSIである。一方、隣接するスクライブ・ライ
ン21の方では、各パターニングによりその都度、生成膜
は除去され、場合によっては基板22のシリコンまでも削
られる。
（以下TEGと称す）20には露光の際の制約により約1200
μｍの幅Ｗ×チップ長ｌの面積を有する非パターニング
領域20aが幅80〜100μｍのスクライブ・ライン21に隣接
して形成される。この領域における生成膜は各パターニ
ングの際、除去されることなくそのまま蓄積される。な
お、40はLSIである。一方、隣接するスクライブ・ライ
ン21の方では、各パターニングによりその都度、生成膜
は除去され、場合によっては基板22のシリコンまでも削
られる。
このため、この箇所における段差量Ｃは全（積層）生
成膜の膜厚（＝d2＋d3＋d4）＋シリコンの削れ量（＝
d1）、すなわち、Ｃ＝d1＋d2＋d3＋d4となる（第３図参
照）。これにSOGをコーティングした場合、SOGの塗布さ
れない領域およびその境界部のSOG盛り上がり現象、い
わゆる、塗布ムラが発生する。なお、第３図において、
32はゲート電極形成用生成膜、34は第１層目配線層、33
はその配線層34直下の絶縁膜である。
成膜の膜厚（＝d2＋d3＋d4）＋シリコンの削れ量（＝
d1）、すなわち、Ｃ＝d1＋d2＋d3＋d4となる（第３図参
照）。これにSOGをコーティングした場合、SOGの塗布さ
れない領域およびその境界部のSOG盛り上がり現象、い
わゆる、塗布ムラが発生する。なお、第３図において、
32はゲート電極形成用生成膜、34は第１層目配線層、33
はその配線層34直下の絶縁膜である。
SOGがはじかれた様になるこのSOG塗布ムラ領域は、数
百から数千μｍに及び、平坦化の劣化による２層目配線
異常、また、盛り上がり（その部分のみ厚くなる）によ
る２層目配線のコンタクト導通不良を生じる欠点があ
る。
百から数千μｍに及び、平坦化の劣化による２層目配線
異常、また、盛り上がり（その部分のみ厚くなる）によ
る２層目配線のコンタクト導通不良を生じる欠点があ
る。
（ハ）課題を解決するための手段および作用 この発明は、ウエハ上のスクライブ・ラインに隣接す
るTEG（Ｔest−Ｅlement−Ｇroup）内の非パターニング
領域に積層された積層生成膜と、スクライブ・ラインと
によって形成される高段差を、積層生成膜を構成する単
一生成膜および／またはそれらの複合生成膜によって形
成される複数の小段差に分割し、しかる後、非パターニ
ング領域を含むウエハ上に、全面に、SOG（Ｓpin−Ｏｎ
−Ｇlass）溶液を塗布し、これを焼成してSOG膜を形成
することを特徴とする半導体装置の製造方法である。
るTEG（Ｔest−Ｅlement−Ｇroup）内の非パターニング
領域に積層された積層生成膜と、スクライブ・ラインと
によって形成される高段差を、積層生成膜を構成する単
一生成膜および／またはそれらの複合生成膜によって形
成される複数の小段差に分割し、しかる後、非パターニ
ング領域を含むウエハ上に、全面に、SOG（Ｓpin−Ｏｎ
−Ｇlass）溶液を塗布し、これを焼成してSOG膜を形成
することを特徴とする半導体装置の製造方法である。
すなわち、この発明は、SOG膜を形成する際に、 下地ウエハのスクライブ・ライン部等により形成され
る高段差を２μｍ以下の複数の小段差に分割すること。
る高段差を２μｍ以下の複数の小段差に分割すること。
その分割されて形成された小段差間の隣接距離が５μ
ｍ以上であること。
ｍ以上であること。
上記工程を施すことにより、SOG膜のコーティン
グを安定でき、段差に依存するSOG塗布ムラの発生を防
止するようにしたものである。
グを安定でき、段差に依存するSOG塗布ムラの発生を防
止するようにしたものである。
SOG塗布ムラの段差に依存する許容値はSOG材料により
若干異なるが、それでもおおむね３μｍまでであり、こ
れを越える場合、塗布ムラが生じることを本発明者は見
出した。このためスクライブ・ラインに隣接するTEGの
非パターニング領域によって形成される高段差を複数の
小段差に分割するようにしたものであり、これにより塗
布ムラの発生を防止できる。
若干異なるが、それでもおおむね３μｍまでであり、こ
れを越える場合、塗布ムラが生じることを本発明者は見
出した。このためスクライブ・ラインに隣接するTEGの
非パターニング領域によって形成される高段差を複数の
小段差に分割するようにしたものであり、これにより塗
布ムラの発生を防止できる。
（ニ）実施例 以下図に示す実施例に基づいてこの発明を詳述する。
なお、これによってこの発明は限定を受けるものではな
い。
なお、これによってこの発明は限定を受けるものではな
い。
第１図において、SOG溶液を塗布する前に （ｉ）まず、スクライブ・ライン21が形成されていく。
この際、以下に示す、（ii）および（iii）の工程で、
コンタクトエッチ及び１層目配線エッチにより約１μｍ
程度、基板22のシリコンが削られる。その結果、スクラ
イブ・ラインの深さD1は最終的にD1≒１μｍとなる。
この際、以下に示す、（ii）および（iii）の工程で、
コンタクトエッチ及び１層目配線エッチにより約１μｍ
程度、基板22のシリコンが削られる。その結果、スクラ
イブ・ラインの深さD1は最終的にD1≒１μｍとなる。
（ii）次に、非パターニング領域20a上にフォトリソグ
ラフィ技術を用いて膜厚D2が1.5〜2.0μｍのゲート電極
層２を形成する。
ラフィ技術を用いて膜厚D2が1.5〜2.0μｍのゲート電極
層２を形成する。
この際、次工程で形成される１層目配線下の絶縁膜３
にリフローがかかるため膜厚D2のゲート電極層２によっ
て形成される段差は２μｍを多少超えても構わない。本
実施例ではD2≒２μｍとした。（２μｍを超えた場合
は、この段差部も分割するのが好ましい）。そして、ス
クライブ・ライン21からゲート電極層端面2aまでの距離
ｊは５μｍ以上に設定される。
にリフローがかかるため膜厚D2のゲート電極層２によっ
て形成される段差は２μｍを多少超えても構わない。本
実施例ではD2≒２μｍとした。（２μｍを超えた場合
は、この段差部も分割するのが好ましい）。そして、ス
クライブ・ライン21からゲート電極層端面2aまでの距離
ｊは５μｍ以上に設定される。
（iii）続いて、ゲート電極層２を含むシリコン基板22
上に次工程で形成される第１層目配線下の絶縁膜３が積
層される。
上に次工程で形成される第１層目配線下の絶縁膜３が積
層される。
この際、絶縁膜３の厚さD3は0.6μｍ前後が好まし
く、ゲート電極層２は絶縁膜３によって覆われるのが好
ましい。このようにすれば電極層２の剥し出し（むきだ
し）による（酸化される）ハガレが生じるためであり、
これを防止できるからである。
く、ゲート電極層２は絶縁膜３によって覆われるのが好
ましい。このようにすれば電極層２の剥し出し（むきだ
し）による（酸化される）ハガレが生じるためであり、
これを防止できるからである。
以上の工程で、第１の小段差部が、スクライブ・ライ
ン21と、絶縁膜３とによって形成され、小段差Ａ（＝D1
＋D3）を有する。
ン21と、絶縁膜３とによって形成され、小段差Ａ（＝D1
＋D3）を有する。
（iv）さらに、第２の小段差部を形成すべく絶縁膜３上
にフォトリソグラフィ技術を用いて層厚D4が約1.0μｍ
の第１層目配線膜４を形成する。
にフォトリソグラフィ技術を用いて層厚D4が約1.0μｍ
の第１層目配線膜４を形成する。
この際、ゲート電極層端面2aから配線膜端面4aまでの
距離Ｋは５μｍ以上に設定する。そして、本実施例では
この工程で第２の小段差部が、第１層目配線膜自体によ
って形成され、小段差Ｅ（＝D4）を有する。
距離Ｋは５μｍ以上に設定する。そして、本実施例では
この工程で第２の小段差部が、第１層目配線膜自体によ
って形成され、小段差Ｅ（＝D4）を有する。
なお、上記高段差Ｃ（第３図の従来例参照）の分割は
各露光時に用いるマスク（レティクル）の修正、若しく
は追加によって行うことができる。
各露光時に用いるマスク（レティクル）の修正、若しく
は追加によって行うことができる。
（ｖ）その後、ウエハ22上に、全面に、SOG溶液を塗布
し、焼成した後SOG膜を形成する。これは周知の技術を
用いておこなわれる。
し、焼成した後SOG膜を形成する。これは周知の技術を
用いておこなわれる。
以上のように本実施例によれば、高段差を2.0μｍ以
上の小段差部に分割したので、SOG溶液コーティング時
の塗布ムラ発生を防止できる。
上の小段差部に分割したので、SOG溶液コーティング時
の塗布ムラ発生を防止できる。
（ホ）発明の効果 以上のようにこの発明によれば、高段差に依存するSO
G溶液の塗布ムラの発生を高段差を分割させることによ
り防止でき、SOG膜形成後のDLM工程の安定化を図ること
ができる効果がある。
G溶液の塗布ムラの発生を高段差を分割させることによ
り防止でき、SOG膜形成後のDLM工程の安定化を図ること
ができる効果がある。
第１図はこの発明の一実施例を説明するための要部構成
説明図、第２図はスクライブ・ラインを有するウエハの
構成説明図であり、第２図におけるＩ−Ｉ′線矢視図が
第１図に相当する。第３図は従来例を説明するための要
部構成説明図である。 ２……ゲート電極層、３……絶縁膜、 ４……第１層目配線膜、 20a……非パターニング領域、 21……スクライブ・ライン、 22……シリコン基板（ウエハ）、 A,E……小段差。
説明図、第２図はスクライブ・ラインを有するウエハの
構成説明図であり、第２図におけるＩ−Ｉ′線矢視図が
第１図に相当する。第３図は従来例を説明するための要
部構成説明図である。 ２……ゲート電極層、３……絶縁膜、 ４……第１層目配線膜、 20a……非パターニング領域、 21……スクライブ・ライン、 22……シリコン基板（ウエハ）、 A,E……小段差。
Claims (1)
- 【請求項１】ウエハ上のスクライブ・ラインに隣接する
TEG（Test−Element−Group）内の非パターニング領域
に積層された積層生成膜と、スクライブ・ラインとによ
って形成される高段差を、積層生成膜を構成する単一生
成膜および／またはそれらの複合生成膜によって形成さ
れる複数の小段差に分割し、しかる後、非パターニング
領域を含むウエハ上に、全面に、SOG（Spin−On−Glas
s）溶液を塗布し、これを焼成してSOG膜を形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23635590A JP2659270B2 (ja) | 1990-09-05 | 1990-09-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23635590A JP2659270B2 (ja) | 1990-09-05 | 1990-09-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04115532A JPH04115532A (ja) | 1992-04-16 |
| JP2659270B2 true JP2659270B2 (ja) | 1997-09-30 |
Family
ID=16999576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23635590A Expired - Fee Related JP2659270B2 (ja) | 1990-09-05 | 1990-09-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2659270B2 (ja) |
-
1990
- 1990-09-05 JP JP23635590A patent/JP2659270B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04115532A (ja) | 1992-04-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |