JP2913716B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2913716B2 JP2913716B2 JP43290A JP43290A JP2913716B2 JP 2913716 B2 JP2913716 B2 JP 2913716B2 JP 43290 A JP43290 A JP 43290A JP 43290 A JP43290 A JP 43290A JP 2913716 B2 JP2913716 B2 JP 2913716B2
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- film
- interlayer insulating
- semiconductor device
- insulating film
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に関し、特にスクライブ前の状態
まで形成された半導体装置のスクライブラインの構造の
改良に関するものである。
まで形成された半導体装置のスクライブラインの構造の
改良に関するものである。
［従来の技術］ 従来、半導体装置の製造時、第１配線と第２配線、第
２配線と第３配線等の配線間の層間絶縁膜をCVD法等を
用い半導体基板上に形成した後、微細加工技術を用いこ
の層間絶縁膜に所定の加工を行なう際、スクライブライ
ン上の層間絶縁膜については全て取り除いていた。同様
に配線膜をスパッタリング法等にて形成した後も、加工
を行なう際にスクライブライン上の配線膜を全て取り除
き、デバイスの構造形成が終了した時点では、スクライ
ブライン上には、半導体装置製造時に順次形成する全て
の膜が取り除かれた状態で、半導体基板が露出している
構造が一般的であった。
２配線と第３配線等の配線間の層間絶縁膜をCVD法等を
用い半導体基板上に形成した後、微細加工技術を用いこ
の層間絶縁膜に所定の加工を行なう際、スクライブライ
ン上の層間絶縁膜については全て取り除いていた。同様
に配線膜をスパッタリング法等にて形成した後も、加工
を行なう際にスクライブライン上の配線膜を全て取り除
き、デバイスの構造形成が終了した時点では、スクライ
ブライン上には、半導体装置製造時に順次形成する全て
の膜が取り除かれた状態で、半導体基板が露出している
構造が一般的であった。
例えば、第２図は、MOS型半導体素子のゲート配線１
層、金属配線２層の場合の従来のチップ部とスクライブ
ラインの構造の部分を示す模式断面図である。
層、金属配線２層の場合の従来のチップ部とスクライブ
ラインの構造の部分を示す模式断面図である。
図において、１は半導体基板、２はスクライブライ
ン、３はチップ、４は素子分離領域を構成するLOCOS膜
である。チップ３すなわち半導体素子は半導体基板１内
に形成されたソース・ドレイン５と半導体基板１上に形
成されたゲート絶縁膜６、ゲート配線７によって形成さ
れている。第２図より明らかなように、スクライブライ
ン２上には、ゲート配線７、層間絶縁膜８、10、金属配
線９、11が除去されて、半導体基板１の表面が露出して
おり、深い溝状の構造となっている。これは、一般的に
は半導体製造時に層間絶縁膜、金属配線等を半導体基板
１に対して積み上げて形成していくのに対し、スクライ
ブラインは常に半導体基板１の表面が露出する構造をと
っているためで、後工程になる程半導体チップ３面とス
クライブライン２面の高低差は大きくなる。なお、層間
絶縁膜８はゲート配線７と１層目金属配線９との間、層
間絶縁膜10は１層目金属配線９と２層目金属配線11との
間の層間絶縁膜である。
ン、３はチップ、４は素子分離領域を構成するLOCOS膜
である。チップ３すなわち半導体素子は半導体基板１内
に形成されたソース・ドレイン５と半導体基板１上に形
成されたゲート絶縁膜６、ゲート配線７によって形成さ
れている。第２図より明らかなように、スクライブライ
ン２上には、ゲート配線７、層間絶縁膜８、10、金属配
線９、11が除去されて、半導体基板１の表面が露出して
おり、深い溝状の構造となっている。これは、一般的に
は半導体製造時に層間絶縁膜、金属配線等を半導体基板
１に対して積み上げて形成していくのに対し、スクライ
ブラインは常に半導体基板１の表面が露出する構造をと
っているためで、後工程になる程半導体チップ３面とス
クライブライン２面の高低差は大きくなる。なお、層間
絶縁膜８はゲート配線７と１層目金属配線９との間、層
間絶縁膜10は１層目金属配線９と２層目金属配線11との
間の層間絶縁膜である。
その他、17はソース・ドレイン５と１層目の金属配線
９との接触をとるためのコンタクトホール、18は１層目
の金属配線９と２層目の金属配線11との接触をとるため
のコンタクトホールであり、19はボンデイングパッドで
ある。
９との接触をとるためのコンタクトホール、18は１層目
の金属配線９と２層目の金属配線11との接触をとるため
のコンタクトホールであり、19はボンデイングパッドで
ある。
以上説明したように、スクライブライン２の部分を深
い溝状とし、半導体基板１を露出させる構造とすること
によって、スクライブ（ダイシング）してチップを形成
する場合に、スクライブの機械加工による各種機械的歪
みによる悪影響をチップに与えないような配慮がなされ
てきた。
い溝状とし、半導体基板１を露出させる構造とすること
によって、スクライブ（ダイシング）してチップを形成
する場合に、スクライブの機械加工による各種機械的歪
みによる悪影響をチップに与えないような配慮がなされ
てきた。
［発明が解決しようとする課題］ 上記のような従来の半導体装置において、その一部を
構成するスクライブラインの構造は、特にその形成段階
において、工程が煩雑になるという問題があった。すな
わち、素子の構造形成において、上述のように配線、層
間絶縁膜、パッシベーション膜などを形成する毎に、ス
クライブライン上に同時に堆積されたこれらの膜を除去
するる工程を必要としたからである。
構成するスクライブラインの構造は、特にその形成段階
において、工程が煩雑になるという問題があった。すな
わち、素子の構造形成において、上述のように配線、層
間絶縁膜、パッシベーション膜などを形成する毎に、ス
クライブライン上に同時に堆積されたこれらの膜を除去
するる工程を必要としたからである。
以下、図面を用いて、関連する上記の工程上の具体的
な問題を説明する。
な問題を説明する。
第３図は、金属配線膜14をスパッタリング法を用いて
層間絶縁膜10の上に膜付けした後、金属配線11を形成す
るための微細加工工程中レジスト膜13を金属配線膜14上
に塗布した状態の断面図である。第３図から明らかなよ
うに、レジスト膜13の厚さがチップ３上とスクライブラ
イン２上とでは違い、相対的にスクライブライン２上の
レジスト膜厚が厚くなっている。これは一般的に回転塗
布法にてレジストを半導体ウエーハに塗る時、平坦なウ
エーハにレジストを塗布する場合に比べ、表面が凹凸状
態の場合は、レジスト膜厚が凸部では薄く、凹部では厚
くなることによる。このように従来のスクライブライン
２上に膜を残さない構造では、チップ３内の段差に比
べ、スクライブラインの段差が相対的に大きくなるた
め、レジスト膜厚がスクライブライン２の段差部で特に
厚くなっていた。
層間絶縁膜10の上に膜付けした後、金属配線11を形成す
るための微細加工工程中レジスト膜13を金属配線膜14上
に塗布した状態の断面図である。第３図から明らかなよ
うに、レジスト膜13の厚さがチップ３上とスクライブラ
イン２上とでは違い、相対的にスクライブライン２上の
レジスト膜厚が厚くなっている。これは一般的に回転塗
布法にてレジストを半導体ウエーハに塗る時、平坦なウ
エーハにレジストを塗布する場合に比べ、表面が凹凸状
態の場合は、レジスト膜厚が凸部では薄く、凹部では厚
くなることによる。このように従来のスクライブライン
２上に膜を残さない構造では、チップ３内の段差に比
べ、スクライブラインの段差が相対的に大きくなるた
め、レジスト膜厚がスクライブライン２の段差部で特に
厚くなっていた。
レジストのパターニングを行なう際、露光装置にて、
適性な露光をレジスト膜に行ない所定のレジストパター
ンを形成する。一般的に、所定のレジストパターンを得
るために必要な露光量は、レジスト膜厚が厚くなるほ
ど、多くなることが知られている。レジストにはポジ型
とネガ型の２種類があるが、微細加工にはポジ型を用い
るのが一般的であり、以下ポジ型レジストで説明を行な
う。前述したように、スクライブライン２上で特にレジ
スト膜厚が厚くなるため、チップ３上で適正な露光量で
は、スクライブライン２上に対しては、露光量が不足
し、レジスト残りが発生する。第４図は、レジスト13の
パターニングをした後の断面図であるが、第４図から明
らかなように、スクライブライン２の段差部レジスト残
り15が発生している。次にエッチング技術により、金属
配線11の加工をレジストパターンをマスクにして行な
う。この時レジスト残り15の部分もマスクとして働き、
スクライブライン２の段差部に、細く部分的に金属配線
膜16が第５図に示したように残る。このような細かく部
分的に残った金属配線16は、金属配線膜14をエッチング
した後、レジストパターンを除去する際等、エッチング
後の後処理工程で簡単に剥がれ、さらにこの剥がれた金
属配線膜16がチップ３上に再付着し、歩留まり低下、品
質低下の問題が発生していた。
適性な露光をレジスト膜に行ない所定のレジストパター
ンを形成する。一般的に、所定のレジストパターンを得
るために必要な露光量は、レジスト膜厚が厚くなるほ
ど、多くなることが知られている。レジストにはポジ型
とネガ型の２種類があるが、微細加工にはポジ型を用い
るのが一般的であり、以下ポジ型レジストで説明を行な
う。前述したように、スクライブライン２上で特にレジ
スト膜厚が厚くなるため、チップ３上で適正な露光量で
は、スクライブライン２上に対しては、露光量が不足
し、レジスト残りが発生する。第４図は、レジスト13の
パターニングをした後の断面図であるが、第４図から明
らかなように、スクライブライン２の段差部レジスト残
り15が発生している。次にエッチング技術により、金属
配線11の加工をレジストパターンをマスクにして行な
う。この時レジスト残り15の部分もマスクとして働き、
スクライブライン２の段差部に、細く部分的に金属配線
膜16が第５図に示したように残る。このような細かく部
分的に残った金属配線16は、金属配線膜14をエッチング
した後、レジストパターンを除去する際等、エッチング
後の後処理工程で簡単に剥がれ、さらにこの剥がれた金
属配線膜16がチップ３上に再付着し、歩留まり低下、品
質低下の問題が発生していた。
さらに露光装置用のアライメントマーク等製造時に必
要となる種々のマークをスクライブライン上に形成する
ことは一般的に行われており、第６図は、金属配線膜11
にて露光装置用のアライメントマークを形成し、ボンデ
イングパッド上のパッシベーション膜を取り除くパッド
工程を終了した時点での断面図である。第６図から明ら
かなようにアライメントマーク20直下の層間絶縁膜10に
サイドエッチングが発生している。これは、パッシベー
ション膜をエッチングする際、スクライブライン２上も
同時にエッチングされるために、生じたものである。こ
のようなサイドエッチングの入ったアライメントマーク
20は、エッチング工程中、もしくはエッチング後の後処
理工程で簡単に剥がれ、同様の問題が発生していた。
要となる種々のマークをスクライブライン上に形成する
ことは一般的に行われており、第６図は、金属配線膜11
にて露光装置用のアライメントマークを形成し、ボンデ
イングパッド上のパッシベーション膜を取り除くパッド
工程を終了した時点での断面図である。第６図から明ら
かなようにアライメントマーク20直下の層間絶縁膜10に
サイドエッチングが発生している。これは、パッシベー
ション膜をエッチングする際、スクライブライン２上も
同時にエッチングされるために、生じたものである。こ
のようなサイドエッチングの入ったアライメントマーク
20は、エッチング工程中、もしくはエッチング後の後処
理工程で簡単に剥がれ、同様の問題が発生していた。
本発明は上記のような課題を解決するためになされた
もので、スクライブによるチップ形成の段階で、ダイシ
ングが容易で、歩留まりの安定した耐湿性のよい高品質
の半導体装置を低コストで提供することを目的としたも
のである。
もので、スクライブによるチップ形成の段階で、ダイシ
ングが容易で、歩留まりの安定した耐湿性のよい高品質
の半導体装置を低コストで提供することを目的としたも
のである。
［課題を解決するための手段］ 上記課題を解決するために本発明の半導体装置は、ス
クライブ前の状態まで形成された半導体装置のスクライ
ブライン上に配線間の層間絶縁膜及びパッシベーション
膜を有し、上記スクライブラインのパターン形成領域上
の上記パッシベーション膜はチップ周辺に沿う端縁近傍
にスリット溝が形成されて該スリット溝の部分の上記パ
ッシベーション膜が除去されているとともに、上記スク
ライブラインの上記パターン形成領域以外の上記パッシ
ベーション膜は除去されていることを特徴とする。
クライブ前の状態まで形成された半導体装置のスクライ
ブライン上に配線間の層間絶縁膜及びパッシベーション
膜を有し、上記スクライブラインのパターン形成領域上
の上記パッシベーション膜はチップ周辺に沿う端縁近傍
にスリット溝が形成されて該スリット溝の部分の上記パ
ッシベーション膜が除去されているとともに、上記スク
ライブラインの上記パターン形成領域以外の上記パッシ
ベーション膜は除去されていることを特徴とする。
［作用］ 本発明においては、まず、スクライブライン上には層
間絶縁膜が堆積されたままであるから、チップ部分との
段差が最小化され、スクライブライン上のレジスト膜が
従来は厚かったことにより発生したレジスト膜が残らな
くなる。また、本発明の半導体装置のスクライブライン
構造では、スクライブ領域がスリット溝で隔離されてい
るので、ダイシング時にチップ側のパッシベーション膜
にクラックが生じない。さらに、本発明の半導体装置の
スクライブライン構造はスクライブライン上のパッシベ
ーション膜がパターンのある一部にしか残らないので、
ダイシング時の機械的負担が軽減されるためダイシング
が容易となる。
間絶縁膜が堆積されたままであるから、チップ部分との
段差が最小化され、スクライブライン上のレジスト膜が
従来は厚かったことにより発生したレジスト膜が残らな
くなる。また、本発明の半導体装置のスクライブライン
構造では、スクライブ領域がスリット溝で隔離されてい
るので、ダイシング時にチップ側のパッシベーション膜
にクラックが生じない。さらに、本発明の半導体装置の
スクライブライン構造はスクライブライン上のパッシベ
ーション膜がパターンのある一部にしか残らないので、
ダイシング時の機械的負担が軽減されるためダイシング
が容易となる。
［実施例］ 実施例1; 第１図は第２図の従来例装置と同様な半導体素子をチ
ップに形成した本発明の一実施例を示す第一の半導体装
置の構造を示す模式断面図である。図において、15,16
を除く１〜19は第２図の従来例で説明したものと同一又
は相当部分を示し、その説明を省略する。
ップに形成した本発明の一実施例を示す第一の半導体装
置の構造を示す模式断面図である。図において、15,16
を除く１〜19は第２図の従来例で説明したものと同一又
は相当部分を示し、その説明を省略する。
第１図において、層間絶縁膜８をCVD法等で形成した
後、微細加工技術を用い、ソース・ドレイン５と１層目
の金属配線９と接触をとるためのコンタクトホール17を
形成する際、スクライブライン２上の層間絶縁膜８につ
いては、レジストパターンを形成しエッチング時にエッ
チングされないよう保護し、層間絶縁膜８をスクライブ
ライン２上に全面残す。同様にして、層間絶縁膜10につ
いてもスクライブライン２上に全面残す。第１図から明
らかなように、スクライブライン２上に層間絶縁膜8,10
を全面残すことにより、段差がほぼなくなっている。こ
のようにして、段差がなくなり、チップ３上とスクライ
ブライン２上のレジスト膜13の膜厚差をなくすことがで
きる。すなわち、第２図の従来例で示したようなスクラ
イブライン２上のレジスト膜厚が厚いことによって発生
していたレジスト膜の残りの問題を完全に防止できる。
後、微細加工技術を用い、ソース・ドレイン５と１層目
の金属配線９と接触をとるためのコンタクトホール17を
形成する際、スクライブライン２上の層間絶縁膜８につ
いては、レジストパターンを形成しエッチング時にエッ
チングされないよう保護し、層間絶縁膜８をスクライブ
ライン２上に全面残す。同様にして、層間絶縁膜10につ
いてもスクライブライン２上に全面残す。第１図から明
らかなように、スクライブライン２上に層間絶縁膜8,10
を全面残すことにより、段差がほぼなくなっている。こ
のようにして、段差がなくなり、チップ３上とスクライ
ブライン２上のレジスト膜13の膜厚差をなくすことがで
きる。すなわち、第２図の従来例で示したようなスクラ
イブライン２上のレジスト膜厚が厚いことによって発生
していたレジスト膜の残りの問題を完全に防止できる。
さらに、パッシベーション膜12もスクライブライン２
上に全面に残すことにより、露光装置用のアライメント
マーク20についても、パッシベーション膜のエッチング
時に、露光装置用アライメントマーク20が完全に保護さ
れるので、アライメントマークの剥がれについての問題
を完全に防止できる。
上に全面に残すことにより、露光装置用のアライメント
マーク20についても、パッシベーション膜のエッチング
時に、露光装置用アライメントマーク20が完全に保護さ
れるので、アライメントマークの剥がれについての問題
を完全に防止できる。
なお、ダイシングはスクライブライン２の中央線に沿
って図示しないブレード等によって行れるが、アライメ
ントマーク20のないスクライブライン領域は第７図に示
した構造となり、同時にダイシングが実施されて、スク
ライブライン上の層間絶縁膜8,10及びパッシベーション
膜12を除く工程なしの低コストでチップが分離・形成さ
れるようになっている。
って図示しないブレード等によって行れるが、アライメ
ントマーク20のないスクライブライン領域は第７図に示
した構造となり、同時にダイシングが実施されて、スク
ライブライン上の層間絶縁膜8,10及びパッシベーション
膜12を除く工程なしの低コストでチップが分離・形成さ
れるようになっている。
実施例2; 第８図は第１図の実施例装置と同様な半導体素子をチ
ップに形成した本発明の一実施例を示す第二の半導体装
置の模式断面図である。図において、15,16を除く１〜1
9は第１図の実施例で説明したものと同一又は相当部分
を示し、その説明を省略する。層間絶縁膜８をCVD法等
で形成した後、微細加工技術を用い、ソース・ドレイン
５と１層目の金属配線９との接触をとるためのコンタク
トホール17を形成する際、スクライブライン２上の層間
絶縁膜８については、図示しないレジストパターンを形
成しエッチング時にエッチングされないよう保護し、層
間絶縁膜８をスクライブ２上に全面残す。同様にして、
層間絶縁膜10についてもスクライブライン２上に全面残
す。パッシベーション膜12はボンデイングパッド19を形
成する際、チップ周辺に沿ったスリット以外を図示しな
いレジストで保護しスリット部をエッチングしてスリッ
ト溝21を形成する。このスリット溝21は層間絶縁膜10の
上部までエッチングを行うことによりスリット溝21の部
分のパッシベーション膜12が除去される。したがって、
スクライブライン２の中央部にのみパッシベーション膜
12aが他のパッシベーション膜12と隔離した状態で残存
する形となる。ダイシング22はパッシベーション膜12a
に沿って行われる。
ップに形成した本発明の一実施例を示す第二の半導体装
置の模式断面図である。図において、15,16を除く１〜1
9は第１図の実施例で説明したものと同一又は相当部分
を示し、その説明を省略する。層間絶縁膜８をCVD法等
で形成した後、微細加工技術を用い、ソース・ドレイン
５と１層目の金属配線９との接触をとるためのコンタク
トホール17を形成する際、スクライブライン２上の層間
絶縁膜８については、図示しないレジストパターンを形
成しエッチング時にエッチングされないよう保護し、層
間絶縁膜８をスクライブ２上に全面残す。同様にして、
層間絶縁膜10についてもスクライブライン２上に全面残
す。パッシベーション膜12はボンデイングパッド19を形
成する際、チップ周辺に沿ったスリット以外を図示しな
いレジストで保護しスリット部をエッチングしてスリッ
ト溝21を形成する。このスリット溝21は層間絶縁膜10の
上部までエッチングを行うことによりスリット溝21の部
分のパッシベーション膜12が除去される。したがって、
スクライブライン２の中央部にのみパッシベーション膜
12aが他のパッシベーション膜12と隔離した状態で残存
する形となる。ダイシング22はパッシベーション膜12a
に沿って行われる。
ダイシング終了の状態を第９図に示すが、このように
して、ダイシング22の際パッシベーション膜12aに発生
するクラック23はスリット21により止まる為パッシベー
ション膜12a内に限定され、チップ上のパッシベーショ
ン膜12にクラックは発生しないようになり耐湿性のよい
半導体装置のチップが得られる。
して、ダイシング22の際パッシベーション膜12aに発生
するクラック23はスリット21により止まる為パッシベー
ション膜12a内に限定され、チップ上のパッシベーショ
ン膜12にクラックは発生しないようになり耐湿性のよい
半導体装置のチップが得られる。
このような実施例２の半導体装置の利点は、実施例１
の半導体装置（第７図参照）のスクライブライン２をダ
イシングして得られたチップの場合には得られなかった
ものである。すなわち、第10図に示すように、チップ３
相互間がスクライブライン２上で層間絶縁膜8,10及びパ
ッシベーション被膜12でつながっている第７図の場合に
ダイシング22を行うと、チップ３例のパッシベーション
膜12にクラック24が入り、これがチップ３の主要部に到
達する場合にはチップの耐湿性に悪影響を及ぼす。この
観点からは、実施例２（第８図）スクライブラインの構
成は主として耐湿性の向上を達成したものであるという
ことができる。
の半導体装置（第７図参照）のスクライブライン２をダ
イシングして得られたチップの場合には得られなかった
ものである。すなわち、第10図に示すように、チップ３
相互間がスクライブライン２上で層間絶縁膜8,10及びパ
ッシベーション被膜12でつながっている第７図の場合に
ダイシング22を行うと、チップ３例のパッシベーション
膜12にクラック24が入り、これがチップ３の主要部に到
達する場合にはチップの耐湿性に悪影響を及ぼす。この
観点からは、実施例２（第８図）スクライブラインの構
成は主として耐湿性の向上を達成したものであるという
ことができる。
実施例3; 第11図は第１図の実施例装置と同様な半導体素子チッ
プに形成した本発明の一実施例を示す第三の半導体装置
を示す模式断面図である。図において、15,16を除く１
〜19は第１図の実施例で説明したものと同一又は相当部
分を示し、その説明は省略する。
プに形成した本発明の一実施例を示す第三の半導体装置
を示す模式断面図である。図において、15,16を除く１
〜19は第１図の実施例で説明したものと同一又は相当部
分を示し、その説明は省略する。
第11図において、層間絶縁膜８をCVD法等で形成した
後、微細加工技術を用い、ソース・ドレイン５と１層目
の金属配線９と接触をとるためのコンタクトホール17を
形成する際、スクライブライン２上の層間絶縁膜８につ
いては、レジストパターンを形成しエッチング時にエッ
チングされないよう保護し、層間絶縁膜８をスクライブ
ライン２上の全面に残す。同様にして層間絶縁膜10につ
いてもスクライブライン２上の全面に残す。スクライブ
ライン２上に、図示しないが、アライメントマークなど
のパターンが形成されていない部分のパッシベーション
膜12はボンデイングパッド19を形成する際全面エッチン
グして除去する。これによって、スクライブライン２上
のパッシベーション膜12aはパターンのある一部分にし
か残らないので、大部分は層間絶縁膜10が露出されるよ
うになる。
後、微細加工技術を用い、ソース・ドレイン５と１層目
の金属配線９と接触をとるためのコンタクトホール17を
形成する際、スクライブライン２上の層間絶縁膜８につ
いては、レジストパターンを形成しエッチング時にエッ
チングされないよう保護し、層間絶縁膜８をスクライブ
ライン２上の全面に残す。同様にして層間絶縁膜10につ
いてもスクライブライン２上の全面に残す。スクライブ
ライン２上に、図示しないが、アライメントマークなど
のパターンが形成されていない部分のパッシベーション
膜12はボンデイングパッド19を形成する際全面エッチン
グして除去する。これによって、スクライブライン２上
のパッシベーション膜12aはパターンのある一部分にし
か残らないので、大部分は層間絶縁膜10が露出されるよ
うになる。
このようにして、スクライブライン２上の中央部には
層間絶縁膜10の表面が露出された比較的幅の広いスリッ
ト25がスクライブラインとして形成された状態となる。
なお、この場合、パターン形成のある領域のみは、図示
しないが、実施例２で示したようなスリット溝を形成し
ておくようになっている。
層間絶縁膜10の表面が露出された比較的幅の広いスリッ
ト25がスクライブラインとして形成された状態となる。
なお、この場合、パターン形成のある領域のみは、図示
しないが、実施例２で示したようなスリット溝を形成し
ておくようになっている。
このようなスクライブラインの構造をもつスリット25
に沿ってダイシングを行うと、第８図の実施例に示すよ
うなパッシベーション膜12aがない分だけダイシング用
の図示しないブレードにかける負担を軽減させることに
なり、チップ３のパッシベーション膜12にクラック24を
生ずることなく、さらにブレードの劣化が防止できるよ
うになる。
に沿ってダイシングを行うと、第８図の実施例に示すよ
うなパッシベーション膜12aがない分だけダイシング用
の図示しないブレードにかける負担を軽減させることに
なり、チップ３のパッシベーション膜12にクラック24を
生ずることなく、さらにブレードの劣化が防止できるよ
うになる。
以上、実施例1,2,3によって説明した半導体装置はMOS
型半導体素子でゲート配線１層，金属配線２層の場合に
ついて、おもにスクライブライン２上の構造について説
明したが、例えば金属配線に限らずシリサイド配線でも
同様であり、本発明は配線１層以上を有する半導体装置
の全てに適用できるものである。
型半導体素子でゲート配線１層，金属配線２層の場合に
ついて、おもにスクライブライン２上の構造について説
明したが、例えば金属配線に限らずシリサイド配線でも
同様であり、本発明は配線１層以上を有する半導体装置
の全てに適用できるものである。
［発明の効果］ 以上のように本発明によれば、製造工程を増加するこ
となく、耐湿性に優れ、しかもダイシング時のブレード
の劣化を防止できる製造上の利点も備えた半導体装置が
提供できる。
となく、耐湿性に優れ、しかもダイシング時のブレード
の劣化を防止できる製造上の利点も備えた半導体装置が
提供できる。
第１図は本発明の一実施例を示す第一の半導体装置の構
造を示す模式断面図、第２図は従来の半導体装置のチッ
プとスクライブラインの部分を説明する模式断面図、第
３図，第４図，第５図，第６図はいずれも従来の半導体
装置のプロセス段階での問題点を説明する断面説明図、
第７図は本発明の第一の半導体装置（第１図と同じ）の
スクライブライン上にパターンのない領域の断面説明
図、第８図は本発明の一実施例を示す第二の半導体装置
の模式断面図、第９図は第８図の実施例のダイシング後
の状態を説明する断面図、第10図は第７図（第11図を含
む）の実施例装置のダイシング後の状態を説明する断面
図、第11図は本発明の一実施例を示す第三の半導体装置
の構造を説明する模式断面図である。 図において、１は半導体基板、２はスクライブライン、
３はチップ、４はLOCOS膜、５はソース・ドレイン、６
はゲート絶縁膜、７はゲート膜、８は層間絶縁膜（第１
層目）、９は１層目金属配線、10は層間絶縁膜（第２層
目）、11は２層目金属配線、12,12aはパッシベーション
膜、13はレジスト膜、14は２層目金属配線膜、15はレジ
スト残り、16は２層目金属配線のエッチング後残り、1
7,18はコンタクトホール、19はボンデイングパッド、20
はアライメントマーク、21はスリット溝、22はダイシン
グ、23,24はクラック、25はスクライブライン上の幅の
広いスリットである。
造を示す模式断面図、第２図は従来の半導体装置のチッ
プとスクライブラインの部分を説明する模式断面図、第
３図，第４図，第５図，第６図はいずれも従来の半導体
装置のプロセス段階での問題点を説明する断面説明図、
第７図は本発明の第一の半導体装置（第１図と同じ）の
スクライブライン上にパターンのない領域の断面説明
図、第８図は本発明の一実施例を示す第二の半導体装置
の模式断面図、第９図は第８図の実施例のダイシング後
の状態を説明する断面図、第10図は第７図（第11図を含
む）の実施例装置のダイシング後の状態を説明する断面
図、第11図は本発明の一実施例を示す第三の半導体装置
の構造を説明する模式断面図である。 図において、１は半導体基板、２はスクライブライン、
３はチップ、４はLOCOS膜、５はソース・ドレイン、６
はゲート絶縁膜、７はゲート膜、８は層間絶縁膜（第１
層目）、９は１層目金属配線、10は層間絶縁膜（第２層
目）、11は２層目金属配線、12,12aはパッシベーション
膜、13はレジスト膜、14は２層目金属配線膜、15はレジ
スト残り、16は２層目金属配線のエッチング後残り、1
7,18はコンタクトホール、19はボンデイングパッド、20
はアライメントマーク、21はスリット溝、22はダイシン
グ、23,24はクラック、25はスクライブライン上の幅の
広いスリットである。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/301
Claims (1)
- 【請求項１】スクライブ前の状態まで形成された半導体
装置のスクライブライン上に配線間の層間絶縁膜及びパ
ッシベーション膜を有し、 上記スクライブラインのパターン形成領域上の上記パッ
シベーション膜はチップ周辺に沿う端縁近傍にスリット
溝が形成されて該スリット溝の部分の上記パッシベーシ
ョン膜が除去されているとともに、 上記スクライブラインの上記パターン形成領域以外の上
記パッシベーション膜は除去されていることを特徴とす
る半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43290A JP2913716B2 (ja) | 1989-04-13 | 1990-01-08 | 半導体装置 |
| KR1019900004880A KR100221688B1 (ko) | 1989-04-13 | 1990-04-10 | 반도체 장치 및 그의 제조 방법 |
| US07/508,848 US5136354A (en) | 1989-04-13 | 1990-04-12 | Semiconductor device wafer with interlayer insulating film covering the scribe lines |
| US07/850,826 US5237199A (en) | 1989-04-13 | 1992-03-13 | Semiconductor device with interlayer insulating film covering the chip scribe lines |
| US08/103,640 US5414297A (en) | 1989-04-13 | 1993-08-11 | Semiconductor device chip with interlayer insulating film covering the scribe lines |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9412489 | 1989-04-13 | ||
| JP1-124741 | 1989-05-18 | ||
| JP1-94124 | 1989-05-18 | ||
| JP12474189 | 1989-05-18 | ||
| JP43290A JP2913716B2 (ja) | 1989-04-13 | 1990-01-08 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0372653A JPH0372653A (ja) | 1991-03-27 |
| JP2913716B2 true JP2913716B2 (ja) | 1999-06-28 |
Family
ID=27274464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43290A Expired - Lifetime JP2913716B2 (ja) | 1989-04-13 | 1990-01-08 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2913716B2 (ja) |
| KR (1) | KR100221688B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3186266B2 (ja) * | 1992-12-03 | 2001-07-11 | セイコーエプソン株式会社 | 半導体装置 |
| US5593927A (en) * | 1993-10-14 | 1997-01-14 | Micron Technology, Inc. | Method for packaging semiconductor dice |
| US5861660A (en) * | 1995-08-21 | 1999-01-19 | Stmicroelectronics, Inc. | Integrated-circuit die suitable for wafer-level testing and method for forming the same |
-
1990
- 1990-01-08 JP JP43290A patent/JP2913716B2/ja not_active Expired - Lifetime
- 1990-04-10 KR KR1019900004880A patent/KR100221688B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100221688B1 (ko) | 1999-09-15 |
| JPH0372653A (ja) | 1991-03-27 |
| KR900017213A (ko) | 1990-11-15 |
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