JP2647962B2 - 表示制御装置 - Google Patents
表示制御装置Info
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- JP2647962B2 JP2647962B2 JP1127223A JP12722389A JP2647962B2 JP 2647962 B2 JP2647962 B2 JP 2647962B2 JP 1127223 A JP1127223 A JP 1127223A JP 12722389 A JP12722389 A JP 12722389A JP 2647962 B2 JP2647962 B2 JP 2647962B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明はCRTやプラズマディスプレイなどの表示装
置を制御するための表示制御装置に関するものである。
置を制御するための表示制御装置に関するものである。
第３図は従来の表示制御装置および周辺回路の構成を
示すブロック図である。表示制御装置１は、中央処理装
置（以下CPUとする）３やフレームメモリを構成するDRA
M4などから、表示装置２を制御するための信号および表
示データを与えられる。
示すブロック図である。表示制御装置１は、中央処理装
置（以下CPUとする）３やフレームメモリを構成するDRA
M4などから、表示装置２を制御するための信号および表
示データを与えられる。
システムバス14を介してCPU3から入力された信号およ
びデータは、ｎ個のレジスタR1〜Rnに入力された後、制
御回路５に与えられる。またDRAM4から入力されたデー
タは、メモリ用制御回路６およびデータ・アドレスバス
15を介して制御回路５に与えられる。
びデータは、ｎ個のレジスタR1〜Rnに入力された後、制
御回路５に与えられる。またDRAM4から入力されたデー
タは、メモリ用制御回路６およびデータ・アドレスバス
15を介して制御回路５に与えられる。
クロック入力端子16から入力された数MHzから数十MHz
程度の周波数のクロック信号はタイミング発生回路７内
の制御回路系タイミング発生回路８およびメモリ用制御
回路系タイミング発生回路９に与えられる。制御回路系
タイミング発生回路８は、このクロック信号を必要に応
じて分周し制御回路５に与える。また、メモリ用制御回
路系タイミング発生回路９は、このクロック信号を必要
に応じて分周しメモリ用制御回路６に与える。
程度の周波数のクロック信号はタイミング発生回路７内
の制御回路系タイミング発生回路８およびメモリ用制御
回路系タイミング発生回路９に与えられる。制御回路系
タイミング発生回路８は、このクロック信号を必要に応
じて分周し制御回路５に与える。また、メモリ用制御回
路系タイミング発生回路９は、このクロック信号を必要
に応じて分周しメモリ用制御回路６に与える。
次に動作について説明する。まず第１の動作として
は、CPU3からの制御命令および表示データがシステムバ
ス14を介し、さらに表示制御装置１内のレジスタR1〜Rn
を介して制御回路５に与えられる。制御回路５は制御回
路系タイミング発生回路８からのクロック信号によって
動作し、この表示データを表示装置２に与えて、所定の
文字や画像などを表示させる。
は、CPU3からの制御命令および表示データがシステムバ
ス14を介し、さらに表示制御装置１内のレジスタR1〜Rn
を介して制御回路５に与えられる。制御回路５は制御回
路系タイミング発生回路８からのクロック信号によって
動作し、この表示データを表示装置２に与えて、所定の
文字や画像などを表示させる。
また、第２の動作としては、CPU3からの制御命令およ
び表示データがシステムバス14を介し、さらに表示制御
装置１内のレジスタR1〜Rnを介して制御回路５に与えら
れる。制御回路５は制御回路系タイミング発生回路８か
らのクロック信号によって動作し、この表示データをデ
ータ・アドレスバス15を介してメモリ用制御回路６に送
り、さらにその表示データDRAM4に記憶させる。
び表示データがシステムバス14を介し、さらに表示制御
装置１内のレジスタR1〜Rnを介して制御回路５に与えら
れる。制御回路５は制御回路系タイミング発生回路８か
らのクロック信号によって動作し、この表示データをデ
ータ・アドレスバス15を介してメモリ用制御回路６に送
り、さらにその表示データDRAM4に記憶させる。
そして、第３の動作としては、CPU3からの制御命令が
システムバスを介し、さらに表示制御装置１内のレジス
タR1〜Rnを介して制御回路５に与えられる。制御回路５
はデータ・アドレスバス15およびメモリ用制御回路６を
介してDRAM4からあらかじめ記憶されている表示データ
を読み出し、この表示データを表示装置２に与えて所定
の文字や画像などを表示させる。
システムバスを介し、さらに表示制御装置１内のレジス
タR1〜Rnを介して制御回路５に与えられる。制御回路５
はデータ・アドレスバス15およびメモリ用制御回路６を
介してDRAM4からあらかじめ記憶されている表示データ
を読み出し、この表示データを表示装置２に与えて所定
の文字や画像などを表示させる。
以上のような表示に直接関係する動作は高速に行う必
要があるため、比較的高い周波数のクロック信号が制御
回路５に入力される。
要があるため、比較的高い周波数のクロック信号が制御
回路５に入力される。
さらに、第４の動作としては、メモリ用制御回路６か
らの制御命令に基づいて、DRAM4が記憶している表示デ
ータを保持するリフレッシュ動作がある。メモリ用制御
回路６はメモリ用制御回路系タイミング発生回路９から
のクロック信号によって動作する。なお、このリフレッ
シュ動作は他の動作と並行して常に行われている。ま
た、他の動作と比較して、低速で行ってもよく、比較的
低い周波数のクロック信号でも確実に動作する。
らの制御命令に基づいて、DRAM4が記憶している表示デ
ータを保持するリフレッシュ動作がある。メモリ用制御
回路６はメモリ用制御回路系タイミング発生回路９から
のクロック信号によって動作する。なお、このリフレッ
シュ動作は他の動作と並行して常に行われている。ま
た、他の動作と比較して、低速で行ってもよく、比較的
低い周波数のクロック信号でも確実に動作する。
従来の表示制御装置は以上のように構成されているの
で、リフレッシュ動作に関与しない制御回路５には常に
比較的高い周波数のクロック信号が与えられており、CP
U3からのアクセスがなく、制御回路５が特に動作を行わ
ない不活性状態の場合においても消費電力が大きいとい
う問題があった。
で、リフレッシュ動作に関与しない制御回路５には常に
比較的高い周波数のクロック信号が与えられており、CP
U3からのアクセスがなく、制御回路５が特に動作を行わ
ない不活性状態の場合においても消費電力が大きいとい
う問題があった。
この発明は上記のような問題点を解消するためになさ
れたもので、記憶されたデータを保持しつつ、消費電力
を低減した表示制御装置を得ることを目的とする。
れたもので、記憶されたデータを保持しつつ、消費電力
を低減した表示制御装置を得ることを目的とする。
この発明に係る第１の構成の表示制御装置は、中央処
理装置と表示装置と記憶装置とに接続され、中央処理装
置からの複数の信号を与えられ、表示装置および記憶装
置を制御する表示制御装置であって、中央処理装置から
の複数の信号を与えられ、中央処理装置と表示装置と記
憶装置との相互間でのデータの授受を制御する第１の制
御回路と、記憶装置に接続され、記憶装置におけるデー
タリフレッシュを行ないつつ記憶装置を制御する第２の
制御回路と、第１および第２の制御回路の動作に用いる
クロック信号を入力されるクロック入力端子と、中央処
理装置からの複数の信号の全ての不活性状態が所定の時
間以上引き続いたことを検知した場合には、クロック信
号の第１の制御回路への伝達は遮断しつつも第２の制御
回路への伝達は継続するゲート回路とを備えたものであ
る。
理装置と表示装置と記憶装置とに接続され、中央処理装
置からの複数の信号を与えられ、表示装置および記憶装
置を制御する表示制御装置であって、中央処理装置から
の複数の信号を与えられ、中央処理装置と表示装置と記
憶装置との相互間でのデータの授受を制御する第１の制
御回路と、記憶装置に接続され、記憶装置におけるデー
タリフレッシュを行ないつつ記憶装置を制御する第２の
制御回路と、第１および第２の制御回路の動作に用いる
クロック信号を入力されるクロック入力端子と、中央処
理装置からの複数の信号の全ての不活性状態が所定の時
間以上引き続いたことを検知した場合には、クロック信
号の第１の制御回路への伝達は遮断しつつも第２の制御
回路への伝達は継続するゲート回路とを備えたものであ
る。
また、この発明に係る第２の構成の表示制御装置は、
中央処理装置と表示装置と記憶装置とに接続され、中央
処理装置からの信号を与えられ、表示装置および記憶装
置を制御する表示制御装置であって、中央処理装置から
の信号を与えられ、中央処理装置と表示装置と記憶装置
との相互間でのデータの授受を制御する第１の制御回路
と、記憶装置に接続され、記憶装置におけるデータリフ
レッシュを行ないつつ記憶装置を制御する第２の制御回
路と、第１および第２の制御回路の動作に用いる比較的
高い周波数を有する第１のクロック信号を入力される第
１のクロック入力端子と、第２の制御回路によるデータ
リフレッシュ動作に用いる比較的低い周波数を有する第
２のクロック信号を入力される第２のクロック入力端子
と、中央処理装置からの信号を制御信号として与えら
れ、中央処理装置からの信号の不活性状態を検知した場
合には、第１および第２の制御回路の双方へ第２のクロ
ック信号を与えるクロック信号選択手段とを備えたもの
である。
中央処理装置と表示装置と記憶装置とに接続され、中央
処理装置からの信号を与えられ、表示装置および記憶装
置を制御する表示制御装置であって、中央処理装置から
の信号を与えられ、中央処理装置と表示装置と記憶装置
との相互間でのデータの授受を制御する第１の制御回路
と、記憶装置に接続され、記憶装置におけるデータリフ
レッシュを行ないつつ記憶装置を制御する第２の制御回
路と、第１および第２の制御回路の動作に用いる比較的
高い周波数を有する第１のクロック信号を入力される第
１のクロック入力端子と、第２の制御回路によるデータ
リフレッシュ動作に用いる比較的低い周波数を有する第
２のクロック信号を入力される第２のクロック入力端子
と、中央処理装置からの信号を制御信号として与えら
れ、中央処理装置からの信号の不活性状態を検知した場
合には、第１および第２の制御回路の双方へ第２のクロ
ック信号を与えるクロック信号選択手段とを備えたもの
である。
この発明の第１の構成におけるゲート回路は、中央処
理装置からの複数の信号の全ての不活性状態が所定時間
以上引き続いたこと検知した場合には、クロック信号の
第１の制御回路への伝達は遮断しつつも第２の制御回路
への伝達は継続する。
理装置からの複数の信号の全ての不活性状態が所定時間
以上引き続いたこと検知した場合には、クロック信号の
第１の制御回路への伝達は遮断しつつも第２の制御回路
への伝達は継続する。
また、この発明の第２の構成におけるクロック信号選
択手段は、中央処理装置からの信号が第１の制御回路へ
のアクセスを停止した場合には、第１および第２の制御
回路の双方へ第２のクロック信号を与える。
択手段は、中央処理装置からの信号が第１の制御回路へ
のアクセスを停止した場合には、第１および第２の制御
回路の双方へ第２のクロック信号を与える。
以下、この発明の一実施例を図について説明する。第
１図はこの発明の一実施例による表示制御装置および周
辺回路の構成を示すブロック図である。
１図はこの発明の一実施例による表示制御装置および周
辺回路の構成を示すブロック図である。
図において、システムバス14に接続される表示制御装
置1a内のｎ本の信号線は、ORゲート10の入力に並列に接
続される。ORゲート10の出力はプログラマブルカウンタ
11のリセット端子ＲおよびＲ−Ｓフリップフロップ12の
リセット端子Ｒに与えられる。プログラマブルカウンタ
11の桁上げ出力RCOはＲ−Ｓフリップフロップ12のセッ
ト端子Ｓに与えられ、Ｒ−Ｓフリップフロップ12の否定
出力はANDゲート13の入力に与えられる。クロック入
力端子16からのクロック信号はプログラマブルカウンタ
11のクロック入力端子CLKとANDゲート13のもう一方の入
力とに与えられる、また制御回路系タイミング発生回路
８はANDゲート13の出力を与えられる。その他の構成お
よび周辺回路との接続関係は、前述した第３図に示す従
来の表示制御装置１と同様である。
置1a内のｎ本の信号線は、ORゲート10の入力に並列に接
続される。ORゲート10の出力はプログラマブルカウンタ
11のリセット端子ＲおよびＲ−Ｓフリップフロップ12の
リセット端子Ｒに与えられる。プログラマブルカウンタ
11の桁上げ出力RCOはＲ−Ｓフリップフロップ12のセッ
ト端子Ｓに与えられ、Ｒ−Ｓフリップフロップ12の否定
出力はANDゲート13の入力に与えられる。クロック入
力端子16からのクロック信号はプログラマブルカウンタ
11のクロック入力端子CLKとANDゲート13のもう一方の入
力とに与えられる、また制御回路系タイミング発生回路
８はANDゲート13の出力を与えられる。その他の構成お
よび周辺回路との接続関係は、前述した第３図に示す従
来の表示制御装置１と同様である。
次に動作について説明する。表示制御装置1aがCPU3か
らアクセスを受けシステムバス14を介して制御命令や表
示データがレジスタR1〜Rnに入力される場合には、Ｒ−
Ｓフリップフロップ12にリセットがかかっており、否定
出力が“H"レベルとなっている。クロック入力端子16
からのクロック信号はANDゲート13を介して制御回路系
タイミング発生回路８に与えられるので、前述した従来
の第３図に示す表示制御装置１と同様の動作となる。
らアクセスを受けシステムバス14を介して制御命令や表
示データがレジスタR1〜Rnに入力される場合には、Ｒ−
Ｓフリップフロップ12にリセットがかかっており、否定
出力が“H"レベルとなっている。クロック入力端子16
からのクロック信号はANDゲート13を介して制御回路系
タイミング発生回路８に与えられるので、前述した従来
の第３図に示す表示制御装置１と同様の動作となる。
CPU3からのアクセスが停止すると、ORゲート10の入力
がすべて“L"レベルとなる。この時、制御回路５は特に
動作を行わない不活性状態になる。ORゲート10の出力は
“L"レベルとなり、プログラマブルカウンタ11のリセッ
トが解除されるので、プログラマブルカウンタ11はクロ
ック入力端子16からのクロック信号を計数し始める。CP
U3からのアクセスが一定時間以上行われないと、プログ
ラマブルカウンタ11はあらかじめ設定された数のクロッ
ク信号を計数し、桁上げ出力RCOが“H"レベルになる。
がすべて“L"レベルとなる。この時、制御回路５は特に
動作を行わない不活性状態になる。ORゲート10の出力は
“L"レベルとなり、プログラマブルカウンタ11のリセッ
トが解除されるので、プログラマブルカウンタ11はクロ
ック入力端子16からのクロック信号を計数し始める。CP
U3からのアクセスが一定時間以上行われないと、プログ
ラマブルカウンタ11はあらかじめ設定された数のクロッ
ク信号を計数し、桁上げ出力RCOが“H"レベルになる。
Ｒ−Ｓフリップフロップ12のリセットは解除されてお
り、プログラマブルカウンタ11の桁上げ出力RCOからセ
ット端子Ｓに“H"レベルの信号が与えられるので、Ｒ−
Ｓフリップフロップ12はセットされ、否定出力は“L"
レベルとなる。そのため、ANDゲート13はクロック入力
端子16からの制御回路系タイミング発生回路８へのクロ
ック信号を遮断するので、制御回路５は停止し、制御回
路５での消費電力は著しく減少する。ただしCPU3からの
アクセスが開始されると、ORゲート10の出力が“H"レベ
ルとなり、前述した通常動作に復帰する。
り、プログラマブルカウンタ11の桁上げ出力RCOからセ
ット端子Ｓに“H"レベルの信号が与えられるので、Ｒ−
Ｓフリップフロップ12はセットされ、否定出力は“L"
レベルとなる。そのため、ANDゲート13はクロック入力
端子16からの制御回路系タイミング発生回路８へのクロ
ック信号を遮断するので、制御回路５は停止し、制御回
路５での消費電力は著しく減少する。ただしCPU3からの
アクセスが開始されると、ORゲート10の出力が“H"レベ
ルとなり、前述した通常動作に復帰する。
なお、メモリ用制御回路系タイミング発生回路９への
クロック信号は常に供給されているのでリフレッシュ動
作は常に行われ、DRAM4内のデータは保持される。
クロック信号は常に供給されているのでリフレッシュ動
作は常に行われ、DRAM4内のデータは保持される。
第２図はこの発明の他の実施例による表示制御装置お
よび周辺回路の構成を示すブロック図である。
よび周辺回路の構成を示すブロック図である。
図において、表示制御装置1b内には、クロック入力端
子16の他に第２のクロック入力端子17が設けられる。第
２のクロック入力端子17には、クロック入力端子16に入
力されるクロック信号よりは低いが、リフレッシュ動作
を行うには十分な高さの周波数を有するクロック信号が
入力される。
子16の他に第２のクロック入力端子17が設けられる。第
２のクロック入力端子17には、クロック入力端子16に入
力されるクロック信号よりは低いが、リフレッシュ動作
を行うには十分な高さの周波数を有するクロック信号が
入力される。
また第１図に示すANDゲート13のかわりにセレクタ18
が設けられる。クロック入力端子16,17はセレクタ18の
入力にそれぞれ接続される。セレクタ18の出力は制御回
路系タイミング発生回路８およびメモリ用制御回路系タ
イミング発生回路９に共通に与えられる。Ｒ−Ｓフリッ
プフロップ12の否定出力は制御信号としてセレクタ18
のセレクト端子SLに与えられる。その他の構成および他
の周辺回路との接続関係は前述した第１図に示す表示制
御装置1aと同様である。
が設けられる。クロック入力端子16,17はセレクタ18の
入力にそれぞれ接続される。セレクタ18の出力は制御回
路系タイミング発生回路８およびメモリ用制御回路系タ
イミング発生回路９に共通に与えられる。Ｒ−Ｓフリッ
プフロップ12の否定出力は制御信号としてセレクタ18
のセレクト端子SLに与えられる。その他の構成および他
の周辺回路との接続関係は前述した第１図に示す表示制
御装置1aと同様である。
次に動作について説明する。表示制御装置1bがCPU3か
らのアクセスを受けた場合には、Ｒ−Ｓフリップフロッ
プ12の否定出力が“H"レベルとなる。セレクタ18はこ
の信号を受けて、クロック入力端子16からの比較的高い
周波数のクロック信号を選択するので、前述した従来の
第３図に示す表示制御装置１と同様の動作となる。
らのアクセスを受けた場合には、Ｒ−Ｓフリップフロッ
プ12の否定出力が“H"レベルとなる。セレクタ18はこ
の信号を受けて、クロック入力端子16からの比較的高い
周波数のクロック信号を選択するので、前述した従来の
第３図に示す表示制御装置１と同様の動作となる。
CPU3からのアクセスが一定時間以上停止すると、前述
した第１図に示す表示制御装置1aと同様に、Ｒ−Ｓフリ
ップフロップ12の否定出力が“L"レベルとなる。セレ
クタ18はこの信号を受けて第２のクロック入力端子17か
らの比較的低い周波数のクロック信号を選択する。
した第１図に示す表示制御装置1aと同様に、Ｒ−Ｓフリ
ップフロップ12の否定出力が“L"レベルとなる。セレ
クタ18はこの信号を受けて第２のクロック入力端子17か
らの比較的低い周波数のクロック信号を選択する。
制御回路系タイミング発生回路８およびメモリ用制御
回路系タイミング発生回路９は、セレクタ18を介して比
較的低い周波数のクロック信号を与えられる。このクロ
ック信号の周波数はリフレッシュ動作を充分に行うこと
ができる程度に設定されているので、メモリ用制御回路
６はDRAM4内のデータをリフレッシュすることができ、D
RAM4内のデータは保持される。
回路系タイミング発生回路９は、セレクタ18を介して比
較的低い周波数のクロック信号を与えられる。このクロ
ック信号の周波数はリフレッシュ動作を充分に行うこと
ができる程度に設定されているので、メモリ用制御回路
６はDRAM4内のデータをリフレッシュすることができ、D
RAM4内のデータは保持される。
また、制御回路５は、CPU3からのアクセスが停止した
この期間において、比較的低い周波数のクロック信号を
与えられるので、例えばスタンバイ状態となり、消費電
力が減少する。前述した第１図に示す表示制御装置1aと
同様に、CPU3からのアクセスが開始されると、通常動作
に復帰する。
この期間において、比較的低い周波数のクロック信号を
与えられるので、例えばスタンバイ状態となり、消費電
力が減少する。前述した第１図に示す表示制御装置1aと
同様に、CPU3からのアクセスが開始されると、通常動作
に復帰する。
なお、第１図および第２図に示す実施例を組み合わせ
て、CPU3からのアクセスが停止した時には、制御回路５
へのクロック信号の供給を停止し、メモリ用制御回路６
へ比較的低い周波数のクロック信号を供給するように表
示制御装置を構成してもよい。
て、CPU3からのアクセスが停止した時には、制御回路５
へのクロック信号の供給を停止し、メモリ用制御回路６
へ比較的低い周波数のクロック信号を供給するように表
示制御装置を構成してもよい。
以上のようにこの発明によれば、第１の構成における
ゲート回路は、中央処理装置からの複数の信号の全ての
不活性状態が所定時間以上引き続いたことを検知した場
合には、クロック信号の第１の制御回路への伝達は遮断
しつつも第２の制御回路への伝達は継続する。
ゲート回路は、中央処理装置からの複数の信号の全ての
不活性状態が所定時間以上引き続いたことを検知した場
合には、クロック信号の第１の制御回路への伝達は遮断
しつつも第２の制御回路への伝達は継続する。
また、第２の構成におけるクロック信号選択手段は、
中央処理装置からの信号が第１の制御回路へのアクセス
を停止した場合には、第１および第２の制御回路の双方
へ第２のクロック信号を与える。
中央処理装置からの信号が第１の制御回路へのアクセス
を停止した場合には、第１および第２の制御回路の双方
へ第２のクロック信号を与える。
そのため、記憶されたデータを保持しつつ、消費電力
を低減した表示制御装置を得ることができる。
を低減した表示制御装置を得ることができる。
第１図はこの発明の一実施例による表示制御装置および
周辺回路の構成を示すブロック図、第２図はこの発明の
他の実施例による表示制御装置および周辺回路の構成を
示すブロック図、第３図は従来の表示制御装置および周
辺回路の構成を示すブロック図である。 図において、1a,1bは表示制御装置、２は表示装置、３
はCPU、４はDRAM、５は制御回路、６はメモリ用制御回
路、10はORゲート、11はプログラマブルカウンタ、12は
Ｒ−Ｓフリップフロップ、13はANDゲート、16はクロッ
ク入力端子、17は第２のクロック入力端子、18はセレク
タである。 なお、各図中同一符号は同一または相当部分を示す。
周辺回路の構成を示すブロック図、第２図はこの発明の
他の実施例による表示制御装置および周辺回路の構成を
示すブロック図、第３図は従来の表示制御装置および周
辺回路の構成を示すブロック図である。 図において、1a,1bは表示制御装置、２は表示装置、３
はCPU、４はDRAM、５は制御回路、６はメモリ用制御回
路、10はORゲート、11はプログラマブルカウンタ、12は
Ｒ−Ｓフリップフロップ、13はANDゲート、16はクロッ
ク入力端子、17は第２のクロック入力端子、18はセレク
タである。 なお、各図中同一符号は同一または相当部分を示す。
フロントページの続き (56)参考文献 特開 平１−100588（ＪＰ，Ａ) 特開 昭56−101190（ＪＰ，Ａ) 特開 昭63−131175（ＪＰ，Ａ)
Claims (2)
- 【請求項１】中央処理装置と表示装置と記憶装置とに接
続され、前記中央処理装置からの複数の信号を与えら
れ、前記表示装置および前記記憶装置を制御する表示制
御装置であって、 前記中央処理装置からの前記複数の信号を与えられ、前
記中央処理装置と前記表示装置と前記記憶装置との相互
間でのデータの授受を制御する第１の制御回路と、 前記記憶装置に接続され、前記記憶装置におけるデータ
リフレッシュを行ないつつ前記記憶装置を制御する第２
の制御回路と、 前記第１および第２の制御回路の動作に用いるクロック
信号を入力されるクロック入力端子と、 前記中央処理装置からの前記複数の信号の全ての不活性
状態が所定の時間以上引き続いたことを検知した場合に
は、前記クロック信号の前記第１の制御回路への伝達は
遮断しつつも前記第２の制御回路への伝達は継続するゲ
ート回路とを備えた表示制御装置。 - 【請求項２】中央処理装置と表示装置と記憶装置とに接
続され、前記中央処理装置からの信号を与えられ、前記
表示装置および前記記憶装置を制御する表示制御装置で
あって、 前記中央処理装置からの前記信号を与えられ、前記中央
処理装置と前記表示装置と前記記憶装置との相互間での
データの授受を制御する第１の制御回路と、 前記記憶装置に接続され、前記記憶装置におけるデータ
リフレッシュを行ないつつ前記記憶装置を制御する第２
の制御回路と、 前記第１および第２の制御回路の動作に用いる比較的高
い周波数を有する第１のクロック信号を入力される第１
のクロック入力端子と、 前記第２の制御回路による前記データリフレッシュ動作
に用いる比較的低い周波数を有する第２のクロック信号
を入力される第２のクロック入力端子と、 前記中央処理装置からの前記信号を制御信号として与え
られ、前記中央処理装置からの前記信号の不活性状態を
検知した場合には、前記第１および第２の制御回路の双
方へ前記第２のクロック信号を与えるクロック信号選択
手段とを備えた表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127223A JP2647962B2 (ja) | 1989-05-18 | 1989-05-18 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1127223A JP2647962B2 (ja) | 1989-05-18 | 1989-05-18 | 表示制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02304481A JPH02304481A (ja) | 1990-12-18 |
| JP2647962B2 true JP2647962B2 (ja) | 1997-08-27 |
Family
ID=14954776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1127223A Expired - Fee Related JP2647962B2 (ja) | 1989-05-18 | 1989-05-18 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2647962B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57198595A (en) * | 1981-05-29 | 1982-12-06 | Hitachi Ltd | Dynamic memory driving circuit |
| JPS63131175A (ja) * | 1986-11-20 | 1988-06-03 | 日本電気株式会社 | キヤラクタ表示装置 |
-
1989
- 1989-05-18 JP JP1127223A patent/JP2647962B2/ja not_active Expired - Fee Related
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| JPH02304481A (ja) | 1990-12-18 |
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