JP2003162412A - Ｃｐｕの省電力回路 - Google Patents
Ｃｐｕの省電力回路Info
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- 238000001514 detection method Methods 0.000 claims description 13
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 claims 1
- 230000001934 delay Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 description 1
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Microcomputers (AREA)
- Power Sources (AREA)
Abstract
(57)【要約】
【課題】 ＣＰＵ自身で省電力状態／フル稼働状態を制
御でき、かつ、再起動時に時間遅れなく再起動すること
ができるＣＰＵの省電力回路を提供する。 【解決手段】 レジスタ３のＭＳＢには、ＣＰＵ１によ
ってウエイト状態を指示するウエイト信号が書き込まれ
る。レジスタ３のＭＳＢを除くビットには、ＣＰＵ１に
よってウエイト状態を保持するウエイト時間が書き込ま
れる。カウンタ１３および比較回路６は、ウエイト時間
を計測し、該ウエイト時間が経過した時点でウエイトを
解除する信号を出力する。アンドゲート４は、ウエイト
信号が書き込まれた時、ＣＰＵ１をウエイト状態とする
信号を出力し、比較回路６からウエイトを解除する信号
が出力された時点でＣＰＵ１のウエイト状態を解除する
信号を出力する。アンドゲート４の出力はＤ・ＦＦ１５
を介してＣＰＵ１のウエイト端子Waitへ印加される。
御でき、かつ、再起動時に時間遅れなく再起動すること
ができるＣＰＵの省電力回路を提供する。 【解決手段】 レジスタ３のＭＳＢには、ＣＰＵ１によ
ってウエイト状態を指示するウエイト信号が書き込まれ
る。レジスタ３のＭＳＢを除くビットには、ＣＰＵ１に
よってウエイト状態を保持するウエイト時間が書き込ま
れる。カウンタ１３および比較回路６は、ウエイト時間
を計測し、該ウエイト時間が経過した時点でウエイトを
解除する信号を出力する。アンドゲート４は、ウエイト
信号が書き込まれた時、ＣＰＵ１をウエイト状態とする
信号を出力し、比較回路６からウエイトを解除する信号
が出力された時点でＣＰＵ１のウエイト状態を解除する
信号を出力する。アンドゲート４の出力はＤ・ＦＦ１５
を介してＣＰＵ１のウエイト端子Waitへ印加される。
Description
【０００１】
【発明の属する技術分野】この発明は、マイクロプロセ
ッサ等のＣＰＵ（中央処理装置）の電力消費の低減を図
ったＣＰＵの省電力回路に関する。
ッサ等のＣＰＵ（中央処理装置）の電力消費の低減を図
ったＣＰＵの省電力回路に関する。
【０００２】
【従来の技術】従来、ＣＰＵの省電力を図る方法とし
て、ＣＰＵのクロックパルスをゲートしてしまう方法
や、ＣＰＵのクロックパルスを発生するＰＬＬ（Phase
Locked Loop）回路を制御してクロックパルスの周波数
を遅くする方法が知られている。しかしながら、クロッ
クパルスをゲートしてしまう方法は、ＣＰＵが完全に動
作停止状態となるため省電力の点では有効であるが、Ｃ
ＰＵ自身の動作が停止してしまうため、再起動時に外部
からゲートを解除して貰わなければならず、ゲート制御
のための回路が別途必要になる欠点があった。一方、ク
ロックパルスの周波数を遅くする方法は、ＣＰＵ自身は
能動状態にあるため、再起動時にＣＰＵ自身がＰＬＬ回
路を制御してクロックパルスの周波数を元に戻すことが
可能であるが、ＰＬＬ回路はアナログ回路であるので、
クロックパルスの周波数が元に戻るのに時間がかかる欠
点があった。
て、ＣＰＵのクロックパルスをゲートしてしまう方法
や、ＣＰＵのクロックパルスを発生するＰＬＬ（Phase
Locked Loop）回路を制御してクロックパルスの周波数
を遅くする方法が知られている。しかしながら、クロッ
クパルスをゲートしてしまう方法は、ＣＰＵが完全に動
作停止状態となるため省電力の点では有効であるが、Ｃ
ＰＵ自身の動作が停止してしまうため、再起動時に外部
からゲートを解除して貰わなければならず、ゲート制御
のための回路が別途必要になる欠点があった。一方、ク
ロックパルスの周波数を遅くする方法は、ＣＰＵ自身は
能動状態にあるため、再起動時にＣＰＵ自身がＰＬＬ回
路を制御してクロックパルスの周波数を元に戻すことが
可能であるが、ＰＬＬ回路はアナログ回路であるので、
クロックパルスの周波数が元に戻るのに時間がかかる欠
点があった。
【０００３】
【発明が解決しようとする課題】この発明は、このよう
な事情を考慮してなされたもので、その目的は、ＣＰＵ
を完全に動作停止状態とすることなく、したがって、Ｃ
ＰＵ自身で省電力状態／フル稼働状態を制御することが
でき、しかも、再起動時に時間遅れなく再起動すること
ができるＣＰＵの省電力回路を提供することにある。
な事情を考慮してなされたもので、その目的は、ＣＰＵ
を完全に動作停止状態とすることなく、したがって、Ｃ
ＰＵ自身で省電力状態／フル稼働状態を制御することが
でき、しかも、再起動時に時間遅れなく再起動すること
ができるＣＰＵの省電力回路を提供することにある。
【０００４】
【課題を解決するための手段】この発明は上記の課題を
解決するためになされたもので、請求項１に記載の発明
は、ウエイト端子を具備し、該ウエイト端子へ印加され
る制御信号に基づいてウエイト状態となって省電力状態
となるＣＰＵの電力消費の低減を行う省電力回路におい
て、前記ＣＰＵによってウエイト状態を指示するウエイ
ト信号が書き込まれる第１の記憶部と、前記ＣＰＵによ
ってウエイト状態を保持するウエイト時間が書き込まれ
る第２の記憶部と、前記ウエイト時間を計測し、該ウエ
イト時間が経過した時点でウエイト解除信号を出力する
時間計測手段と、前記第１の記憶部にウエイト信号が書
き込まれた時前記ＣＰＵをウエイト状態とし、前記時間
計測手段からウエイト解除信号が出力された時点で前記
ＣＰＵのウエイト状態を解除する制御回路とを具備する
ことを特徴とするＣＰＵの省電力回路である。
解決するためになされたもので、請求項１に記載の発明
は、ウエイト端子を具備し、該ウエイト端子へ印加され
る制御信号に基づいてウエイト状態となって省電力状態
となるＣＰＵの電力消費の低減を行う省電力回路におい
て、前記ＣＰＵによってウエイト状態を指示するウエイ
ト信号が書き込まれる第１の記憶部と、前記ＣＰＵによ
ってウエイト状態を保持するウエイト時間が書き込まれ
る第２の記憶部と、前記ウエイト時間を計測し、該ウエ
イト時間が経過した時点でウエイト解除信号を出力する
時間計測手段と、前記第１の記憶部にウエイト信号が書
き込まれた時前記ＣＰＵをウエイト状態とし、前記時間
計測手段からウエイト解除信号が出力された時点で前記
ＣＰＵのウエイト状態を解除する制御回路とを具備する
ことを特徴とするＣＰＵの省電力回路である。
【０００５】請求項２に記載の発明は、請求項１に記載
のＣＰＵの省電力回路において、外部からウエイト状態
を解除する解除信号が印加される解除端子を有し、前記
制御回路は前記解除端子へ解除信号が印加された時、前
記ＣＰＵのウエイト状態を強制的に解除することを特徴
とする。
のＣＰＵの省電力回路において、外部からウエイト状態
を解除する解除信号が印加される解除端子を有し、前記
制御回路は前記解除端子へ解除信号が印加された時、前
記ＣＰＵのウエイト状態を強制的に解除することを特徴
とする。
【０００６】請求項３に記載の発明は、請求項２に記載
のＣＰＵの省電力回路において、前記ウエイト時間が
「０」の時、検出信号を出力する「０」検出回路を有
し、前記制御回路は前記「０」検出回路から検出信号が
出力された時、前記ＣＰＵをウエイト状態とし、前記解
除端子へ解除信号が印加されるまでウエイト状態を継続
することを特徴とする。
のＣＰＵの省電力回路において、前記ウエイト時間が
「０」の時、検出信号を出力する「０」検出回路を有
し、前記制御回路は前記「０」検出回路から検出信号が
出力された時、前記ＣＰＵをウエイト状態とし、前記解
除端子へ解除信号が印加されるまでウエイト状態を継続
することを特徴とする。
【０００７】
【発明の実施の形態】以下、図面を参照し、この発明の
一実施の形態について説明する。図１は同実施の形態に
よるＣＰＵの省電力回路を示すブロック図である。この
図において、符号１はＣＰＵ、２はＣＰＵ１の周辺回路
およびＣＰＵ１によって読み出し／書き込みが行われる
メモリである。３はＣＰＵ１によって書き込みが行われ
るレジスタであり、そのＭＳＢ（最上位ビット）がウエ
イトモードビットＷＭＢとしてアンドゲート４へ出力さ
れ、ＭＳＢを除くビットがウエイトサイクルデータＷＣ
ＤとしてＡＬＬ”０”検出回路５および比較回路６の第
１入力端へ出力される。
一実施の形態について説明する。図１は同実施の形態に
よるＣＰＵの省電力回路を示すブロック図である。この
図において、符号１はＣＰＵ、２はＣＰＵ１の周辺回路
およびＣＰＵ１によって読み出し／書き込みが行われる
メモリである。３はＣＰＵ１によって書き込みが行われ
るレジスタであり、そのＭＳＢ（最上位ビット）がウエ
イトモードビットＷＭＢとしてアンドゲート４へ出力さ
れ、ＭＳＢを除くビットがウエイトサイクルデータＷＣ
ＤとしてＡＬＬ”０”検出回路５および比較回路６の第
１入力端へ出力される。
【０００８】一方、端子１０は外部からウエイト解除信
号ＷＫが印加される端子である。ここで、ウエイト解除
信号ＷＫとは、ＣＰＵ１のウエイト状態を強制的に解除
することを指示する信号であり、常時は”１”信号にあ
り、ウエイト解除を指示する時”０”信号となる。端子
１１はＣＰＵ１を駆動するシステムクロックパルスＣＬ
Ｋが印加される端子である。１３はクロックパルスＣＬ
Ｋをアップカウントするカウンタであり、そのカウント
出力は比較回路６の第２入力端へ印加される。また、こ
のカウンタ１３は、比較回路６から”０”信号が出力さ
れた時リセットされる。比較回路６は、レジスタ３から
出力されるウエイトサイクルデータＷＣＤとカウンタ１
３のカウント出力とを比較し、両者が異なっている時
は”１”信号を出力し、一致した時に”０”信号を出力
する。ＡＬＬ”０”検出回路５は、常時は”０”信号を
出力し、ウエイトサイクルデータＷＣＤがＡＬＬ”０”
の時のみ”１”信号を出力する。
号ＷＫが印加される端子である。ここで、ウエイト解除
信号ＷＫとは、ＣＰＵ１のウエイト状態を強制的に解除
することを指示する信号であり、常時は”１”信号にあ
り、ウエイト解除を指示する時”０”信号となる。端子
１１はＣＰＵ１を駆動するシステムクロックパルスＣＬ
Ｋが印加される端子である。１３はクロックパルスＣＬ
Ｋをアップカウントするカウンタであり、そのカウント
出力は比較回路６の第２入力端へ印加される。また、こ
のカウンタ１３は、比較回路６から”０”信号が出力さ
れた時リセットされる。比較回路６は、レジスタ３から
出力されるウエイトサイクルデータＷＣＤとカウンタ１
３のカウント出力とを比較し、両者が異なっている時
は”１”信号を出力し、一致した時に”０”信号を出力
する。ＡＬＬ”０”検出回路５は、常時は”０”信号を
出力し、ウエイトサイクルデータＷＣＤがＡＬＬ”０”
の時のみ”１”信号を出力する。
【０００９】１４はオアゲートであり、比較回路６とＡ
ＬＬ”０”検出回路５の出力のオアをとり、アンドゲー
ト４へ出力する。アンドゲート４はウエイト解除信号Ｗ
Ｋ、オアゲート１４の出力、ウエイトモードビットＷＭ
Ｂのアンドをとり、Ｄ・ＦＦ（ディレイフリップフロッ
プ）１５へ出力する。Ｄ・ＦＦ１５はアンドゲート４の
出力をクロックパルスＣＬＫのタイミングで読み込み、
ＣＰＵ１のウエイト端子Ｗａｉｔへ出力する。
ＬＬ”０”検出回路５の出力のオアをとり、アンドゲー
ト４へ出力する。アンドゲート４はウエイト解除信号Ｗ
Ｋ、オアゲート１４の出力、ウエイトモードビットＷＭ
Ｂのアンドをとり、Ｄ・ＦＦ（ディレイフリップフロッ
プ）１５へ出力する。Ｄ・ＦＦ１５はアンドゲート４の
出力をクロックパルスＣＬＫのタイミングで読み込み、
ＣＰＵ１のウエイト端子Ｗａｉｔへ出力する。
【００１０】ここで、ウエイト端子Ｗａｉｔとは、ＣＰ
Ｕ１をウエイト状態とするための端子であり、”０”信
号を印加すればＣＰＵ１が通常の動作を行うが、”１”
信号を印加すると、ＣＰＵ１がウエイト状態となる。Ｃ
ＰＵ１がウエイト状態になると、内部においてクロック
がゲートされ、新たなイベントが発生しなくなり、電力
消費が少なくなる。
Ｕ１をウエイト状態とするための端子であり、”０”信
号を印加すればＣＰＵ１が通常の動作を行うが、”１”
信号を印加すると、ＣＰＵ１がウエイト状態となる。Ｃ
ＰＵ１がウエイト状態になると、内部においてクロック
がゲートされ、新たなイベントが発生しなくなり、電力
消費が少なくなる。
【００１１】次に、上述した回路の動作を説明する。ま
ず、ＣＰＵ１が通常の稼働状態にある時は、レジスタ３
のＭＳＢに”０”が書き込まれる。これにより、ウエイ
トモードビットＷＭＢが”０”となり、アンドゲート４
の出力が”０”となり、Ｄ・ＦＦ１５の出力が”０”と
なる。この結果、ＣＰＵ１のウエイト端子Ｗａｉｔに”
０”信号が印加され、ＣＰＵ１がウエイト解除状態（通
常状態）となる。
ず、ＣＰＵ１が通常の稼働状態にある時は、レジスタ３
のＭＳＢに”０”が書き込まれる。これにより、ウエイ
トモードビットＷＭＢが”０”となり、アンドゲート４
の出力が”０”となり、Ｄ・ＦＦ１５の出力が”０”と
なる。この結果、ＣＰＵ１のウエイト端子Ｗａｉｔに”
０”信号が印加され、ＣＰＵ１がウエイト解除状態（通
常状態）となる。
【００１２】次に、ＣＰＵ１が一定時間（一定クロック
パルスサイクル）省電力状態に移行する場合、ＣＰＵ１
がレジスタ３に、ウエイトモードビットＷＭＢとして”
１”を、また、ウエイトサイクルデータＷＣＤとして省
電力時間に対応するクロックパルスのサイクル数を書き
込む。また、カウンタ１３をリセットする（図示省
略）。ウエイトサイクルデータＷＣＤとして、所定のサ
イクル数がレジスタから出力されると、この時、カウン
タ１３のカウント出力が「０」であることから、比較回
路６の出力が”１”信号となり、この”１”信号がオア
ゲート１４を介してアンドゲート４の第２入力端へ印加
される。また、ウエイトモードビットＷＭＢの”１”信
号はアンドゲート４の第３入力端へ印加される。したが
って、ウエイト解除信号ＷＫが”１”信号にあるとする
と、アンドゲート４の出力が”１”信号となり、この”
１”信号が次のクロックパルスＣＬＫによってＤ・ＦＦ
１５に読み込まれ、ＣＰＵ１のウエイト端子Ｗａｉｔへ
印加される。これにより、ＣＰＵ１がウエイト状態とな
る。
パルスサイクル）省電力状態に移行する場合、ＣＰＵ１
がレジスタ３に、ウエイトモードビットＷＭＢとして”
１”を、また、ウエイトサイクルデータＷＣＤとして省
電力時間に対応するクロックパルスのサイクル数を書き
込む。また、カウンタ１３をリセットする（図示省
略）。ウエイトサイクルデータＷＣＤとして、所定のサ
イクル数がレジスタから出力されると、この時、カウン
タ１３のカウント出力が「０」であることから、比較回
路６の出力が”１”信号となり、この”１”信号がオア
ゲート１４を介してアンドゲート４の第２入力端へ印加
される。また、ウエイトモードビットＷＭＢの”１”信
号はアンドゲート４の第３入力端へ印加される。したが
って、ウエイト解除信号ＷＫが”１”信号にあるとする
と、アンドゲート４の出力が”１”信号となり、この”
１”信号が次のクロックパルスＣＬＫによってＤ・ＦＦ
１５に読み込まれ、ＣＰＵ１のウエイト端子Ｗａｉｔへ
印加される。これにより、ＣＰＵ１がウエイト状態とな
る。
【００１３】次に、カウンタ１３のカウントが進み、そ
のカウント出力がウエイトサイクルデータＷＣＤに一致
すると、比較回路６の出力が”０”信号となる。この結
果、オアゲート１４の出力が”０”信号となり、アンド
ゲート４の出力も”０”信号となる。これにより、次の
クロックパルスＣＬＫによって”０”信号がＤ・ＦＦ１
５に読み込まれ、ＣＰＵ１のウエイト端子Ｗａｉｔへ印
加され、ＣＰＵ１のウエイト状態が解除される。ＣＰＵ
１はこのウエイト状態の解除を受け、レジスタ３のＭＳ
Ｂを”０”とする。また、比較回路６の出力が”０”信
号になると、カウンタ１３がリセットされる。
のカウント出力がウエイトサイクルデータＷＣＤに一致
すると、比較回路６の出力が”０”信号となる。この結
果、オアゲート１４の出力が”０”信号となり、アンド
ゲート４の出力も”０”信号となる。これにより、次の
クロックパルスＣＬＫによって”０”信号がＤ・ＦＦ１
５に読み込まれ、ＣＰＵ１のウエイト端子Ｗａｉｔへ印
加され、ＣＰＵ１のウエイト状態が解除される。ＣＰＵ
１はこのウエイト状態の解除を受け、レジスタ３のＭＳ
Ｂを”０”とする。また、比較回路６の出力が”０”信
号になると、カウンタ１３がリセットされる。
【００１４】また、ＣＰＵ１がウエイト状態にある場合
において、端子１０へ印加されるウエイト解除信号ＷＫ
を”０”信号とすれば、アンドゲート４の出力が”０”
信号となり、したがって、Ｄ・ＦＦ１５の出力が”０”
信号となり、ＣＰＵ１のウエイト状態が解除される。
において、端子１０へ印加されるウエイト解除信号ＷＫ
を”０”信号とすれば、アンドゲート４の出力が”０”
信号となり、したがって、Ｄ・ＦＦ１５の出力が”０”
信号となり、ＣＰＵ１のウエイト状態が解除される。
【００１５】次に、ＣＰＵ１が、長期に亘って省電力状
態に移行する場合は、ＣＰＵ１がレジスタ３に、ウエイ
トモードビットＷＭＢとして”１”を、また、ウエイト
サイクルデータＷＣＤとして「０」を書き込む。ウエイ
トサイクルデータＷＣＤとして「０」が出力されると、
ＡＬＬ”０”検出回路５の出力が”１”信号となり、こ
の”１”信号がオアゲート１４を介してアンドゲート４
へ供給される。これにより、ウエイト解除信号ＷＫを”
１”とすると、アンドゲート４の出力が”１”となり、
したがって、Ｄ・ＦＦ１５の出力が”１”となり、ＣＰ
Ｕ１がウエイト状態になる。このウエイト状態は外部か
らウエイト解除信号ＷＫとして”０”信号が印加される
まで続く。
態に移行する場合は、ＣＰＵ１がレジスタ３に、ウエイ
トモードビットＷＭＢとして”１”を、また、ウエイト
サイクルデータＷＣＤとして「０」を書き込む。ウエイ
トサイクルデータＷＣＤとして「０」が出力されると、
ＡＬＬ”０”検出回路５の出力が”１”信号となり、こ
の”１”信号がオアゲート１４を介してアンドゲート４
へ供給される。これにより、ウエイト解除信号ＷＫを”
１”とすると、アンドゲート４の出力が”１”となり、
したがって、Ｄ・ＦＦ１５の出力が”１”となり、ＣＰ
Ｕ１がウエイト状態になる。このウエイト状態は外部か
らウエイト解除信号ＷＫとして”０”信号が印加される
まで続く。
【００１６】ウエイト解除信号ＷＫが”０”信号になる
と、アンドゲート４の出力が”０”信号となり、これに
より、Ｄ・ＦＦ１５の出力が”０”信号となり、ＣＰＵ
１のウエイト状態が解除される。ＣＰＵ１はこのウエイ
ト状態の解除を受け、レジスタ３のＭＳＢに”０”信号
を書き込む。
と、アンドゲート４の出力が”０”信号となり、これに
より、Ｄ・ＦＦ１５の出力が”０”信号となり、ＣＰＵ
１のウエイト状態が解除される。ＣＰＵ１はこのウエイ
ト状態の解除を受け、レジスタ３のＭＳＢに”０”信号
を書き込む。
【００１７】上述した回路において、レジスタ３はＣＰ
Ｕ１が直接アクセス可能な領域にマッピングされてい
る。これにより、ＣＰＵ１は処理する負荷に応じて定常
的にウエイトを挿入することを選択でき、自身の判断で
容易に省電力を図ることができる。例えば、ＣＰＵが電
話機に用いられる場合、 ○着信があった時は忙しい ○発信する時も忙しい ○受信待ち状態の時は暇 というように、ＣＰＵ自身の動作状態によって忙しい
時、暇な時の判断が可能である。そして、上記の実施形
態によれば、受信待ち状態のコードの先頭において上記
の省電力状態に入り、着信があった時、即座に通常状態
に戻ることができる。このような状態変化は、外部でシ
ステム全体を監視するマイクロコンピュータでも制御す
ることが可能であるが、上記実施形態は、このような分
かりやすい例だけでなく、内部的な状態遷移によっても
低消費電力状態を制御することが可能である。
Ｕ１が直接アクセス可能な領域にマッピングされてい
る。これにより、ＣＰＵ１は処理する負荷に応じて定常
的にウエイトを挿入することを選択でき、自身の判断で
容易に省電力を図ることができる。例えば、ＣＰＵが電
話機に用いられる場合、 ○着信があった時は忙しい ○発信する時も忙しい ○受信待ち状態の時は暇 というように、ＣＰＵ自身の動作状態によって忙しい
時、暇な時の判断が可能である。そして、上記の実施形
態によれば、受信待ち状態のコードの先頭において上記
の省電力状態に入り、着信があった時、即座に通常状態
に戻ることができる。このような状態変化は、外部でシ
ステム全体を監視するマイクロコンピュータでも制御す
ることが可能であるが、上記実施形態は、このような分
かりやすい例だけでなく、内部的な状態遷移によっても
低消費電力状態を制御することが可能である。
【００１８】
【発明の効果】以上説明したように、この発明によれ
ば、ＣＰＵによってウエイト状態を指示するウエイト信
号が書き込まれる第１の記憶部と、ＣＰＵによってウエ
イト状態を保持するウエイト時間が書き込まれる第２の
記憶部と、ウエイト時間を計測し、ウエイト時間が経過
した時点でウエイト解除信号を出力する時間計測手段
と、第１の記憶部にウエイト信号が書き込まれた時ＣＰ
Ｕをウエイト状態とし、時間計測手段からウエイト解除
信号が出力された時点でＣＰＵのウエイト状態を解除す
る制御回路とを具備するので、ＣＰＵ自身で省電力状態
／フル稼働状態を制御することができると共に、再起動
時に時間遅れなく再起動することができる効果が得られ
る。この結果、ＣＰＵ自身にスリープパワーダウン機能
がなくても簡単な回路構成で省電力を実現することがで
きる。
ば、ＣＰＵによってウエイト状態を指示するウエイト信
号が書き込まれる第１の記憶部と、ＣＰＵによってウエ
イト状態を保持するウエイト時間が書き込まれる第２の
記憶部と、ウエイト時間を計測し、ウエイト時間が経過
した時点でウエイト解除信号を出力する時間計測手段
と、第１の記憶部にウエイト信号が書き込まれた時ＣＰ
Ｕをウエイト状態とし、時間計測手段からウエイト解除
信号が出力された時点でＣＰＵのウエイト状態を解除す
る制御回路とを具備するので、ＣＰＵ自身で省電力状態
／フル稼働状態を制御することができると共に、再起動
時に時間遅れなく再起動することができる効果が得られ
る。この結果、ＣＰＵ自身にスリープパワーダウン機能
がなくても簡単な回路構成で省電力を実現することがで
きる。
【図１】 この発明の一実施形態によるＣＰＵの省電力
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
１…ＣＰＵ、３…レジスタ、４…アンドゲート、５…Ａ
ＬＬ”０”検出回路、６…比較回路、１０…端子、１３
…カウンタ、１４…オアゲート、１５…Ｄ・ＦＦ。
ＬＬ”０”検出回路、６…比較回路、１０…端子、１３
…カウンタ、１４…オアゲート、１５…Ｄ・ＦＦ。
Claims (3)
- 【請求項１】 ウエイト端子を具備し、該ウエイト端子
へ印加される制御信号に基づいてウエイト状態となって
省電力状態となるＣＰＵの電力消費の低減を行う省電力
回路において、 前記ＣＰＵによってウエイト状態を指示するウエイト信
号が書き込まれる第１の記憶部と、 前記ＣＰＵによってウエイト状態を保持するウエイト時
間が書き込まれる第２の記憶部と、 前記ウエイト時間を計測し、該ウエイト時間が経過した
時点でウエイト解除信号を出力する時間計測手段と、 前記第１の記憶部にウエイト信号が書き込まれた時前記
ＣＰＵをウエイト状態とし、前記時間計測手段からウエ
イト解除信号が出力された時点で前記ＣＰＵのウエイト
状態を解除する制御回路と、 を具備することを特徴とするＣＰＵの省電力回路。 - 【請求項２】 外部からウエイト状態を解除する解除信
号が印加される解除端子を有し、前記制御回路は前記解
除端子へ解除信号が印加された時、前記ＣＰＵのウエイ
ト状態を強制的に解除することを特徴とする請求項１に
記載のＣＰＵの省電力回路。 - 【請求項３】 前記ウエイト時間が「０」の時、検出信
号を出力する「０」検出回路を有し、前記制御回路は前
記「０」検出回路から検出信号が出力された時、前記Ｃ
ＰＵをウエイト状態とし、前記解除端子へ解除信号が印
加されるまでウエイト状態を継続することを特徴とする
請求項２に記載のＣＰＵの省電力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358156A JP2003162412A (ja) | 2001-11-22 | 2001-11-22 | Ｃｐｕの省電力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358156A JP2003162412A (ja) | 2001-11-22 | 2001-11-22 | Ｃｐｕの省電力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003162412A true JP2003162412A (ja) | 2003-06-06 |
Family
ID=19169381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001358156A Pending JP2003162412A (ja) | 2001-11-22 | 2001-11-22 | Ｃｐｕの省電力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003162412A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006260190A (ja) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | マージンレス判定回路 |
| JP2008299740A (ja) * | 2007-06-01 | 2008-12-11 | Seiko Epson Corp | 非同期マイクロプロセッサ、電子情報装置 |
-
2001
- 2001-11-22 JP JP2001358156A patent/JP2003162412A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006260190A (ja) * | 2005-03-17 | 2006-09-28 | Fujitsu Ltd | マージンレス判定回路 |
| JP2008299740A (ja) * | 2007-06-01 | 2008-12-11 | Seiko Epson Corp | 非同期マイクロプロセッサ、電子情報装置 |
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