JP2646849B2 - 計算機支援設計装置 - Google Patents
計算機支援設計装置Info
- Publication number
- JP2646849B2 JP2646849B2 JP2334322A JP33432290A JP2646849B2 JP 2646849 B2 JP2646849 B2 JP 2646849B2 JP 2334322 A JP2334322 A JP 2334322A JP 33432290 A JP33432290 A JP 33432290A JP 2646849 B2 JP2646849 B2 JP 2646849B2
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- JP
- Japan
- Prior art keywords
- data
- pattern
- memory
- solid pattern
- circuit
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プリント配線板用CADシステムに利用す
る。特に、ベタパターン中に複数の信号種をもうけるパ
ターンの作成手段に関する。
る。特に、ベタパターン中に複数の信号種をもうけるパ
ターンの作成手段に関する。
本発明は、プリント配線用のCADシステムにおいて、 ベタパターンを一括して作成した後に分割指標データ
に基づきベタパターンを分割することにより、 ベタパターンの作成工数を削減することができるよう
にしたものである。
に基づきベタパターンを分割することにより、 ベタパターンの作成工数を削減することができるよう
にしたものである。
従来例は、個々の信号種ごとにパターンデータを作成
していた。また、一括してベタパターンを作成した場合
には、分割するエリアに特殊なデータを付加し、最終的
なデータ（原画作画用データ）を出力する際に分割する
ようになっている。また、ネガ状のデータを作成してい
た。また、データをメモリに展開する方法（ビットマッ
プ）でビットの「０」「１」でデータを作成していた。
していた。また、一括してベタパターンを作成した場合
には、分割するエリアに特殊なデータを付加し、最終的
なデータ（原画作画用データ）を出力する際に分割する
ようになっている。また、ネガ状のデータを作成してい
た。また、データをメモリに展開する方法（ビットマッ
プ）でビットの「０」「１」でデータを作成していた。
ここで、ベタパターンとは、島箔またはフィルパター
ン（Fill Pattern:塗りつぶし）といい、広い面積を銅
箔とするパターンを指す。例えば、多層板（４層板以
上）で内層に電源・GNDがあり、その電源・GNDが一面銅
箔となっているようなパターンをいう。また、信号種と
は、信号の種類を指し、論理回路図で示す信号名（CL
K、RESET、D01等）に相当する。
ン（Fill Pattern:塗りつぶし）といい、広い面積を銅
箔とするパターンを指す。例えば、多層板（４層板以
上）で内層に電源・GNDがあり、その電源・GNDが一面銅
箔となっているようなパターンをいう。また、信号種と
は、信号の種類を指し、論理回路図で示す信号名（CL
K、RESET、D01等）に相当する。
従来例では、ベタパターンに複数の信号をもうけるパ
ターンを作成する場合に、個々に作成しているので、著
しく時間がかかっていた。また、パターンデータからネ
ットデータを出力するタイプでは、特殊なデータを重ね
てベタパターンを分割すると、原画データは分割されて
いるが、信号の接続を示すネットで分割されない。ま
た、ネットデータからルーティング機能を用いてパター
ンデータを作成するタイプでは、コンピュータが自動的
にパターンを決めてしまうので、意図するパターンが得
られない。また、そのパターンを修正する必要がある。
また、パターンデータをメモリに展開する方法（ビット
マップ）では、メモリを多大に要するので、メモリの小
さなシステムでは処理できない。また、ネガ状データを
作成する等の欠点がある。
ターンを作成する場合に、個々に作成しているので、著
しく時間がかかっていた。また、パターンデータからネ
ットデータを出力するタイプでは、特殊なデータを重ね
てベタパターンを分割すると、原画データは分割されて
いるが、信号の接続を示すネットで分割されない。ま
た、ネットデータからルーティング機能を用いてパター
ンデータを作成するタイプでは、コンピュータが自動的
にパターンを決めてしまうので、意図するパターンが得
られない。また、そのパターンを修正する必要がある。
また、パターンデータをメモリに展開する方法（ビット
マップ）では、メモリを多大に要するので、メモリの小
さなシステムでは処理できない。また、ネガ状データを
作成する等の欠点がある。
本発明は、このような欠点を除去するもので、ベタパ
ターンの作成工数を削減することができる計算機支援設
計装置を提供することを目的とする。
ターンの作成工数を削減することができる計算機支援設
計装置を提供することを目的とする。
本発明は、プリント配線板面上のエリアの大部分を銅
箔で覆うベタパターンを複数個の信号種のエリアに分割
する設計データを作成する手段をもつ計算機支援設計装
置において、ベタパターンに対応するパターンデータを
格納する第一メモリと、あらかじめ作成され、複数個の
信号種のエリアに分割する分割指標データを格納する第
二メモリと、上記第一メモリ上のパターンデータをこの
第二メモリ上の分割指標データに基づき分割する分割処
理回路と、この分割処理回路で分割されたパターンデー
タで上記第一メモリ上のパターンデータを更新するベタ
パターン登録回路とを備えたことを特徴とする。
箔で覆うベタパターンを複数個の信号種のエリアに分割
する設計データを作成する手段をもつ計算機支援設計装
置において、ベタパターンに対応するパターンデータを
格納する第一メモリと、あらかじめ作成され、複数個の
信号種のエリアに分割する分割指標データを格納する第
二メモリと、上記第一メモリ上のパターンデータをこの
第二メモリ上の分割指標データに基づき分割する分割処
理回路と、この分割処理回路で分割されたパターンデー
タで上記第一メモリ上のパターンデータを更新するベタ
パターン登録回路とを備えたことを特徴とする。
ベタパターンを一括して作成し、また、このベタパタ
ーンを分割するための指標データを作成する。この指標
データを参照してベタパターンを分割する。処理実行時
にパラメータを与えて、分割する幅を自由に設定するこ
とができる。
ーンを分割するための指標データを作成する。この指標
データを参照してベタパターンを分割する。処理実行時
にパラメータを与えて、分割する幅を自由に設定するこ
とができる。
以下、本発明の一実施例について図面を参照して説明
する。
する。
第１図は本発明の第一実施例を示すブロック図であ
る。この実施例は、第１図に示すように、ベタパターン
を一括して作成するベタパターンメモリ回路１と、ベタ
パターンメモリ回路１からベタパターンデータを１つ取
り出すベタパターン読出し回路２と、ベタパターン読出
し回路２から読み出した１つのベタパターンに対し分割
指標メモリ回路４と比較してベタパターンを分割する処
理を行う分割処理回路３と、分割処理回路３が得られた
結果をベタパターンメモリ回路１へ登録するベタパター
ン登録回路５とを備える。
る。この実施例は、第１図に示すように、ベタパターン
を一括して作成するベタパターンメモリ回路１と、ベタ
パターンメモリ回路１からベタパターンデータを１つ取
り出すベタパターン読出し回路２と、ベタパターン読出
し回路２から読み出した１つのベタパターンに対し分割
指標メモリ回路４と比較してベタパターンを分割する処
理を行う分割処理回路３と、分割処理回路３が得られた
結果をベタパターンメモリ回路１へ登録するベタパター
ン登録回路５とを備える。
この実施例は、第１図に示すように、プリント配線板
面上のエリアの大部分を銅箔で覆うベタパターンを複数
個の信号種のエリアに分割する設計データを作成する手
段（図外）をもつ、さらに、本発明の特徴とする手段と
して、ベタパターンに対応するパターンデータを格納す
る第一メモリであるベタパターンメモリ回路１と、あら
かじめ作成され、複数個の信号種のエリアに分割する分
割指標データを格納する第二メモリである分割指標メモ
リ回路４と、上記第一メモリ上のパターンデータをこの
第二メモリ上の分割指標データに基づき分割する分割処
理回路３と、この分割処理回路３で分割されたパターン
データで上記第一メモリ上のパターンデータを更新する
ベタパターン登録回路５とを備える。
面上のエリアの大部分を銅箔で覆うベタパターンを複数
個の信号種のエリアに分割する設計データを作成する手
段（図外）をもつ、さらに、本発明の特徴とする手段と
して、ベタパターンに対応するパターンデータを格納す
る第一メモリであるベタパターンメモリ回路１と、あら
かじめ作成され、複数個の信号種のエリアに分割する分
割指標データを格納する第二メモリである分割指標メモ
リ回路４と、上記第一メモリ上のパターンデータをこの
第二メモリ上の分割指標データに基づき分割する分割処
理回路３と、この分割処理回路３で分割されたパターン
データで上記第一メモリ上のパターンデータを更新する
ベタパターン登録回路５とを備える。
次に、この実施例の動作を説明する。第２図は本発明
におけるプリント配線板用CADシステムの処理手順を説
明するためのフロー図である。第３図は、プリント配線
板の内層に電源の種類が３種類（＋5V、＋12V、−12V）
ある場合を示し、（ａ）はその最終目的パターンを示
し、（ｂ）はベタパターンを示し、（ｃ）は分割指標を
示す。
におけるプリント配線板用CADシステムの処理手順を説
明するためのフロー図である。第３図は、プリント配線
板の内層に電源の種類が３種類（＋5V、＋12V、−12V）
ある場合を示し、（ａ）はその最終目的パターンを示
し、（ｂ）はベタパターンを示し、（ｃ）は分割指標を
示す。
まず、第３図（ａ）で示したベタパターン（内側の線
で示したワク）のデータを、ベタパターンメモリ回路１
に登録しておく。ステップS1で、ベタパターンのデータ
を読み出す。ステップS2で、ベタパターンのデータが終
了（処理が終了）したか否かを確認する。ステップS3
で、ステップS2で読み出したベタパターンに対して第３
図（ｃ）に示する分割指標で指示されたデータにそって
ベタパターンを分割する。ステップS4でステップS3で分
割されたベタパターンをベタパターンメモリ回路１へ登
録する。
で示したワク）のデータを、ベタパターンメモリ回路１
に登録しておく。ステップS1で、ベタパターンのデータ
を読み出す。ステップS2で、ベタパターンのデータが終
了（処理が終了）したか否かを確認する。ステップS3
で、ステップS2で読み出したベタパターンに対して第３
図（ｃ）に示する分割指標で指示されたデータにそって
ベタパターンを分割する。ステップS4でステップS3で分
割されたベタパターンをベタパターンメモリ回路１へ登
録する。
次に本発明の第二実施例について説明する。第４図は
この実施例を示すブロック図である。第４図は、プリン
ト配線板の内層で共通電位をデジタルD1GND、D2GNDおよ
びアナログAGNDに一点分岐する場合を示し、（ａ）はそ
の最終目的パターンを示し、（ｂ）はベタパターンを示
し、（ｃ）は分割指標を示す。
この実施例を示すブロック図である。第４図は、プリン
ト配線板の内層で共通電位をデジタルD1GND、D2GNDおよ
びアナログAGNDに一点分岐する場合を示し、（ａ）はそ
の最終目的パターンを示し、（ｂ）はベタパターンを示
し、（ｃ）は分割指標を示す。
この実施例は、第４図に示すように、パターンを分割
するための指標を作成する分割指標メモリ回路４と、分
割指標メモリ回路４から１つの分割指標データを読み出
す分割指標読出し回路10と、ベタパターンメモリ回路１
から分割指標で該当するベタパターンデータを選択する
ベタパターン選択回路11と、パラメータメモリ回路12で
指定された幅でベタパターン選択回路11で選択されたデ
ータを分割処理する分割処理回路３と、分割処理回路３
で得た結果をベタパターンとして登録するベタパターン
登録回路５とを備える。
するための指標を作成する分割指標メモリ回路４と、分
割指標メモリ回路４から１つの分割指標データを読み出
す分割指標読出し回路10と、ベタパターンメモリ回路１
から分割指標で該当するベタパターンデータを選択する
ベタパターン選択回路11と、パラメータメモリ回路12で
指定された幅でベタパターン選択回路11で選択されたデ
ータを分割処理する分割処理回路３と、分割処理回路３
で得た結果をベタパターンとして登録するベタパターン
登録回路５とを備える。
次にこの実施例の動作を説明する。第５図は、この実
施例の処理手順を説明するフロー図である。ステップS1
0で、第６図（ｃ）で指示した分割指標を１レコード読
出す。ステップS11で、ステップS10で読出したデータが
終了したか否かを確認する。ステップS12で、第６図
（ｂ）で作成したベタパターンを１レコード読出す。ス
テップS13で、ステップS10で読出した分割指標データが
ステップS12で読み出したベタパターンと交わるか否か
を確認する。ステップS14で、ステップS13で交わると判
断した場合に、ステップS12で読み出したベタパターン
をステップS10で指示された分割指標データで分割す
る。ステップS15で、ステップS14で処理されたベタパタ
ーンをベタパターンメモリ回路１へ登録する。
施例の処理手順を説明するフロー図である。ステップS1
0で、第６図（ｃ）で指示した分割指標を１レコード読
出す。ステップS11で、ステップS10で読出したデータが
終了したか否かを確認する。ステップS12で、第６図
（ｂ）で作成したベタパターンを１レコード読出す。ス
テップS13で、ステップS10で読出した分割指標データが
ステップS12で読み出したベタパターンと交わるか否か
を確認する。ステップS14で、ステップS13で交わると判
断した場合に、ステップS12で読み出したベタパターン
をステップS10で指示された分割指標データで分割す
る。ステップS15で、ステップS14で処理されたベタパタ
ーンをベタパターンメモリ回路１へ登録する。
第７図は本発明を行うためのシステム最小構成を示す
ブロック図である。ここで入力装置24は、ベタパターン
データや分割指標データ等のパターンデータ、パラメー
タデータおよびパターンデータを修正すためのコマンド
や数値等の制御コードを入力するための入力装置であ
る。表示装置23は、ベタパターンデータと分割指標デー
タ等のパターンデータを表示するためのグラフィックデ
ィスプレイ（CRT）またはプロッタ等の装置である。記
憶装置22は、ベタパターンデータと分割指標データおよ
びパラメータデータを記憶するための装置である。中央
処理装置21は、各データを入力、出力したり各データの
処理を行う装置である。出力装置25は、中央処理装置21
で処理されたパターンデータまたは結果のリスト等を出
力するための装置である。ここで、ベタパターンメモリ
回路１および分割指標メモリ回路４は記憶装置22に含ま
れ、分割処理回路３、ベタパターン登録回路５、分割指
標読出し回路10、ベタパターン選択回路11およびパラメ
ータ読出し回路12は中央処理装置21に含まれる。
ブロック図である。ここで入力装置24は、ベタパターン
データや分割指標データ等のパターンデータ、パラメー
タデータおよびパターンデータを修正すためのコマンド
や数値等の制御コードを入力するための入力装置であ
る。表示装置23は、ベタパターンデータと分割指標デー
タ等のパターンデータを表示するためのグラフィックデ
ィスプレイ（CRT）またはプロッタ等の装置である。記
憶装置22は、ベタパターンデータと分割指標データおよ
びパラメータデータを記憶するための装置である。中央
処理装置21は、各データを入力、出力したり各データの
処理を行う装置である。出力装置25は、中央処理装置21
で処理されたパターンデータまたは結果のリスト等を出
力するための装置である。ここで、ベタパターンメモリ
回路１および分割指標メモリ回路４は記憶装置22に含ま
れ、分割処理回路３、ベタパターン登録回路５、分割指
標読出し回路10、ベタパターン選択回路11およびパラメ
ータ読出し回路12は中央処理装置21に含まれる。
本発明は、以上説明したように、ベタパターンを一括
して作成した後に、分割指標データに基づきベタパター
ンを分割するので、 ・分割する幅を自由に設定でき、 ・ベタパターンを作成する工数を削減でき、 ・メモリ（ビットマップ）を使用しないため設計サイズ
に制限がなくなり、 ・ネットデータを出力する場合に処理の手順が容易にな
り、 ・ポジ状のデータを作成することができ、 ・信号の種類に制限がなくなる 効果がある。
して作成した後に、分割指標データに基づきベタパター
ンを分割するので、 ・分割する幅を自由に設定でき、 ・ベタパターンを作成する工数を削減でき、 ・メモリ（ビットマップ）を使用しないため設計サイズ
に制限がなくなり、 ・ネットデータを出力する場合に処理の手順が容易にな
り、 ・ポジ状のデータを作成することができ、 ・信号の種類に制限がなくなる 効果がある。
第１図は本発明第一実施例の構成を示すブロック図。 第２図は本発明第一実施例の処理手順を示すフロー図。 第３図は本発明第一実施例にかかわるパターン図。 第４図は本発明第二実施例の構成を示すブロック図。 第５図は本発明第二実施例の処理手順を示すフロー図。 第６図は本発明第二実施例にかかわるパターン図。 第７図は本発明実施例のシステム構成図。 １……ベタパターンメモリ回路、２……ベタパターン読
出し回路、３……分割処理回路、４……分割指標メモリ
回路、５……ベタパターン登録回路、10……分割指標読
出し回路、11……ベタパターン選択回路、12……パラメ
ータメモリ回路、21……中央処理装置、22……記憶装
置、23……表示装置、24……入力装置、25…出力装置。
出し回路、３……分割処理回路、４……分割指標メモリ
回路、５……ベタパターン登録回路、10……分割指標読
出し回路、11……ベタパターン選択回路、12……パラメ
ータメモリ回路、21……中央処理装置、22……記憶装
置、23……表示装置、24……入力装置、25…出力装置。
Claims (1)
- 【請求項１】プリント配線板面上のエリアの大部分を銅
箔で覆うベタパターンを複数個の信号種のエリアに分割
する設計データを作成する手段をもつ計算機支援設計装
置において、 ベタパターンに対応するパターンデータを格納する第一
メモリと、 あらかじめ作成され、複数個の信号種のエリアに分割す
る分割指標データを格納する第二メモリと、 上記第一メモリ上のパターンデータをこの第二メモリ上
の分割指標データに基づき分割する分割処理回路と、 この分割処理回路で分割されたパターンデータで上記第
一メモリ上のパターンデータを更新するベタパターン登
録回路と を備えたことを特徴とする計算機支援設計装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2334322A JP2646849B2 (ja) | 1990-11-29 | 1990-11-29 | 計算機支援設計装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2334322A JP2646849B2 (ja) | 1990-11-29 | 1990-11-29 | 計算機支援設計装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04199472A JPH04199472A (ja) | 1992-07-20 |
| JP2646849B2 true JP2646849B2 (ja) | 1997-08-27 |
Family
ID=18276060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2334322A Expired - Lifetime JP2646849B2 (ja) | 1990-11-29 | 1990-11-29 | 計算機支援設計装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2646849B2 (ja) |
-
1990
- 1990-11-29 JP JP2334322A patent/JP2646849B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04199472A (ja) | 1992-07-20 |
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