JP2000010763A - 除算回路 - Google Patents

Abstract

(57)【要約】 【課題】除数のスケーリングを行う高基数減算シフト方
式かつ部分剰余に冗長二進表現を用いる除算回路におい
て、スケーリングを簡略化し商生成を高速化する。 【解決手段】倍数発生回路２〜９は、除数、被除数の１
／２〜１／８、-1/8倍数を生成し、乗算係数生成回路１
により生成された乗算係数に従って、倍数選択回路１
５、１７、倍数発生加算器１６、１８により除数、被除
数のスケーリングを行い、除数レジスタ２０、被除数レ
ジスタ２２に結果を保存し、二補数変換回路は二補数化
された部分剰余の上位５ビットを生成し、商生成回路２
４は該５ビットの上位４ビットを参照して商を決定し、
除数倍数発生回路２５で除数の倍数を生成し、部分剰余
生成冗長二進加減算器２６で次サイクルの部分剰余を生
成する。商レジスタ２７は商生成回路２４で生成された
商を保存し、商に補数化加算器により商を二補数化して
最終的な商を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、除算回路に関し、
特に、高基数型のデジタル型の除算器に関する。

【０００２】

【従来の技術】従来この種の除算回路は、例えば、「１
９９８年電子情報通信学会総合大会講演論文集エレクト
ロニクス［２］」の１５４ページに掲載された、三浦他
による「商選択テーブルを用いない基数４除算器の構
成」と題する論文等に記載されているように、高基数型
の除算器をＬＳＩに実装する手段として用いられてい
る。

【０００３】除算器の実装においては、「減算シフト
法」、あるいは「減算引き離し法」などと呼ばれる除算
アルゴリズムが、ハードウェア量と性能のバランスが良
いことから一般的に用いられている。この除算アルゴリ
ズムは、通常、筆算で除算を行うのと同様に、商の決定
と、余り（部分剰余）のシフトと余りからの分母（除
数）の倍数の減算により、除算を行う手法である。この
ような除算アルゴリズムについて、例えば「コンピュー
タの高速演算方式、１９８０、近代科学社、ｐｐ．２１
４−２４９」には、回復型除算、非回復型除算、ＳＲＴ
除算、拡張ＳＲＴ除算といった各種の除算手法について
記載されている。

【０００４】まず汎用的な、減算シフト法を用いた除算
の手順について簡単に説明する。演算のビット長をｎ
（任意の正整数）、演算の基数をｒ、除数をＤ、被除数
をＲ（０）、ｊを０以上の整数として、ｊ回目の部分剰
余をＲ（ｊ）、ｊ回目の商をｑ（ｊ）とする。また、こ
こでは除数Ｄ、被除数Ｒ（０）は正規化されているもの
とする。

【０００５】ここでは、浮動小数点正規化フォーマット
として、１．ｘｘｘｘを用いるものとし、除数、被除数
共に正規化されているものとする。なお、このフォーマ
ットに合致しないデータ形式を扱う場合でも、演算前後
に適当なシフト処理を実行することで、このような浮動
小数点フォーマットについての処理が適用可能である。

【０００６】また、ここで、使用される商及び部分剰余
は、冗長二進表現により表される。すなわち、二補数表
現であれば、各ビットが｛０，１｝で表されるところ
を、｛−１，０，１｝の３値を採ることを許し、負のビ
ットを可能としている。

【０００７】入力データが上述のように正規化されてい
るとの条件の下で、次の（１）式に示される漸化式を用
いて、順次、商及び部分剰余を求めることができる。

【０００８】 Ｒ（ｊ＋１）＝ｒ×Ｒ（ｊ）−ｑ（ｊ＋１）×Ｄ …（１）

【０００９】このとき商ｑ（ｊ＋１）は、基数ｒにより
定められるデジット集合の中から以下の条件を満たすよ
うに選択される。

【００１０】 ０≦｜Ｒ（ｊ＋１）｜＜ｋ×Ｄ …（２）

【００１１】ここで、ｋは次式（３）を満たす定数であ
る。

【００１２】ｋ＝ｍ／（ｒ−１） …（３）

【００１３】上式（３）で、ｍは、基数ｒの数系におけ
るデジット集合の内、最大の絶対値を持つデジットであ
る。この場合、ｍの最小値は１／２×ｒであり、最大値
はｒ−１であることから、ｋの範囲は、次式（４）のよ
うになる。

【００１４】１／２≦ｋ＜１ …（４）

【００１５】例えば基数４の数系を例に取ると、デジッ
ト集合は、｛−３，−２，−１，０，１，２，３｝と
｛−２，−１，０，１，２｝の二つが考えられる。前者
についてはｋ＝１であり、後者についてはｋ＝２／３と
なる。ｋの値が小さくなるということは、（２）式よ
り、演算途中の部分剰余の値域がより狭められる、とい
うことである。すなわち、後者の場合は、除数の倍数と
して３倍数を選択することができないために、演算途中
の部分剰余の値域に対して制限を加え、除数の２倍数ま
でで除算を行えるようにしている。

【００１６】また、基数２の数系の場合は、デジット集
合が｛−１，０，１｝のみであり、これは、ｋ＝１の場
合に相当する。

【００１７】上式（１）により商を求める場合、一回の
除算により求められる商のビット数はｌｏｇ（２ｒ）で
あるので、ｎ／ｌｏｇ（２ｒ）回除算を繰り返すことに
より所望のビット数の商を求めることができる。

【００１８】上記のような除算アルゴリズムは、「Ｐ−
Ｄプロット」と呼ばれるグラフに要約することができ
る。図４に、上記した除算アルゴリズムのＰ−Ｄプロッ
トを示す。図４において、横軸に除数、縦軸に基数倍し
た部分剰余（以後シフト後の部分剰余）を示す。ただ
し、Ｐ−Ｄプロットはｘ軸対象なので、ｙ軸について正
の範囲のみ示してある。このＰ−Ｄプロットで表される
アルゴリズムを実装した場合、除数ＤのＭＳＢ（最上位
ビット）を除く上位２ビットと、シフト後の部分剰余の
上位５ビットを参照することにより商を決定することが
できる。除数のＭＳＢは、正規化により１であることが
保証されているため、参照の必要はない。この場合、除
数の参照ビットが２ビットであるので、除数の範囲に従
って４つの区間に区分することができ、各々の区分内で
は、シフト後の部分剰余の補数表現での上位５ビットの
値に対してひとつの商の値を関連付けることができる。

【００１９】ある一組の、除数上位２ビット（ＭＳＢを
除く）、シフト後の部分剰余の二補数化された上位５ビ
ットは、Ｐ−Ｄプロット上である一定の範囲の値を代表
する。除数の上位２ビット（ＭＳＢを除く）をＤｔとす
ると、真の除数Ｄは、下記の範囲に存在する。

【００２０】 １＋Ｄｔ≦Ｄ＜１＋Ｄｔ＋１／４ …（５）

【００２１】また、シフト後の部分剰余の二補数化され
た上位５ビットをＲｔ（ｊ）とすると、真のシフト後の
部分上の値ｒＲ（ｊ）は、下記の範囲に存在する。

【００２２】 Ｒｔ（ｊ）−１／２＜ｒＲ（ｊ）＜Ｒｔ（ｊ）＋１／２ …（６）

【００２３】部分剰余は冗長二進表現を取るため、Ｒｔ
（ｊ）に対して負の方向の領域にも真の値が存在する可
能性がある。

【００２４】上式（５）、（６）で表されるＰ−Ｄプロ
ット上の矩形領域が、真の除数、部分剰余の存在する範
囲であり、以下、「不確定領域」と呼ぶ。この不確定領
域内の全ての値において、上式（２）式が満たされるよ
うに商を決定する必要がある。すなわち、例えば商とし
て３を選択する場合、上式（１）、（２）より、ｒＲ
（ｊ）＝４Ｄで表される直線から、ｒＲ（ｊ）＝２Ｄで
表される直線が、商として３を選択できる領域であり、
不確定領域が、この範囲内に全て収まっている場合のみ
に、３を選択することができる。

【００２５】一般に不確定領域を大きくとるということ
は、参照する除数と部分剰余のビット数を減らすことで
あり、商を決定する論理を簡単にできる。従って、上式
（１）、（２）を満たしつつ、最大の不確定領域を選択
する、ことが重要である。また、商の決定に先立ち、シ
フト後の部分剰余は、商決定に必要な参照ビットは冗長
二進数から二補数表現へ変換しておく必要がある。

【００２６】以上に述べてきた除算アルゴリズムでは、
除数ＤのＭＳＢの次の２ビットと、シフト後の部分剰余
の上位５ビットを参照して不確定領域を定める必要があ
る。この時、演算前に除数と被除数に同じ係数を乗じ、
例えば除数が常に１．００〜１．２５の範囲に収められ
るように係数を選択すれば、商を決定する際に除数の２
ビットを参照する必要がなくなる。また除算の性質上、
演算前に除数と部分剰余に同じ係数を乗じても得られる
商に変化のないことは自明であろう。

【００２７】このように、除算開始前に適切に選択され
た係数（以後乗算係数とする）を乗じることで除算を高
速化する手法を「スケーリング」と呼び、従来より、以
下に説明する手法が開発されている。

【００２８】すなわち下記の表ようなスケーリングを行
い、除数を１．７５≦除数＜２．００の範囲にスケーリ
ングする。

【００２９】

【表１】

【００３０】上記の除数の範囲を同定するには、ＭＳＢ
を除いた除数の上位３ビットを参照すればよい。除数の
ＭＳＢは正規化により、必ず１となることが保証されて
いるため、参照の必要はない。結果として、除数は１．
７５≦除数＜２．０の範囲にスケーリングされる。この
場合のＰ−Ｄプロットを図５に示す。除数を参照する必
要がないのみならず、不確定領域をスケーリングを行わ
ない場合に比べて、ｙ方向に倍に拡大することができ、
シフト後の部分剰余の参照ビットを二補数化された上位
４ビットにすることができる。更に、乗算自体は、乗算
を実現する倍数の組み合わせに示したように、シフト及
び加算により実現することができる。最大で４種類の倍
数を加算する必要があるが、これは桁上げ保存加算器
（carry save adder）等と通常の２入力の桁上げ伝搬加
算器を組み合わせることで生成できる。

【００３１】次に上記従来の除算回路について図面を参
照して説明する。図３は、従来の除算回路の構成の一例
を示すブロック図である。この例では、演算の基数が
４、デジット集合が｛−３，−２，−１，０，１，２，
３｝、除数、被除数がｎビット長小数で、演算アルゴリ
ズムに拡張ＳＲＴ除算アルゴリズムを用いた除算の場合
について説明する。

【００３２】図３において、１０１はスケーリングに用
いる乗算係数を生成する乗算係数生成回路であり、１０
２〜１０６、１０７〜１１１は、各々除数及び被除数の
１／２、１／４、１／８、１／１６、１／６４倍数をそ
れぞれ生成するシフト回路であり、１１５、１１７は各
々乗算係数に合わせて除数、被除数の倍数を選択して桁
上げ保存加算器に倍数を２つに圧縮する倍数選択回路で
あり、１１６、１１８は各々桁上げ伝搬加算器により最
終的なスケーリングされた除数、被除数を生成する倍数
発生加算器である。また１２０は除数を保存する除数レ
ジスタであり、１２２は部分剰余レジスタであり、１２
１は部分剰余か入力された被除数のどちらかを選択する
セレクタである。１２３は商決定に必要な部分剰余の上
位ビットを二補数化する二補数変換回路であり、１２４
は二補数変換回路１２３の出力により商を生成する商生
成回路であり、１２５は商生成回路１２４の出力に従い
除数の倍数を選択する除数倍数発生回路であり、１２６
は除数倍数発生回路１２５の出力及び部分剰余レジスタ
の出力から次の部分剰余を生成する部分剰余生成冗長二
進加減算回路である。１２７は商生成回路１２４の出力
を保存する商レジスタであり、１２８は商の二補数化を
行う商二補数化加算器である。

【００３３】次に、この従来の除算回路の動作について
説明する。除数のＭＳＢを除く上位３ビットは乗算係数
生成回路１０１へ入力され、生成された係数は倍数選択
回路１１５、１１７へ入力される。各種の倍数発生用シ
フタの出力である除数、被除数は倍数選択回路１１５、
１１７へ入力され、乗算係数により必要な倍数が選択さ
れた後に桁上げ保存加算器等により桁上げと和に圧縮さ
れた後に、倍数発生加算器１１６、１１８へ入力され
る。倍数発生加算器１１６、１１８の出力は除数レジス
タ１２０、部分剰余レジスタ１２２へ入力される。な
お、この従来の除算回路では、除算を繰り返しで行うた
め、最初の一回のみは部分剰余レジスタの入力は被除数
となり、これ以降はその都度部分剰余がセレクタ１２１
により選択される。商生成サイクルでは、部分剰余レジ
スタ１２２から、商決定に必要なビット数の部分剰余が
読み出され、二補数変換回路１２３により二補数化され
た部分剰余の上位４ビットが生成される。この部分剰余
の上位４ビットにより商生成回路１２４で商が二ビット
生成され、生成された商は商レジスタ１２７へ保存され
る。また、生成された商に従って、除数倍数発生回路で
倍数が生成され、部分剰余生成冗長二進加減算器１２６
で次のサイクルで用いられる部分剰余が生成される。最
終的に、商が必要なビット数だけそろった後に、商二補
数化加算器により商が通常数へと変換され、除算が終了
する。

【００３４】ところで、上記手法では、スケーリングに
おいて除数の１／６４倍数を使用する。これは、スケー
リング後の除数、被除数のビット幅の増加を意味し、Ｌ
ＳＩの実装においては面積の増加となる。また、除数の
範囲区分を厳密にすることにより、より乗算係数を単純
化、すなわち乗算を実現する倍数の組み合わせで単純な
組合わせにすることができる。

【００３５】しかしながら、例えば除数の参照ビット数
を１ビット増やすことで除数を１６の範囲に区分するこ
とができるが、この場合はスケーリングの前処理となる
除数の範囲の同定が複雑になり遅延が悪化する。

【００３６】

【発明が解決しようとする課題】上記したように、従来
のスケーリングを伴う除算器では、１／１６倍、１／６
４倍といったより小さな除数の倍数を必要とし、回路規
模が大きくなる、という問題点を有している。

【００３７】また、除数の参照ビットを増加させ範囲区
分を厳密化した場合には除数の範囲同定が複雑化し遅延
が悪化する、という問題点を有している。

【００３８】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、除数をある範囲に
限定するスケーリングを行う高基数減算シフト方式を用
い且つ部分剰余に冗長二進表現を用いる除算回路におい
て、スケーリングを簡易化して回路規模の増大を抑止す
るとともに、商生成の高速化を図る除算回路を提供する
ことにある。

【００３９】

【課題を解決するための手段】前記目的を達成する本発
明の除算回路は、ｋを正整数として、１／２＾ｋ〜１／
２＾（ｋ＋１）（ただし、＾はべき乗演算を示す）に正
規化された除数及び被除数と、部分剰余の全ビットのう
ち演算の基数及び最大デジット数により定められるビッ
ト長を参照して商を定める高基数型除算回路であって、
ｍを正整数として、入力された除数及び被除数の±１／
２＾ｍ倍の倍数を生成する倍数発生手段と、前記除数の
値域に従って前記除数を所定の範囲内にスケーリングす
る乗算係数を発生する乗算係数発生手段と、前記倍数発
生手段により生成された倍数と前記乗算係数発生手段に
より生成された乗算係数とから除数及び被除数のスケー
リングを行うスケーリング手段と、前記スケーリング手
段により生成された除数と被除数により除算を行う除算
回路と、を含む構成とされる。

【００４０】本発明においては、前記倍数発生手段が、
１／２倍、１／４倍、１／８倍、−１／８倍の倍数を発
生し、前記スケーリング手段が、前記除数を、３／２×
１／２＾ｋ以上７／４×１／２＾ｋ未満の範囲にスケー
リングを行う。

【００４１】本発明においては、前記除算回路は、部分
剰余の任意長の上位ビット数を参照し二補数化された５
ビットの部分剰余の上位ビットを生成し、該部分剰余の
上位４ビットを参照して商を生成する。

【００４２】

【発明の実施の形態】本発明は、入力された除数、被除
数を、予め１．５０（＝３／２）≦除数＜１．７５（＝
７／４）の範囲にスケーリングし、１／１６、１／６４
倍数を不必要にし、回路規模の増大を抑えることを可能
としたものである。また、商生成の際に、部分剰余の上
位５ビットを二補数化するのに対して、商生成自体は、
上位４ビットを参照することにより、上記スケーリング
範囲で、商の演算精度を保証しながら、高速に商生成が
出来るようにしたものである。

【００４３】本発明は、その好ましい実施の形態におい
て、１／２＾ｋ〜１／２＾（ｋ＋１）（ｋは正整数、＾
はべき乗演算を示す）に正規化された除数及び被除数
と、部分剰余の全ビットのうち演算の基数及び最大デジ
ット数により定められるビット長を参照して商を定める
高基数型除算回路において、入力された除数及び被除数
の±１／２＾ｍ倍（ｍは正整数）の倍数を生成する倍数
発生手段（図１の２〜９）と、除数の値域に従って前記
除数を所定の範囲内にスケーリングする乗算係数を発生
する乗算係数発生手段（図１の１）と、倍数発生手段に
より生成された倍数と乗算係数発生手段により生成され
た乗算係数とから除数及び被除数のスケーリングを行う
スケーリング手段（図１の倍数選択手段１５、１７と、
倍数発生加算手段１６、１８）と、スケーリング手段に
より生成された除数と被除数により除算を行う除算手段
（図１の２３〜２８）と、を含む。本発明の実施の形態
においては、倍数発生手段（図１の２〜９）は、１／２
倍、１／４倍、１／８倍、−１／８倍の倍数を発生し、
スケーリング手段が、前記除数を、３／２×１／２＾ｋ
以上７／４×１／２＾ｋ未満の範囲にスケーリングを行
う。また除算手段において、二補数変換手段（図１の２
３）は、部分剰余の任意長の上位ビット数を参照し二補
数化された部分剰余の上位５ビットを生成し、商生成手
段（図１の２４）は、生成された部分剰余のうち上位４
ビットを参照して商を生成する。

【００４４】本発明の実施の形態について以下に説明す
る。まず本発明の除算回路の原理について、Ｐ−Ｄプロ
ットを用いて説明する。図２に、本発明の実施の形態に
対応するＰ−Ｄプロットを示す。本発明の一実施の形態
では、下記の乗算係数を用いて、１．５０≦除数＜１．
７５の範囲にスケーリングを行う。

【００４５】

【表２】

【００４６】乗算を実現する倍数の組み合わせにおい
て、１／８倍までの倍数でスケーリングが実現できる。
除数の範囲の同定は、前記従来技術と同じく、ＭＳＢを
除く除数の上位３ビットである。この場合、前記従来技
術と同じように不確定領域を定めると、シフト後の部分
剰余の二補数化された上位ビットが二進数で０１００
（１０進数で４．０）の場合において、範囲を超えてし
まう。この場合のシフト後の部分剰余ｒＲ（ｊ）の値域
は、 ３．０＜ｒＲ（ｊ）＜５．０ …（７） であり、１．５≦除数＜１．７５の領域においては、商
が１もしくは２の領域と３もしくは４の領域を共に含む
ことになり、上式（１）、（２）を満足できない。

【００４７】ここで、シフト後の部分剰余について、参
照する上位４ビットに加えて、上位５ビット目を含めて
冗長二進数から二補数への変換を行う。この変換によ
り、参照ビットが“０１００”の場合の、シフト後の部
分剰余の値域は下記のようにあらわされる。

【００４８】３．５＜ｒＲ（ｊ）＜５．０ …（８）

【００４９】上記（８）式で表される値域では、当該の
不確定領域は全て商が３の領域に含まれることとなり、
上式（１）、（２）を満足することができる。この場合
のＰ−Ｄプロットを、図２上に示してある。

【００５０】

【実施例】次に、本発明の実施の形態の動作について具
体的な実施例に即して説明する。図１は本発明の一実施
例の構成を示すブロック図である。本実施例では、演算
の基数が４、デジット集合が｛−３，−２，−１，０，
１，２，３｝、除数、被除数がｎビット長小数で、演算
アルゴリズムに拡張ＳＲＴ除算アルゴリズムを用いた除
算の場合について説明する。

【００５１】１はスケーリングに用いる乗算係数を生成
する乗算係数生成回路であり、２〜５は各々除数の１／
２、１／４、１／８、−１／８倍数を生成するシフト回
路であり、６〜９は各々被除数の１／２、１／４、１／
８、−１／８倍数を生成するシフト回路であり、１５、
１７は各々乗算係数に合わせて除数、被除数の倍数を選
択して桁上げ保存加算器に倍数を２つに圧縮する倍数選
択回路であり、１６、１８は各々桁上げ伝搬加算器によ
り最終的なスケーリングされた除数、被除数を生成する
倍数発生加算器である。２０は除数を保存する除数レジ
スタであり、２２は部分剰余レジスタであり、２１は部
分剰余か入力された被除数のどちらかを選択するセレク
タである。２３は商決定に必要な部分剰余の上位ビット
を二補数化する二補数変換回路であり、２４は二補数変
換回路２３の出力により商を生成する商生成回路であ
り、２５は商生成回路２４の出力に従い除数の倍数を選
択する除数倍数発生回路であり、２６は除数倍数発生回
路２５の出力及び部分剰余レジスタの出力から次の部分
剰余を生成する部分剰余生成冗長二進加減算回路であ
る。２７は商生成回路２４の出力を保存する商レジスタ
であり、２８は商の二補数化を行う商二補数化加算器で
ある。

【００５２】前述した従来の除算器では、スケーリング
に要する除数、被除数の倍数が、１／６４まで必要であ
ったのに対して、本実施例では、１／８まででよい。

【００５３】次に本実施例の動作について説明する。除
数のＭＳＢを除く上位３ビットは乗算係数生成回路１へ
入力され、生成された係数は倍数選択回路１５、１７へ
入力される。各種の倍数発生用シフタの出力である除
数、被除数は倍数選択回路１５、１７へ入力され、乗算
係数により必要な倍数が選択された後に桁上げ保存加算
器等により桁上げと和に圧縮された後に倍数発生加算器
１６、１８へ入力される。この時、必要となる倍数は、
１／２、１／４、１／８、−１／８であり、１／１６、
１／６４は必要ではない。倍数発生加算器１６、１８の
出力は、除数レジスタ２０、部分剰余レジスタ２２へ入
力される。

【００５４】本実施例では、除算を繰り返しで行うた
め、最初の一回のみは部分剰余レジスタの入力は被除数
となり、これ以降はその都度部分剰余がセレクタ２１に
より選択される。

【００５５】商生成サイクルでは、部分剰余レジスタ２
２から、商決定に必要なビット数の部分剰余が読み出さ
れ、二補数変換回路２３により二補数化された部分剰余
の上位５ビットが生成される。従来の除算回路では、４
ビットであったが、ここでは５ビット生成する。このた
め、Ｐ−Ｄプロット上での不確定領域が、従来例に比べ
て範囲を狭くすることが出来、本発明で採用したスケー
リング範囲においても間違いなく商を選択することが出
来る。

【００５６】二補数化処理は例えば桁上げ伝搬加算器に
より実現できる。二補数化のビット数が増えた場合、桁
上げ選択加算器等により、遅延に影響を与えずに二補数
化するビット数を増やすことが出来る。

【００５７】商生成回路２４は、従来例と同じく部分剰
余の上位４ビットで商を二ビット生成する。生成された
商は商レジスタ２７へ保存される。また、生成された商
に従って、除数倍数発生回路１５、１７で倍数が生成さ
れ、部分剰余生成冗長二進加減算器２６で次のサイクル
で用いられる部分剰余が生成される。最終的に、商が必
要なビット数だけそろった後に、商二補数化加算器２８
により、商が通常数へと変換され、除算が終了する。

【００５８】なお、本発明は上記各実施例に限定され
ず、本発明の技術思想の範囲内において、各実施例は適
宜変更され得ることは明らかである。

【００５９】

【発明の効果】以上説明したように、本発明の除算器に
よれば、スケーリングにおいては、１／１６、１／６４
倍数を使用することを不要とし、かつ、１．７５≦除数
＜２．００の範囲にスケーリングした場合と同様に、二
補数化された部分剰余の上位４ビットのみの参照で商を
決定することができ、回路規模の増大を抑止するととも
に、高速化を達成する、という効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例をなすスケーリング型除算器
の構成を示す図である。

【図２】本発明を適用した除算アルゴリズムを説明する
P-Dプロットである。

【図３】従来方式によるスケーリング型除算器の構成の
一例を示す図である。

【図４】従来のスケーリングを適用した除算アルゴリズ
ムを説明するP-Dプロットである。

【図５】従来の除算アルゴリズムを説明するP−Dプロッ
トである

【符号の説明】

１ 乗算係数生成回路 ２ 除数１／２倍生成シフタ ３ 除数１／４倍生成シフタ ４ 除数１／８倍生成シフタ ５ 除数−１／８倍生成シフタ ６ 被除数１／２倍生成シフタ ７ 被除数１／４倍生成シフタ ８ 被除数１／８倍生成シフタ ９ 被除数−１／８倍生成シフタ １５ 除数倍数選択回路 １６ 除数倍数発生加算器 １７ 被除数倍数選択回路 １８ 被除数倍数発生加算器 ２０ 除数レジスタ ２１ 部分剰余セレクタ ２２ 部分剰余レジスタ ２３ 二補数変換回路 ２４ 商生成回路 ２５ 除数倍数発生回路 ２６ 部分剰余生成冗長二進加減算回路 ２７ 商レジスタ ２８ 商二補数化加算器 １０１ 乗算係数生成回路 １０２ 除数１／２倍生成シフタ １０３ 除数１／４倍生成シフタ １０４ 除数１／８倍生成シフタ １０５ 除数１／１６倍生成シフタ １０６ 除数１／６４倍生成シフタ １０７ 被除数１／２倍生成シフタ １０８ 被除数１／４倍生成シフタ １０９ 被除数１／８倍生成シフタ １１０ 被除数１／１６倍生成シフタ １１１ 被除数１／６４倍生成シフタ １１５ 除数倍数選択回路 １１６ 除数倍数発生加算器 １１７ 被除数倍数選択回路 １１８ 被除数倍数発生加算器 １２０ 除数レジスタ １２１ 部分剰余セレクタ １２２ 部分剰余レジスタ １２３ 二補数変換回路 １２４ 商生成回路 １２５ 除数倍数発生回路 １２６ 部分剰余生成冗長二進加減算回路 １２７ 商レジスタ １２８ 商二補数化加算器

Claims (4)

【特許請求の範囲】
1. 【請求項１】ｋを正整数として、１／２＾ｋ〜１／２＾
   （ｋ＋１）（ただし、＾はべき乗演算を示す）に正規化
   された除数及び被除数と、部分剰余の全ビットのうち演
   算の基数及び最大デジット数により定められるビット長
   を参照して商を定める高基数型除算回路であって、 ｍを所定の正整数として、入力された除数及び被除数の
   ±１／２＾ｍ倍の倍数を生成する倍数発生手段と、 前記除数の値域に従って前記除数を所定の範囲内にスケ
   ーリングする乗算係数を発生する乗算係数発生手段と、 前記倍数発生手段により生成された倍数と前記乗算係数
   発生手段により生成された乗算係数とから除数及び被除
   数のスケーリングを行うスケーリング手段と、 前記スケーリング手段により生成された除数と被除数に
   より除算を行う除算手段と、 を含むことを特徴とする除算回路。
2. 【請求項２】請求項１記載の除算回路において、 前記倍数発生手段が、前記除数及び被除数の１／２倍、
   １／４倍、１／８倍、−１／８倍の倍数を発生し、 前記スケーリング手段が、前記除数を、３／２×１／２
   ＾ｋ以上７／４×１／２＾ｋ未満の範囲にスケーリング
   を行う、ことを特徴とする除算回路。
3. 【請求項３】請求項１記載の除算回路において、 前記スケーリング手段が、前記倍数発生手段により生成
   された倍数群を桁上げ保存加算手段で桁上げと和に圧縮
   して生成し、前記生成した桁上げと和を桁上げ伝搬手段
   により加算することでスケーリングを行う、ことを特徴
   とする除算回路。
4. 【請求項４】請求項２記載の除算回路において、 前記除算手段が、部分剰余の任意長の上位ビット数を参
   照し二補数化された５ビットの部分剰余の上位ビットを
   生成する手段と、該部分剰余の上位４ビットを参照して
   商を生成する手段と、を備えたことを特徴とする除算回
   路。