KR20010067226A - 인터폴레이션 방법 및 장치 - Google Patents

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밀러로버트에이치2세
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파트릭 제이. 바렛트
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Abstract

입력 수가 일련의 빈을 정의하는 특정 입력 비트에 기초한 3개의 계수를 제공하는 룩업 테이블(102)에 인가된다. 제 1 계수는 출력을 제공하는 가산기(112)에 직접 제공된다. 제 2 계수는 입력이 빈 에지로부터 얼마나 떨어져 있는야 대응하는 수로 곱해진다. 그다음, 이 수는 출력을 제공하는 가산기에 입력된다. 제 3 계수는 입력이 빈의 중간으로부터 얼마나 떨어져 있는냐에 대응하는 수에 대한 커브-핏 함수의 결과인 수로 곱해진다. 그다음, 이 결과는 출력을 제공하는 가산기에 입력된다. 이들 3개의 가수는 정렬되어, 수학적인 역(1/x) 또는 입력에 대한 제곱근의 수학적인 역과 같은 입력에 대한 선택된 수학적인 함수의 특정 정밀도 내에 해당하는 출력을 제공하도록 합산된다.

Description

인터폴레이션 방법 및 장치{INTERPOLATION METHOD AND APPARATUS}
본 발명은 전반적으로 컴퓨터 계산에 관한 것이다. 특히, 본 발명은 수학적인 함수를 계산하는 회로 및 방법에 관한 것이다.
컴퓨터 및 집적 전자장치의 주 이용들 중 하나는 대규모의 수학적인 동작을 빨리 수행하는 것이다. 이들 동작들은등의 수학적인 함수 계산을 포함할 수 있다. 이들 동작들은 일기 예보, 전자 회로 모델링, 맥주 양조, 및 그래픽 묘사 등의 많은 다양한 일들에 이용된다. 불행히도, 많은 이들 일들로 인해 부과되는 요구가 현재 이용 가능한 하드웨어의 성능을 계속적으로 압박하고 있다. 예를 들면, 보다 크고 보다 복잡한 일기 예보 모델링은 보다 정확한 일기 예보를 하게끔 한다. 그러나, 이러한 모델링이 일기 예보를 하고자 하는 주기 후까지 실행을 완료하지 못하는 경우, 상기 일기 예보는 무익하다. 따라서, 보다 작고, 덜 복잡한 모델링이 이용되어, 이용 가능한 하드웨어에 관한 바람직한 시간 내에 상기 예보를 완성할 수 있게 한다. 예보가들은 보다 크고 더 복잡한 모델을 이용하기를 원하지만, 하드에어 속도가 이러한 실행을 방해할 수 있다. 이와 유사한 상황이 컴퓨터 및 집적 전자장치에 의해 수행되는 많은 일들에 존재한다. 따라서, 수학적인 함수를 계산하기 위해서 보다 빠르고 더 나은 방법들에 필요성이 계속 제기되고 있다.
본 발명에 따른 함수 계산은 입력 번호를 룩업 테이블에 인가하는 단계를 포함하며, 상기 룩업 테이블은 일련의 빈(bin)을 정의하는 입력의 특정 비트들에 기초한 3개의 계수들을 공급한다. 이 제 1 계수가 출력을 제공하는 가산기에 직접 제공된다. 제 2 계수는 입력이 빈의 에지로부터 어느 정도 떨어져 있는냐에 대응하는 수로 곱해진다. 그 다음, 이 번호는 출력을 제공하는 가산기에 입력된다. 제 3 계수는 어떤 수로 곱해지는데, 상기 수는 입력이 빈의 중간으로부터 얼마나 떨어져 있느냐에 대응하는 수를 갖는 커브-핏 함수 입력의 결과다. 그다음, 이 결과는 출력을 제공하는 가산기에 입력된다. 이들 3개의 가수(addend)는 정렬되어, 선택된 입력 함수의 특정 정밀도 내에 대응하는 출력을 제공하도록 합산된다.
본 발명의 다른 양상들 및 이점들은 본 발명의 원리에 대한 예에 의해 예시되는 수반하는 도면들을 참조하여 아래의 상세한 설명으로부터 명백해질 것이다.
본 발명의 실시예는 이차 인터폴레이션을 이용하여, 수학적인 함수를 계산한다. 바람직한 실시예에서,는 동일한 하드웨어로 24-비트 정밀도로 계산될 수 있다. 이러한 함수들을 계산하는데 필요한 하드웨어의 주 소자들은 룩업(look-up) 테이블, 2개의 부수(Booth)-인코딩된 승산기 및 커브-핏(curve-fit) 함수 발생기를 포함한다. 이러한 장치가 함수를 빨리 계산하게 한다. 본 발명은 모노리스(monolithic) 집적 회로 제조에 적합하다.
도 1은 본 발명의 함수 계산기를 예시하는 블록도,
도 2는 바람직한 실시예의 룩업 테이블 값들이 어떻게 선택되는지를 예시하는데 이용되는 함수의 도면.
도 1은 본 발명의 함수 계산기를 예시하는 블록도다. 바람직한 실시예에서, 입력 오퍼랜드(operand) X는 24비트의 고정 소수점수 X[23:0]다. 이 숫자는 부동 소수점수의 유효숫자일 수 있으며, 상기 부동 소수점수의 지수는 실행된 특정 함수(들)와 일치하는 방식으로 처리될 수 있다. 다수의 X의 최상위 비트들이 룩업 테이블(102)에 인가된다. 바람직한 실시예에서, X의 최상위 8비트가 256개가 등록된 룩업 테이블(102)에 인가된다. 룩업 테이블(102)은 3개의 계수들, A,B,C를 제공한다. 바람직한 실시예에서, A는 23비트의 수, 즉 A[22:0]이다. B는 16비트의 수, 즉 B[15:0]이다. 그리고 C는 7비트의 수, 즉 C[6:0]이다. A는 가산기(112)의 제 1 입력에 직접 인가된다. B는 승산기(104)에 인가된다. 승산기(104)의 출력은 가산기(112)의 제 2 입력에 인가된 E이다.
승산기(104)의 다른 입력은 룩업 테이블(102)에 인가되지 않은 비트들의 비트 방식의 반전에 의해 생성되는 D[15:0]다. 바람직한 실시예에서, 이것은 입력 오퍼랜드의 하위 16비트다. 즉, D[15:0]를 발생시키기 위해 반전되는 비트들은 X[15:0]이다. 또한, 바람직한 실시예에서, 승산기(104)는 논리 1에 연결된 승산기의 최하위 캐리-인(carry-in) 입력을 갖는 부스-인코딩된 승산기다. 부스-인코딩된 승산기의 최하위 캐리-인 입력을 논리 1에 연결함으로써, 입력을 하나의 최하위 비트만큼 증가시키는 효과를 갖게된다. 상위 비트 X[23:16]를 버리고, 나머지 비트들을 반전하고, 승산하기 전에 최하위 비트를 부가함으로써, X[23:0]으로부터 X[23:16]을 뺀 결과와 같은, X[15:0]의 2의 보수를 발생시키는 효과를 갖는다.
바람직한 실시예에서, 승산기(104)는 2개의 16비트 입력 및 20비트 출력, 즉 E[19:0]을 갖는다. 실행된 함수 및 사용된 커브-핏 함수의 정밀도를 고려하는 최종 결과의 단조성을 유지하는 동안 요구되는 하드웨어를 최소화하기 위해 20비트의 출력을 선택한다.
제 3 계수 C는 승산기(110)의 제 1 입력에 인가된다. 바람직한 실시예에서, 승산기(110)는 10비트의 입력, 7비트의 입력, 13비트의 출력을 갖는다. 제 3 계수 C[6:0]는 승산기(110)의 7비트 입력에 인가된다. 승산기(110)의 제 2 입력은 커브-핏 함수 발생기(108)에 의해 구동된다. 승산기(110)의 출력 G는 가산기(112)의 제 3 입력에 인가된다. 바람직한 실시예에서, G는 13비트의 수, 즉 [12:0]이다.
바람직한 실시예에서, 커브-핏 함수 발생기(108)는 대략 입력된 숫자의 제곱을 발생시키며, 부분적으로 부스-인코딩된 승산기로서 실행된다. 부분적으로 부스-인코딩된 승산기는 완전 부스-인코딩된 승산기보다 부스-인코딩 및 시프트-가산기 열들로 이루어진 M+1개의 보다 작은 열들을 갖는다. 없어진 열들은 M+1개의 최하위 비트들에 대응한다. 이 승산기는 부분적으로 부스-인코딩된 승산기의 열들에 인가된다. 또한, 승산기의 최하위 비트(카운트가 0번째 비트로 시작할 시 최초 숫자의 M번째 번호가 매겨진 비트)는 제 1 부스-인코더의 -1 비트 입력에 인가된다. 피승수(multiplicand)는 최초 숫자의 M번째 번호가 매겨진 비트를 제거하고, 최하위 M개의 비트들을 1 비트씩 위로 시프트하고, 최하위 비트 위치에 0을 위치시킴으로써 생성된다. 이 피승수는 부스 알고리즘에 따라 시프트되고, 가산되고, 감산될 부분적으로 부스 인코딩된 승산기의 행들에 인가된다. 부분적으로 부스-인코딩된 승산기 배열의 출력은 대략 입력된 숫자의 제곱이다. 대략 숫자의 제곱을 발생시키는 커브-핏 함수 발생기(108)의 이러한 실시예가 관련 계류중인 미국 특허 출원 번호 09/299,196에 충분히 기술되며, 상기 특허 출원은 본 발명의 양수인이 공통으로 소유하며, 상기 출원 내용 전체가 본 발명에 인용참조로서 통합된다. 이 관련 출원의 제목은 "고정된 정밀도를 갖는 숫자의 근사적인 제곱을 효율적으로 계산하는 방법 및 장치"이며, 이것은 1999년 4월 23일 출원되었다.
입력 숫자의 제곱에 대한 근사화는 바람직한 실시예의 커브-핏 함수에 대해 이용된다. 그러나, 다른 함수들 및 함수 생성 하드웨어가 사용될 수 있다. 예를 들면, 정확한 제곱 함수 또는 사다리꼴 함수가 사용될 수 있다. 다른 함수들 및 하드웨어를 이용하기 위해서, 당업자들은 입력 및 출력 비트 집합들을 적절히 조정하여 하드웨어 자원들에 대한 원하는 특정 정밀도, 성능, 이용을 성취할 수 있음을 알수 있을 것이다.
바람직한 실시예에서, 커브-핏 함수 발생기의 입력은 비트들 중 반전되는 최상위 비트 및 중요하지 않는 마이너스 하위 비트들을 갖는 룩업 테이블(102)에 인가되지 않는 비트들이다. 바람직한 실시예에서, 이것은 최상위 입력 비트로서 커브-핏 함수 발생기에 인가되기 전에 반전되는 비트 X[15]를 갖는 비트들 X[15:5]다. 제곱을 하기 전에 이러한 최상위 비트를 반전시킴으로써, 입력 숫자가 가능한 숫자들 범위의 중간으로부터 얼마나 떨어져 있는지를 반영하는 숫자를 제공한다. 즉, 가능한 가장 큰 숫자의 절반이 제곱하기 전에 입력 숫자로부터 감산된다. 예로서 예시하기 위해, 0에서 63 범위를 갖는 6비트 숫자를 취한다. 최상위 비트가 반전되는 경우, 가능한 가장 작은 값 0000002는 1000002=-25=-32로 변환된다. 가능한 값들 1000002=32의 중간에 매우 가까운 수는 0000002=0으로 변환되며, 수 1111112=63은 0111112=25-1=31로 변환될 것이다. 이것은 커브-핏 함수 발생기에 인가되는 수다.
가산기(112)에 대한 3개의 입력들 A, E, G는 결과 R을 제공하기 위해 가산기(112)에 의해 합산된다. 바람직한 실시예에서, R은 바람직한 실시예의 원하는 정밀도를 반영하는 23비트의 수 R[22:0]이다.
바람직한 실시예에서, 발생되는 함수는 F(x)=1/x 이다. 또한, 바람직한 실시예는 IEEE 스타일로 표준화된 포맷(format) 부동 소수점수의 가수에 대한 함수를발생시킨다. 따라서, 입력 수는 1/2 이상이고 선두 "1"비트가 내포되어 있는 1보다 작은 23비트의 고정 소수점수이다. 입력 X가 1/2<=X<1 을 갖기 때문에, 출력 R 또한 제한된 범위 1<R<=2 를 갖는다. 도 2는 룩업 테이블(102)의 값들 A, B, C가 바람직한 실시예에서 선택되는 방법을 예시하는데 이용되는 함수의 도면이다. 도 2에서, Xi는 보다 덜 중요한 모든 비트들에 대해 0이 가정된, 룩업 테이블(102)에 적용된 입력값들 X[23:16]의 값에 대응한다. Xi+1은 보다 덜 중요한 모든 비트들에 대해 0이 가정된, 룩업 테이블(102)에 적용된 입력값들 X[23:16]의 다음값에 대응한다. 예를 들면, X[23:16]이 000000102(이 표기법은 소수점 또는 표준화된 포맷의 함축된 "1"을 보여주지 않는다. 또한 이 함축된 "1"은 결코 변하지 않기 때문에 룩업 테이블에 인가될 필요가 없다.)인 경우, Xi는 1/2+1/256=0.50390625 일 것이며, Xi+1은 1/2+1/256+1/512=0.505859375인 X[23:16]=000000112에 대응할 것이다. 마찬가지로, Xi+1/2은 부가적인 최하위 비트로서 부가된 "1"을 갖는 Xi의 값에 대응한다. 즉, X[23:16]이 000000102인 경우, Xi+1/2은 0000001012= 1/2+1/256+1/1024 = 0.5048828125 의 값에 대응할 것이다.
인자들 △1(Xi), △2(Xi) 및 함수 F(X)가 도 2에 예시된다. 이들 인자들 및 Xi에서의 함수 F(X) 값은 특정 Xi에 대한 룩업 테이블(102)에 저장된 계수들 A, B, C를 결정하는데 이용된다. 실선(202)은 X에 대해 그려진 함수 F(X)를 예시한다. 바람직한 실시예에서 F(x)=1/x 이다. 이러한 도면과 유사한 제 2 실시예는이다. 제 1 계수 A는 A=F(Xi)-△2(Xi)로서 선택된다. 제 2 계수 B는이다. 제 3 계수 C는이다. 제 1 인자 △1(Xi)는 Xi및 Xi+1에서의 함수값의 차다. 즉, △1(Xi)=F(Xi)-F(Xi+1) 이다. 제 2 인자 △2(Xi)는 Xi에서의 F(X)와 Xi+1에서의 F(X) 간의 직선과 F(X) 사이의 Xi+1/2에서의 차다. 이것을 수학적으로 표현하면 다음과 같다.
본 발명의 여러 가지 특성 실시예들이 개시 및 예시되었지만, 본 발명은 개시 및 예시된 특정 형태 또는 배열로 한정되는 것이 아니다. 본 발명은 청구의 범위에 의해서만 한정된다.
룩업(look-up) 테이블, 2개의 부수(Booth)-인코딩된 승산기 및 커브-핏(curve-fit) 함수 발생기를 포함하는 본 발명에 따른 장치는 함수를 빨리 계산하게 한다.

Claims (10)

  1. 함수 계산기에 있어서,
    제 1 입력 비트 집합 - 상기 제 1 입력 비트 집합은 전체 입력 비트 집합의 부분집합이다 - 에 응답하여 제 1 계수, 제 2 계수, 제 3 계수를 출력하는 룩업 테이블(102),
    상기 제 1 계수로부터 유도되는 제 1 수, 상기 제 2 계수와 제 2 입력 비트 집합 - 상기 제 2 입력 비트 집합은 상기 전체 입력 비트 집합의 부분집합이다 - 의 제 1 변환의 곱으로부터 유도되는 제 2 수, 상기 제 3 계수와 제 3 입력 비트 집합 - 상기 제 3 입력 비트 집합은 상기 전체 입력 비트 집합의 부분집합이다 - 의 제 2 변환의 커브-핏 함수의 곱으로부터 유도되는 제 3 수의 합인 결과를 제공하는 가산기(112)를 포함하는 함수 계산기.
  2. 제 1 항에 있어서,
    상기 제 1 변환은 상기 제 2 입력 비트 집합의 2의 보수이며, 상기 제 2 변환은 상기 제 3 입력 비트 집합의 최상위 비트의 역인 함수 계산기.
  3. 함수 생성 방법에 있어서,
    전체 입력 비트 집합의 부분집합인 제 1 입력 비트 집합에 반응하여 제 1 계수, 제 2 계수, 제 3 계수를 찾는 단계,
    결과를 제공하기 위해 상기 제 1 계수로부터 유도되는 제 1 수, 상기 제 2 계수와 제 2 입력 비트 집합 - 상기 제 2 입력 비트 집합은 상기 전체 입력 비트 집합의 부분집합이다 - 의 제 1 변환의 곱으로부터 유도되는 제 2 수, 상기 제 3 계수와 제 3 입력 비트 집합 - 상기 제 3 입력 비트 집합은 상기 전체 입력 비트 집합의 부분집합이다 - 의 제 2 변화의 커브-핏 함수의 곱으로부터 유도되는 제 3 수를 가산하는 단계를 포함하는 함수 생성 방법.
  4. 제 3 항에 있어서,
    상기 제 2 입력 비트 집합 및 상기 제 3 입력 비트 집합은 동일한 비트들인 함수 생성 방법.
  5. 제 4 항에 있어서,
    상기 제 1 변환은 상기 제 2 입력 비트 집합의 2의 보수이며, 상기 제 2 변환은 상기 제 3 입력 비트 집합의 최상위 비트의 역인 함수 생성 방법.
  6. 함수 발생기에 있어서,
    전체 입력 비트 집합의 부분집합인 제 1 입력 비트 집합에 반응하여 제 1 계수, 제 2 계수, 제 3 계수를 출력하는 룩업 테이블(102),
    상기 제 1 계수로부터 유도되는 제 1 수, 제 2 수, 제 3 수의 합인 결과를 제공하는 가산기(112),
    상기 제 2 계수의 결과인 상기 제 2 수와, 제 1 승산기에 입력되는 제 2 입력 비트 집합 - 상기 제 2 입력 비트 집합은 상기 전체 입력 비트 집합의 부분집합이다 - 을 제공하는 제 1 승산기(104),
    상기 제 3 계수의 결과인 상기 제 3 수와, 제 2 승산기에 입력되는 제 4 수를 제공하는 제 2 승산기(110),
    상기 전체 입력 비트 집합의 부분집합인 제 3 입력 비트 집합으로부터 상기 제 4 수를 제공하는 커브-핏 함수 발생기(108)를 포함하는 함수 발생기.
  7. 제 6 항에 있어서,
    상기 제 1 변환은 상기 제 2 입력 비트 집합의 2의 보수이며, 상기 제 2 변환은 상기 제 3 입력 비트 집합의 최상위 비트의 역인 함수 발생기.
  8. 제 7 항에 있어서,
    상기 룩업 테이블(102)의 내용은 상기 전체 입력 비트 집합의 역수를 기결정된 수의 유효 비트들로 근사화한 상기 결과를 제공하도록 선택되는 함수 발생기.
  9. 제 7 항에 있어서,
    상기 룩업 테이블(102)의 내용은 상기 전체 입력 비트 집합의 제곱근의 역수를 기결정된 수의 유효 비트들로 근사화한 상기 결과를 제공하도록 선택되는 함수 발생기.
  10. 제 7 항에 있어서,
    상기 커브-핏 함수는 대략 제곱 함수인 함수 발생기.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6963895B1 (en) * 2000-05-01 2005-11-08 Raza Microelectronics, Inc. Floating point pipeline method and circuit for fast inverse square root calculations
US7266576B2 (en) * 2002-12-24 2007-09-04 Lockheed Martin Corporation Circuits and methods for implementing approximations to logarithms
JP3845636B2 (ja) * 2004-01-21 2006-11-15 株式会社東芝 関数近似値の演算器
US8346831B1 (en) * 2006-07-25 2013-01-01 Vivante Corporation Systems and methods for computing mathematical functions

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5184317A (en) * 1989-06-14 1993-02-02 Pickett Lester C Method and apparatus for generating mathematical functions
US5175701A (en) * 1989-07-25 1992-12-29 Eastman Kodak Company System for performing linear interpolation
US5177698A (en) * 1990-07-09 1993-01-05 Eastman Kodak Company Selectable power of two coefficient signal combining circuit
AU3664293A (en) * 1993-02-01 1994-08-29 Pickett, Lester C. Low latency function generating apparatus and method
US5604691A (en) * 1995-01-31 1997-02-18 Motorola, Inc. Logarithm/inverse-logarithm converter utilizing a truncated Taylor series and method of use thereof
US6349319B1 (en) * 1999-01-29 2002-02-19 Sun Microsystems, Inc. Floating point square root and reciprocal square root computation unit in a processor

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