JP2642645B2 - 半導体基板の製造方法及び半導体装置の製造方法 - Google Patents
半導体基板の製造方法及び半導体装置の製造方法Info
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- JP2642645B2 JP2642645B2 JP62290640A JP29064087A JP2642645B2 JP 2642645 B2 JP2642645 B2 JP 2642645B2 JP 62290640 A JP62290640 A JP 62290640A JP 29064087 A JP29064087 A JP 29064087A JP 2642645 B2 JP2642645 B2 JP 2642645B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は三次元集積回路、光集積回路、Bi−CMOS（バ
イポーラとCMOSの混在しているもの）等の複合半導体装
置の製造方法及びそれに用いる半導体基板の製造方法に
係り、特に二枚の半導体単結晶基板を接合して複合半導
体装置を製造するのに好適な製造方法及びそれに用いる
半導体基板の製造方法に関する。
イポーラとCMOSの混在しているもの）等の複合半導体装
置の製造方法及びそれに用いる半導体基板の製造方法に
係り、特に二枚の半導体単結晶基板を接合して複合半導
体装置を製造するのに好適な製造方法及びそれに用いる
半導体基板の製造方法に関する。
〔従来の技術〕 従来技術として、二枚の半導体単結晶基板を接合する
ものとしては例えば特開昭61−5544号、特開昭61−1427
53号及び、特開昭61−182240号などが挙げられ、接合す
べき面を鏡面研磨し、200℃以上の温度で熱処理して接
合することが記載されている。
ものとしては例えば特開昭61−5544号、特開昭61−1427
53号及び、特開昭61−182240号などが挙げられ、接合す
べき面を鏡面研磨し、200℃以上の温度で熱処理して接
合することが記載されている。
上記従来技術は主として、２枚のシリコン（Si）単結
晶基板を酸化物絶縁膜を介して接合したもので、この絶
縁膜を利用して、その上のSi基板に素子を形成した場合
における隣接する素子間の誘電体による分離を向上させ
ようというもので、接合された半導体単結晶基板そのも
のの処理の問題については配慮されていなかった。つま
り当初用いた単結晶基板上に素子を組込むものであっ
た。
晶基板を酸化物絶縁膜を介して接合したもので、この絶
縁膜を利用して、その上のSi基板に素子を形成した場合
における隣接する素子間の誘電体による分離を向上させ
ようというもので、接合された半導体単結晶基板そのも
のの処理の問題については配慮されていなかった。つま
り当初用いた単結晶基板上に素子を組込むものであっ
た。
また、従来技術のうち各種のSOI（Ｓilicon ｏn Ｉns
ulator）技術に関しては以下の問題点が挙げられる。
ulator）技術に関しては以下の問題点が挙げられる。
（１）現在知られているいずれの技術でも、大面積かつ
高品質のSOI単結晶を形成することが困難であること。
高品質のSOI単結晶を形成することが困難であること。
（２）一方の基板に素子を形成しておき、その後他の基
板を貼合せ上層のSOI層に新らたに素子を形成する際に
は、既設の素子の安定化の面からプロセスの温度は600
℃程度の定温でなければならず、このことが素子を形成
する上での大きな制約となっていること。
板を貼合せ上層のSOI層に新らたに素子を形成する際に
は、既設の素子の安定化の面からプロセスの温度は600
℃程度の定温でなければならず、このことが素子を形成
する上での大きな制約となっていること。
さらにまた、半導体基板上に例えばシリコン半導体素
子と化合物半導体素子といった異種半導体を形成する各
種のヘテロエピタキシャル技術に関しては、以下の問題
点が挙げられる。
子と化合物半導体素子といった異種半導体を形成する各
種のヘテロエピタキシャル技術に関しては、以下の問題
点が挙げられる。
（１）良好なヘテロエピタキシーを可能にするには、物
質間で格子定数、熱膨張率などの値がほぼ等しくなけれ
ばならず、そのため物質の組合せに厳しい制約があるこ
と。
質間で格子定数、熱膨張率などの値がほぼ等しくなけれ
ばならず、そのため物質の組合せに厳しい制約があるこ
と。
（２）ところで現行の基板はり合せ（接合）技術は、Si
同士のはり合せにとどまっており、ヘテロエピタキシー
を利用した異種半導体薄膜のはり合せに関する実用的な
ものは知られていないこと。
同士のはり合せにとどまっており、ヘテロエピタキシー
を利用した異種半導体薄膜のはり合せに関する実用的な
ものは知られていないこと。
本発明は、上記従来の問題点を解決するためになされ
たもので、その目的とするところは、二枚の半導体単結
晶基板のはり合せ技術を更に改良することにより、大面
積かつ高品質のSOI構造、ヘテロ接合の形成、あるいは
三次元集積回路及び複数種の半導体材料を用いた複合半
導体集積回路の実現を可能とする改良された半導体装置
の製造方法及びそれを製造する半導体基板の製造方法を
提供することにある。
たもので、その目的とするところは、二枚の半導体単結
晶基板のはり合せ技術を更に改良することにより、大面
積かつ高品質のSOI構造、ヘテロ接合の形成、あるいは
三次元集積回路及び複数種の半導体材料を用いた複合半
導体集積回路の実現を可能とする改良された半導体装置
の製造方法及びそれを製造する半導体基板の製造方法を
提供することにある。
上記本発明の目的は、以下の手段で解決することがで
きる。
きる。
すなわち、本発明の第１の製造方法の発明の特徴点を
述べると以下のとおりである。
述べると以下のとおりである。
（１）少なくとも一方の接合すべき面がエピタキシャル
成長により形成された半導体単結晶層を有する二枚の半
導体単結晶基板を接合する工程と；前記接合された一方
の半導体単結晶基板のエピタキシャル成長により形成さ
れた半導体単結晶層を残して下地の半導体単結晶基板を
エッチング除去する工程とを備えたことを特徴とする。
成長により形成された半導体単結晶層を有する二枚の半
導体単結晶基板を接合する工程と；前記接合された一方
の半導体単結晶基板のエピタキシャル成長により形成さ
れた半導体単結晶層を残して下地の半導体単結晶基板を
エッチング除去する工程とを備えたことを特徴とする。
（２）上記二枚の半導体単結晶基板のうち一方の接合す
べき面がエピタキシャル成長により形成された化合物半
導体単結晶層を有する半導体単結晶基板から成り、他方
の接合すべき面が酸化物絶縁膜の形成されたシリコン単
結晶基板から成ることを特徴とする。
べき面がエピタキシャル成長により形成された化合物半
導体単結晶層を有する半導体単結晶基板から成り、他方
の接合すべき面が酸化物絶縁膜の形成されたシリコン単
結晶基板から成ることを特徴とする。
（３）上記エピタキシャル成長により形成された化合物
半導体単結晶層を有する半導体単結晶基板がゲルマニウ
ムもしくはシリコン単結晶から成ることを特徴とする。
半導体単結晶層を有する半導体単結晶基板がゲルマニウ
ムもしくはシリコン単結晶から成ることを特徴とする。
上記接合は通常200℃以上の加熱処理により行うが、
加熱温度の上限は基板の材質により異なり、一般的に実
用的な処理温度は一方の基板が化合物半導体層を有し、
他方の基板がシリコン単結晶から成る場合には、200〜6
00℃であり、両基板ともシリコン単結晶から成る場合に
は200〜1000℃である。
加熱温度の上限は基板の材質により異なり、一般的に実
用的な処理温度は一方の基板が化合物半導体層を有し、
他方の基板がシリコン単結晶から成る場合には、200〜6
00℃であり、両基板ともシリコン単結晶から成る場合に
は200〜1000℃である。
次に第２の製造方法の発明の特徴点を述べると以下の
とおりである。
とおりである。
（１）少なくとも一方の接合すべき面がエピタキシャル
成長により形成され、かつその領域内に能動素子が形成
された半導体単結晶層を有する二枚の半導体単結晶基板
を接合する工程と；前記接合された半導体単結晶基板の
少なくとも前記エピタキシャル成長により形成され、か
つその領域内に能動素子が形成された半導体単結晶層を
残して下地単結晶基板をエッチング除去する工程とを備
えたことを特徴とする。
成長により形成され、かつその領域内に能動素子が形成
された半導体単結晶層を有する二枚の半導体単結晶基板
を接合する工程と；前記接合された半導体単結晶基板の
少なくとも前記エピタキシャル成長により形成され、か
つその領域内に能動素子が形成された半導体単結晶層を
残して下地単結晶基板をエッチング除去する工程とを備
えたことを特徴とする。
（２）上記半導体単結晶基板の接合工程において上記二
枚の半導体単結晶基板は接着剤を介して加圧、加熱下で
接合され、上記接着剤が耐熱性有機高分子樹脂もしくは
流動性シリカから成り、上記二枚の半導体単結晶基板の
接合すべき少なくとも一方の面に前記接着剤が塗布さ
れ、上記接合面の接着剤に少なくともボイドが発生しな
い加圧下で加熱することにより前記接着剤を固化させ前
記二枚の半導体単結晶基板を接合することを特徴とす
る。
枚の半導体単結晶基板は接着剤を介して加圧、加熱下で
接合され、上記接着剤が耐熱性有機高分子樹脂もしくは
流動性シリカから成り、上記二枚の半導体単結晶基板の
接合すべき少なくとも一方の面に前記接着剤が塗布さ
れ、上記接合面の接着剤に少なくともボイドが発生しな
い加圧下で加熱することにより前記接着剤を固化させ前
記二枚の半導体単結晶基板を接合することを特徴とす
る。
この発明によれば、比較的定温（200〜400℃）で接合
することができるので、エピタキシャル成長により形成
された半導体単結晶層内にあらかじめ設けられた、能動
素子の特性を何ら劣化させることなく接合できる。耐熱
性有機高分子樹脂としては、例えばポリイミド樹脂、エ
ポキシ樹脂など半導体の製造分野で良く知られた材料が
用いられる。また、エピタキシャル成長により形成され
た半導体単結晶としては前記第１の発明同様化合物半導
体が用いられ得ることは勿論である。
することができるので、エピタキシャル成長により形成
された半導体単結晶層内にあらかじめ設けられた、能動
素子の特性を何ら劣化させることなく接合できる。耐熱
性有機高分子樹脂としては、例えばポリイミド樹脂、エ
ポキシ樹脂など半導体の製造分野で良く知られた材料が
用いられる。また、エピタキシャル成長により形成され
た半導体単結晶としては前記第１の発明同様化合物半導
体が用いられ得ることは勿論である。
次に第３の製造方法の発明の特徴点を述べると以下の
とおりである。
とおりである。
（１）少なくとも一方の接合すべき面がエピタキシャル
成長により形成された半導体単結晶層とその表面に接合
面の接合層としてアモルファスシリコン膜、シリコン酸
化膜、もしくは多結晶シリコン膜を形成した二枚の半導
体単結晶基板を接合する工程と；前記接合された一方の
半導体単結晶基板のエピタキシャル成長により形成され
た半導体単結晶層を残して下地の半導体単結晶基板をエ
ッチング除去する工程とを備えたことを特徴とする。
成長により形成された半導体単結晶層とその表面に接合
面の接合層としてアモルファスシリコン膜、シリコン酸
化膜、もしくは多結晶シリコン膜を形成した二枚の半導
体単結晶基板を接合する工程と；前記接合された一方の
半導体単結晶基板のエピタキシャル成長により形成され
た半導体単結晶層を残して下地の半導体単結晶基板をエ
ッチング除去する工程とを備えたことを特徴とする。
（２）上記二枚の半導体単結晶基板のうち一方の接合す
べき面のエピタキシャル成長により形成された半導体単
結晶層が化合物半導体単結晶から成り、他方の接合すべ
き面が酸化物絶縁膜の形成されたシリコン単結晶基板か
ら成ることを特徴とする。
べき面のエピタキシャル成長により形成された半導体単
結晶層が化合物半導体単結晶から成り、他方の接合すべ
き面が酸化物絶縁膜の形成されたシリコン単結晶基板か
ら成ることを特徴とする。
（３）上記エピタキシャル成長により形成された半導体
単結晶層上に接合層として形成するアモルファスシリコ
ン膜、シリコン酸化膜もしくは多結晶シリコン膜の形成
はCVD法による薄膜形成法により形成することを特徴と
する。
単結晶層上に接合層として形成するアモルファスシリコ
ン膜、シリコン酸化膜もしくは多結晶シリコン膜の形成
はCVD法による薄膜形成法により形成することを特徴と
する。
次に第４の製造方法の発明の特徴点を述べると以下の
とおりである。
とおりである。
（１）一方の接合すべき面がエピタキシャル成長により
形成され、かつその領域に能動素子が形成され、しかも
その表面に前記能動素子の電極パターンが露出した半導
体単結晶層を有する半導体単結晶基板と、他方の接合す
べきその表面領域にも能動素子が形成され、かつその表
面に前記能動素子の電極パターンが露出した半導体単結
晶基板とを準備する工程と；上記二枚の基板表面の電極
パターン同士が対向一致するよう位置合せし、接着剤を
介して加圧、加熱下で接合する工程と；前記接合された
半導体単結晶基板のうち前記エピタキシャル成長により
形成され、かつその領域に能動素子が形成された半導体
単結晶層を残して下地半導体単結晶基板をエッチング除
去する工程と；前記基板のエッチング除去により露出し
たエピタキシャル成長により形成された半導体単結晶層
表面側より、前記接合された他方の半導体単結晶基板上
の能動素子電極パターン上に至る貫通孔を設け、前記貫
通孔内に配線導体層を埋め込み、前記両電極パターン間
を電気的に接続すると共に前記エピタキシャル層上に露
出した電極を形成する工程とを備えたことを特徴とす
る。
形成され、かつその領域に能動素子が形成され、しかも
その表面に前記能動素子の電極パターンが露出した半導
体単結晶層を有する半導体単結晶基板と、他方の接合す
べきその表面領域にも能動素子が形成され、かつその表
面に前記能動素子の電極パターンが露出した半導体単結
晶基板とを準備する工程と；上記二枚の基板表面の電極
パターン同士が対向一致するよう位置合せし、接着剤を
介して加圧、加熱下で接合する工程と；前記接合された
半導体単結晶基板のうち前記エピタキシャル成長により
形成され、かつその領域に能動素子が形成された半導体
単結晶層を残して下地半導体単結晶基板をエッチング除
去する工程と；前記基板のエッチング除去により露出し
たエピタキシャル成長により形成された半導体単結晶層
表面側より、前記接合された他方の半導体単結晶基板上
の能動素子電極パターン上に至る貫通孔を設け、前記貫
通孔内に配線導体層を埋め込み、前記両電極パターン間
を電気的に接続すると共に前記エピタキシャル層上に露
出した電極を形成する工程とを備えたことを特徴とす
る。
（２）上記二枚の半導体単結晶基板のうち一方の接合す
べき面がエピタキシャル成長により形成された化合物半
導体単結晶層を有するゲルマニウムもしくはシリコン単
結晶基板から成り、前記化合物半導体層領域内に能動素
子が形成されていることを特徴とする。
べき面がエピタキシャル成長により形成された化合物半
導体単結晶層を有するゲルマニウムもしくはシリコン単
結晶基板から成り、前記化合物半導体層領域内に能動素
子が形成されていることを特徴とする。
（３）上記接着剤が耐熱性有機高分子樹脂もしくは流動
性シリカから成り、上記二枚の半導体単結晶基板の接合
すべき少なくとも一方の前に前記接着剤が塗布され、上
記接合面の接着剤に少なくともボイドが発生しない加圧
下で加熱することにより前記接着剤を固化させ前記二枚
の半導体単結晶基板を接合することを特徴とする。
性シリカから成り、上記二枚の半導体単結晶基板の接合
すべき少なくとも一方の前に前記接着剤が塗布され、上
記接合面の接着剤に少なくともボイドが発生しない加圧
下で加熱することにより前記接着剤を固化させ前記二枚
の半導体単結晶基板を接合することを特徴とする。
（４）上記エピタキシャル成長により形成された化合物
半導体単結晶層がGaAs系から成ると共にこれに光素子を
形成し、他方の接合すべき半導体単結晶基板をシリコン
単結晶で構成すると共にこの表面領域に集積回路を形成
し、前記光素子と前記集積回路とを相互の電極パターン
を通して上記配線導体により電気的に接続し、前記光素
子上に露出するよう電極を形成することを特徴とする。
半導体単結晶層がGaAs系から成ると共にこれに光素子を
形成し、他方の接合すべき半導体単結晶基板をシリコン
単結晶で構成すると共にこの表面領域に集積回路を形成
し、前記光素子と前記集積回路とを相互の電極パターン
を通して上記配線導体により電気的に接続し、前記光素
子上に露出するよう電極を形成することを特徴とする。
以上本発明の製造方法をまとめると、良質な薄膜単結
晶膜をはり合せ（接合）法で形成するには、特定のエッ
チング液に対してエッチングレートの大きい単結晶基板
の上に、エッチングレートの小さい半導体材料をエピタ
キシャル成長させ、その後、他方の半導体単結晶基板に
はり合せ、次いで上記エピタキシャル成長膜の下地単結
晶基板を完全にエッチング除去し、さらに好ましくは、
上記基板の除去されたエピタキシャル成長膜の表面を軽
くエッチングすることである。特に上記エピタキシャル
成長膜が下地基板と異なる物質から構成されるヘテロエ
ピタキシャルの場合には、エピタキシャル界面に結晶欠
陥が多く発生しており、それを除くためにも、上記のご
とくエピタキシャル成長膜表面の軽いエッチングは有効
である。
晶膜をはり合せ（接合）法で形成するには、特定のエッ
チング液に対してエッチングレートの大きい単結晶基板
の上に、エッチングレートの小さい半導体材料をエピタ
キシャル成長させ、その後、他方の半導体単結晶基板に
はり合せ、次いで上記エピタキシャル成長膜の下地単結
晶基板を完全にエッチング除去し、さらに好ましくは、
上記基板の除去されたエピタキシャル成長膜の表面を軽
くエッチングすることである。特に上記エピタキシャル
成長膜が下地基板と異なる物質から構成されるヘテロエ
ピタキシャルの場合には、エピタキシャル界面に結晶欠
陥が多く発生しており、それを除くためにも、上記のご
とくエピタキシャル成長膜表面の軽いエッチングは有効
である。
（１）本発明のはり合わせ法で、SOI構造、ヘテロ構造
を形成する場合、バルク結晶のはり合わせであり、また
結晶欠陥の多発する界面部分をエッチング除去した構造
となっているため、結晶性の問題は生じない。
を形成する場合、バルク結晶のはり合わせであり、また
結晶欠陥の多発する界面部分をエッチング除去した構造
となっているため、結晶性の問題は生じない。
（２）本発明のはり合わせ法で三次元構造のICを形成し
た場合、各層の素子を別々の半導体単結晶基板（ウェ
ハ）に形成した後、多層に積み上げる為、各層の素子を
形成する上でのプロセス間の干渉はない。
た場合、各層の素子を別々の半導体単結晶基板（ウェ
ハ）に形成した後、多層に積み上げる為、各層の素子を
形成する上でのプロセス間の干渉はない。
（３）本発明のはり合わせ法によりSOI構造、ヘテロ構
造の形成を行なうためには、はり合わせた一方の単結晶
基板（ウェハ）をけずり薄くする必要があるが、これは
上記単結晶基板とその上に形成されたエピタキシャル層
のエッチレートの違いを利用し、エッチレートの小さい
エピタキシャル層のみを残すようにすることで実現でき
る。また、ヘテロ構造を形成するには、特定の単結晶基
板の上に形成したヘテロエピタキシャル層をはり合わせ
法により所望の半導体単結晶基板の上に移し変える。従
ってヘテロエピタキシャル成長の際には、格子定数、熱
膨張率等の整合した結晶成長に最適の単結晶基板を用い
ることができ高品質のエピタキシャル層を形成すること
ができる。
造の形成を行なうためには、はり合わせた一方の単結晶
基板（ウェハ）をけずり薄くする必要があるが、これは
上記単結晶基板とその上に形成されたエピタキシャル層
のエッチレートの違いを利用し、エッチレートの小さい
エピタキシャル層のみを残すようにすることで実現でき
る。また、ヘテロ構造を形成するには、特定の単結晶基
板の上に形成したヘテロエピタキシャル層をはり合わせ
法により所望の半導体単結晶基板の上に移し変える。従
ってヘテロエピタキシャル成長の際には、格子定数、熱
膨張率等の整合した結晶成長に最適の単結晶基板を用い
ることができ高品質のエピタキシャル層を形成すること
ができる。
（４）また、本発明のはり合わせ法を用い、予めそれぞ
れの単結晶基板に能動素子が組込まれ前記能動素子の電
極パッドの形成された面を互に接合面として接合する場
合には、前記のとおり絶縁材から成る例えば流動性シリ
カもしくは耐熱性有機高分子樹脂を接合剤として用いる
が、接合に際しては上記少なくとも一方の接合面に接合
剤を例えばスピン塗布しておき、これを重ね合せ、接合
剤を固化させるために加熱しつつ基板の両面から圧力を
加えればよい。圧力を加える目的は接合剤が固化する際
にボイド（空孔）が発生しないようにすることと、二枚
の基板を平行に接合することにある。
れの単結晶基板に能動素子が組込まれ前記能動素子の電
極パッドの形成された面を互に接合面として接合する場
合には、前記のとおり絶縁材から成る例えば流動性シリ
カもしくは耐熱性有機高分子樹脂を接合剤として用いる
が、接合に際しては上記少なくとも一方の接合面に接合
剤を例えばスピン塗布しておき、これを重ね合せ、接合
剤を固化させるために加熱しつつ基板の両面から圧力を
加えればよい。圧力を加える目的は接合剤が固化する際
にボイド（空孔）が発生しないようにすることと、二枚
の基板を平行に接合することにある。
なお、上記（１）に述べたバルク結晶のはり合せの場
合には、接合剤を要せず、はり合せ面を鏡面研摩により
平滑にしておくだけで十分に接合可能である。そして、
この場合には加熱処理するだけでよく、加圧する必要は
ない。むしろ基板に不必要な歪を与えることになるの
で、加圧しない方がよい。
合には、接合剤を要せず、はり合せ面を鏡面研摩により
平滑にしておくだけで十分に接合可能である。そして、
この場合には加熱処理するだけでよく、加圧する必要は
ない。むしろ基板に不必要な歪を与えることになるの
で、加圧しない方がよい。
以下、図面により本発明の実施例を示し、具体的に説
明する。
明する。
第１図は、二枚の半導体単結晶基板をはり合せる原理
説明図で、絶縁膜上への単結晶薄膜の形成方法、即ちSO
I構造の形成方法を示したものである。
説明図で、絶縁膜上への単結晶薄膜の形成方法、即ちSO
I構造の形成方法を示したものである。
第１図（ａ）は、厚さ0.4μｍの酸化膜１の付いたSi
基板２、第１図（ｂ）はSi基板４の上に化合物半導体と
してGaAs3を５μｍ厚さに通常のMBE（Ｍolecular Ｂeam
Ｅpitaxy）の方法でヘテロエピタキシャル成長させた
ものである。次に第１図（ｃ）に示すようにそれらの試
料の表面同士を対向させ、直接、あるいは接着性を向上
させるためアモルファスシリコン（以下、ａ−Siと表示
する）をGaAs3上に0.1μｍ堆積した後、はり合わせ、両
側からウェハに均一に加圧した状態で（直接はり合せの
場合は加圧不要）、200℃〜600℃の温度で１時間アニー
ルする。次に第１図（ｄ）に示すようにSi基板４を弗酸
と硝酸の混合液で完全にエッチング除去する。第１図
（ｂ）に示したGaAsとSiとのヘテロエピタキシャル層の
界面部分の結晶性が問題となる場合には第１図（ｄ）の
工程の後にGaAs膜３のSi基板４との界面部分つまりGaAs
膜３の露出面31をアンモニアと過酸化水素水と水の混合
液で軽くエッチングし、欠陥層を除去することで解決で
きる。また、第１図（ｂ）の工程においてSi基板４の代
わりにGaAsと格子定数が近いGe基板を用いれば高品質の
GaAs/Ge結晶を形成することができる。この場合にも、
上記第１図（ｃ）の工程を用いることによりSi基板２上
に酸化膜１を介してGaAs3面を接合することによりGe基
板４をはり合せることができ、第１図（ｄ）の工程によ
りGe基板４をエッチング除去し、Si基板２上にGaAs層３
を転写できることは云うまでもない。
基板２、第１図（ｂ）はSi基板４の上に化合物半導体と
してGaAs3を５μｍ厚さに通常のMBE（Ｍolecular Ｂeam
Ｅpitaxy）の方法でヘテロエピタキシャル成長させた
ものである。次に第１図（ｃ）に示すようにそれらの試
料の表面同士を対向させ、直接、あるいは接着性を向上
させるためアモルファスシリコン（以下、ａ−Siと表示
する）をGaAs3上に0.1μｍ堆積した後、はり合わせ、両
側からウェハに均一に加圧した状態で（直接はり合せの
場合は加圧不要）、200℃〜600℃の温度で１時間アニー
ルする。次に第１図（ｄ）に示すようにSi基板４を弗酸
と硝酸の混合液で完全にエッチング除去する。第１図
（ｂ）に示したGaAsとSiとのヘテロエピタキシャル層の
界面部分の結晶性が問題となる場合には第１図（ｄ）の
工程の後にGaAs膜３のSi基板４との界面部分つまりGaAs
膜３の露出面31をアンモニアと過酸化水素水と水の混合
液で軽くエッチングし、欠陥層を除去することで解決で
きる。また、第１図（ｂ）の工程においてSi基板４の代
わりにGaAsと格子定数が近いGe基板を用いれば高品質の
GaAs/Ge結晶を形成することができる。この場合にも、
上記第１図（ｃ）の工程を用いることによりSi基板２上
に酸化膜１を介してGaAs3面を接合することによりGe基
板４をはり合せることができ、第１図（ｄ）の工程によ
りGe基板４をエッチング除去し、Si基板２上にGaAs層３
を転写できることは云うまでもない。
上記実施例においては、Si基板又はGe基板上に形成し
たGaAsエピタキシャル膜をSi基板上に転写する方法につ
いて説明した。この方法が他のヘテロ構造の形成につい
ても有効であることは云うまでもない。実際、GaAsエピ
タキシャル膜の代りにAl GaAs、GaP、ZnS、InP、等の化
合物半導体エピタキシャル膜を用いた場合でも、同じ方
法が適用できた。
たGaAsエピタキシャル膜をSi基板上に転写する方法につ
いて説明した。この方法が他のヘテロ構造の形成につい
ても有効であることは云うまでもない。実際、GaAsエピ
タキシャル膜の代りにAl GaAs、GaP、ZnS、InP、等の化
合物半導体エピタキシャル膜を用いた場合でも、同じ方
法が適用できた。
第２図は、二枚のウェハを対向させ、相互に位置合せ
してはり合せる他の実施例を示したものである。第２図
（ａ）に示すように位置合わせターゲット７（模式的に
平面図で示した）を通常のホトリソグラフィとエッチン
グにより形成した他方の基板としてのSiウェハ２に、ポ
リイミド樹脂あるいは流動性シリカ液５をウェハの平坦
化に必要なだけの厚さに塗布する。もう一方の基板とし
てのウェハはSi基板４にGaAs3を通常のMBEの方法により
所望の厚さだけエピタキシャル成長させその上に厚さ0.
5μｍのSiO2膜１を通常のCVD（Ｃhemical Ｖapor Ｄepo
sition）の方法により形成し、それに位置合わせターゲ
ット６（模式的に平面図で示した）をホトリソグラフィ
によりパターニングする。そしてターゲット部の下部周
辺８の基板を裏面からのホトリソグラフィ及びエッチン
グ技術により除去する。この２枚のウェハを対向させSi
O2膜１を通して位置合わせターゲット６と７を位置合わ
せし、はり合わせる。すなわち、第２図（ｂ）に示すよ
うに、通常のコンタクト方式のマスクアライナーと類似
の接合装置20を用いて、Ｘ−Ｙの二次元方向に移動可能
なステージ22上に他方のウェハ２を吸着支持し、対向す
る基板支持体23に一方のウェハ４を吸着固定し、位置合
せ用の８の基板除去部分を通して顕微鏡21により二枚の
ウェハ２、４の位置合せを行なう。位置合せ完了後ウェ
ハの背面から加圧し、両ウェハをはり付ける。なお、こ
の接合装置20はステージ22と支持体23とが相対的に上、
下移動することにより二枚のウェハに圧力を加えること
ができるようになっており、また図面は省略されている
が両ウェハの接合面を所定温度に加熱することができる
ように加熱手段も設けられている。
してはり合せる他の実施例を示したものである。第２図
（ａ）に示すように位置合わせターゲット７（模式的に
平面図で示した）を通常のホトリソグラフィとエッチン
グにより形成した他方の基板としてのSiウェハ２に、ポ
リイミド樹脂あるいは流動性シリカ液５をウェハの平坦
化に必要なだけの厚さに塗布する。もう一方の基板とし
てのウェハはSi基板４にGaAs3を通常のMBEの方法により
所望の厚さだけエピタキシャル成長させその上に厚さ0.
5μｍのSiO2膜１を通常のCVD（Ｃhemical Ｖapor Ｄepo
sition）の方法により形成し、それに位置合わせターゲ
ット６（模式的に平面図で示した）をホトリソグラフィ
によりパターニングする。そしてターゲット部の下部周
辺８の基板を裏面からのホトリソグラフィ及びエッチン
グ技術により除去する。この２枚のウェハを対向させSi
O2膜１を通して位置合わせターゲット６と７を位置合わ
せし、はり合わせる。すなわち、第２図（ｂ）に示すよ
うに、通常のコンタクト方式のマスクアライナーと類似
の接合装置20を用いて、Ｘ−Ｙの二次元方向に移動可能
なステージ22上に他方のウェハ２を吸着支持し、対向す
る基板支持体23に一方のウェハ４を吸着固定し、位置合
せ用の８の基板除去部分を通して顕微鏡21により二枚の
ウェハ２、４の位置合せを行なう。位置合せ完了後ウェ
ハの背面から加圧し、両ウェハをはり付ける。なお、こ
の接合装置20はステージ22と支持体23とが相対的に上、
下移動することにより二枚のウェハに圧力を加えること
ができるようになっており、また図面は省略されている
が両ウェハの接合面を所定温度に加熱することができる
ように加熱手段も設けられている。
以上の方法により対向した二枚のウェハを精度よく位
置合せしてはり合せることが可能となる。
置合せしてはり合せることが可能となる。
第３図は、二枚のウェハにそれぞれあらかじめ能動素
子が形成されている半導体単結晶基板の素子の電極が形
成されている面を対向させてはり合せ、上、下基板の素
子間を配線導体で電気的に接続したいわゆる三次元構造
の半導体装置の形成方法を示した本発明の異なる実施例
となる工程図を示したものである。第３図（ａ）、
（ｂ）は、それぞれ第１図（ａ）、（ｂ）と同じ基板
（ウェハ）に所望の能動素子（図省略）及び電極９（9
1、92）を形成したものである。第３図（ｃ）は上記基
板２、４の能動素子形成面に接着剤５としてポリイミド
樹脂又は流動性シリカをスピン塗布して、第２図
（ａ）、（ｂ）の位置合せ方法及び接合位置によりはり
合せ、基板の両背面から約10kg/cm2の圧力で加圧した状
態で350℃で１時間熱処理し接合部の接着剤５を固化さ
せた後、基板４を第１図（ｄ）と同一のプロセスでエッ
チング除去した後の状態を示したものである。第３図
（ｄ）は、基板２に形成された能動素子の電極91と対向
するGaAsエピタキシャル膜３に形成された能動素子の電
極92とを配線接続するための途中の開孔工程を示したも
のである。先ず、第３図（ｃ）に示された基板４除去後
のGaAsエピタキシャル膜３上に、通常のCVD法により絶
縁膜としてSiO210を5000Å形成し、両電極91、92の重な
ったスルーホール形成面にホトリソグラフィと異方性ド
ライエッチングにより電極92に達する穴を開け、その穴
の側壁にも上記CVD法によりSiO2絶縁膜10を形成し電極9
2の露出面を除いて穴の周囲をSiO2で完全に覆う。次い
でドライエッチングにより穴の底部をエッチングし下方
の電極91の露出面まで掘り下げる。上記第３図（ｄ）は
この状態を示している。次に第３図（ｅ）は最終的に両
電極91、92が配線接続された状態を示す図で、上記第３
図（ｄ）により電極91に至る穴（スルーホール）が形成
されたところに、例えばAlのごとき配線材料11を蒸着す
ることにより埋込み、ホトリソグラフィによるパターニ
ングにより上部のSiO2膜面に電極11パターンを形成す
る。以上の工程により、目的とする多層構造集積回路に
おいて層間の三次元的配線の形成が可能となる。
子が形成されている半導体単結晶基板の素子の電極が形
成されている面を対向させてはり合せ、上、下基板の素
子間を配線導体で電気的に接続したいわゆる三次元構造
の半導体装置の形成方法を示した本発明の異なる実施例
となる工程図を示したものである。第３図（ａ）、
（ｂ）は、それぞれ第１図（ａ）、（ｂ）と同じ基板
（ウェハ）に所望の能動素子（図省略）及び電極９（9
1、92）を形成したものである。第３図（ｃ）は上記基
板２、４の能動素子形成面に接着剤５としてポリイミド
樹脂又は流動性シリカをスピン塗布して、第２図
（ａ）、（ｂ）の位置合せ方法及び接合位置によりはり
合せ、基板の両背面から約10kg/cm2の圧力で加圧した状
態で350℃で１時間熱処理し接合部の接着剤５を固化さ
せた後、基板４を第１図（ｄ）と同一のプロセスでエッ
チング除去した後の状態を示したものである。第３図
（ｄ）は、基板２に形成された能動素子の電極91と対向
するGaAsエピタキシャル膜３に形成された能動素子の電
極92とを配線接続するための途中の開孔工程を示したも
のである。先ず、第３図（ｃ）に示された基板４除去後
のGaAsエピタキシャル膜３上に、通常のCVD法により絶
縁膜としてSiO210を5000Å形成し、両電極91、92の重な
ったスルーホール形成面にホトリソグラフィと異方性ド
ライエッチングにより電極92に達する穴を開け、その穴
の側壁にも上記CVD法によりSiO2絶縁膜10を形成し電極9
2の露出面を除いて穴の周囲をSiO2で完全に覆う。次い
でドライエッチングにより穴の底部をエッチングし下方
の電極91の露出面まで掘り下げる。上記第３図（ｄ）は
この状態を示している。次に第３図（ｅ）は最終的に両
電極91、92が配線接続された状態を示す図で、上記第３
図（ｄ）により電極91に至る穴（スルーホール）が形成
されたところに、例えばAlのごとき配線材料11を蒸着す
ることにより埋込み、ホトリソグラフィによるパターニ
ングにより上部のSiO2膜面に電極11パターンを形成す
る。以上の工程により、目的とする多層構造集積回路に
おいて層間の三次元的配線の形成が可能となる。
次に第４図〜第６図は、上記第１図〜第３図に示した
基本的製造工程を用いて、より具体的な半導体装置を製
造する更に異なる実施例を示したものである。
基本的製造工程を用いて、より具体的な半導体装置を製
造する更に異なる実施例を示したものである。
すなわち、第４図（ａ）はn+−Si基板42上にバイポー
ラIC12を形成したSiウェハと、第４図（ｂ）に示したn+
−Si基板44上にN-−Si13をエピタキシャル成長させそこ
にCMOS ICを形成したウェハとを前記第１図〜第３図に
示したものと同じ方法ではり合わせ、三次元的に配線し
たいわゆるBi−CMOS構造の複合半導体装置である。つま
り、第４図（ｃ）は、第３図（ｃ）に相当する工程を、
第４図（ｄ）は同じく第３図（ｄ）を経て第３図（ｅ）
に相当する工程を示したものである。同図において、符
号１はIC部上に形成された絶縁膜（この場合SiO2）を、
91、92はそれぞれ電極（この場合Al）を、５はポリイミ
ド樹脂又は流動性シリカからなる接着剤を、11は層間の
配線材料（この場合Al）を示す。この製造方法では、予
め一方のウェハにはバイポーラICを、他方のウェハには
CMOS ICをそれぞれ独立に形成しておくことができるの
で、プロセスの熱処理条件の制限が大幅にゆるめられ、
また全体の工程も短くできる。
ラIC12を形成したSiウェハと、第４図（ｂ）に示したn+
−Si基板44上にN-−Si13をエピタキシャル成長させそこ
にCMOS ICを形成したウェハとを前記第１図〜第３図に
示したものと同じ方法ではり合わせ、三次元的に配線し
たいわゆるBi−CMOS構造の複合半導体装置である。つま
り、第４図（ｃ）は、第３図（ｃ）に相当する工程を、
第４図（ｄ）は同じく第３図（ｄ）を経て第３図（ｅ）
に相当する工程を示したものである。同図において、符
号１はIC部上に形成された絶縁膜（この場合SiO2）を、
91、92はそれぞれ電極（この場合Al）を、５はポリイミ
ド樹脂又は流動性シリカからなる接着剤を、11は層間の
配線材料（この場合Al）を示す。この製造方法では、予
め一方のウェハにはバイポーラICを、他方のウェハには
CMOS ICをそれぞれ独立に形成しておくことができるの
で、プロセスの熱処理条件の制限が大幅にゆるめられ、
また全体の工程も短くできる。
第５図は、第５図（ａ）に示したICを形成したSiウェ
ハと２と、第５図（ｂ）に示したSi又はGe基板４上にヘ
テロエピタキシャル成長させた化合物半導体（例えばGa
As系）層16内に光素子（例えばレーザ発光素子や受光素
子等）を形成したウェハ４とを上記第４図と同様の工程
をとることにより、はり合せ、16の表面を浅くエッチン
グ除去（結晶欠陥部を除去するため）した後に、三次元
的に配線したものである。つまり、第５図（ｃ）は第４
図（ｃ）に、第５図（ｄ）は第４図（ｄ）にそれぞれ該
当する。かくして、下層にSi半導体装置、上層に化合物
半導体から成る光素子の積層されたいわゆるOE ICが実
現可能となる。なお、上記化合物半導体に光素子のみな
らず電界効果トランジスタを形成した場合においても同
様にSi ICと一体化して三次元ICを形成することができ
ることは云うまでもない。
ハと２と、第５図（ｂ）に示したSi又はGe基板４上にヘ
テロエピタキシャル成長させた化合物半導体（例えばGa
As系）層16内に光素子（例えばレーザ発光素子や受光素
子等）を形成したウェハ４とを上記第４図と同様の工程
をとることにより、はり合せ、16の表面を浅くエッチン
グ除去（結晶欠陥部を除去するため）した後に、三次元
的に配線したものである。つまり、第５図（ｃ）は第４
図（ｃ）に、第５図（ｄ）は第４図（ｄ）にそれぞれ該
当する。かくして、下層にSi半導体装置、上層に化合物
半導体から成る光素子の積層されたいわゆるOE ICが実
現可能となる。なお、上記化合物半導体に光素子のみな
らず電界効果トランジスタを形成した場合においても同
様にSi ICと一体化して三次元ICを形成することができ
ることは云うまでもない。
第６図は、第６図（ａ）に示すSi又はGeウェハ２と、
第６図（ｂ）に示すSi又はGe基板にGaAsをヘテロエピタ
キシャル成長（成長層３）させ、その上に高々100Åの
アモルファスシリコン（ａ−Si）又はアモルファスゲル
マニウム（ａ−Ge）18を通常のプラズマCVDにより堆積
したウェハ４の前記堆積面とを対向させ、第１図（ｃ）
と同様の方法ではり合せる。それを600℃で１時間加熱
処理し接合強度を大きくすると共にａ−Si又はａ−Ge18
を単結晶化する。なお、上記接着層を形成するａ−Siと
ａ−Geの選択は、第６図（ａ）の基板がSiの場合は、ａ
−Siとし、Geの場合はａ−Geとする。そして第６図
（ｃ）に示すように、エピタキシャル成長層３を残して
その基板であるウェハ４をエッチング除去する。このウ
ェハ４がSi基板の場合には弗酸と硝酸との混合液で容易
にエッチング除去することができる。さらに、基板４と
の界面に発生した結晶欠陥層19を除去するためにエピタ
キシャル層（GaAs層）３の表層部をアンモニアと過酸化
水素水と水との混合液等でエッチング除去する。かくし
て第６図（ｄ）に示すようにSi又はGe基板２上に良質な
GaAs単結晶層３を形成することができる。以上において
は、基板４としてSi基板上又はGe基板上にエピタキシャ
ル形成したGaAs薄膜を、基板２としてはSi基板又はGe基
板に転写する方法について説明した。この方法が他のヘ
テロ構造の形成についても有効であることはいうまでも
ない。実際、エピタキシャル層３としてGaAsの代わりに
Al GaAs、GaP、ZnS、InP等のその他の化合物半導体を用
いた場合でも同じ方法が適用できることが確認されてい
る。
第６図（ｂ）に示すSi又はGe基板にGaAsをヘテロエピタ
キシャル成長（成長層３）させ、その上に高々100Åの
アモルファスシリコン（ａ−Si）又はアモルファスゲル
マニウム（ａ−Ge）18を通常のプラズマCVDにより堆積
したウェハ４の前記堆積面とを対向させ、第１図（ｃ）
と同様の方法ではり合せる。それを600℃で１時間加熱
処理し接合強度を大きくすると共にａ−Si又はａ−Ge18
を単結晶化する。なお、上記接着層を形成するａ−Siと
ａ−Geの選択は、第６図（ａ）の基板がSiの場合は、ａ
−Siとし、Geの場合はａ−Geとする。そして第６図
（ｃ）に示すように、エピタキシャル成長層３を残して
その基板であるウェハ４をエッチング除去する。このウ
ェハ４がSi基板の場合には弗酸と硝酸との混合液で容易
にエッチング除去することができる。さらに、基板４と
の界面に発生した結晶欠陥層19を除去するためにエピタ
キシャル層（GaAs層）３の表層部をアンモニアと過酸化
水素水と水との混合液等でエッチング除去する。かくし
て第６図（ｄ）に示すようにSi又はGe基板２上に良質な
GaAs単結晶層３を形成することができる。以上において
は、基板４としてSi基板上又はGe基板上にエピタキシャ
ル形成したGaAs薄膜を、基板２としてはSi基板又はGe基
板に転写する方法について説明した。この方法が他のヘ
テロ構造の形成についても有効であることはいうまでも
ない。実際、エピタキシャル層３としてGaAsの代わりに
Al GaAs、GaP、ZnS、InP等のその他の化合物半導体を用
いた場合でも同じ方法が適用できることが確認されてい
る。
本発明によれば、Bi−CMOSにしてもOE ICにしても別
々のプロセスで予め形成した二枚のウェハをはり合せる
ことによって一体化するため、各々の要素能動素子を他
のプロセスからの制限を受けることなく最適のプロセス
で形成できる。また、単一のウェハで積上げる方式の従
来の主流プロセスに比較して工程を短くでき、歩留、生
産効率を改善できる。
々のプロセスで予め形成した二枚のウェハをはり合せる
ことによって一体化するため、各々の要素能動素子を他
のプロセスからの制限を受けることなく最適のプロセス
で形成できる。また、単一のウェハで積上げる方式の従
来の主流プロセスに比較して工程を短くでき、歩留、生
産効率を改善できる。
また、本発明を用いてのヘテロ構造の形成において
は、まず最適の基板上にヘテロエピタキシーを行なって
から、はり合わせ法により、所望の基板にエピタキシャ
ル層を移し換えるため、良質のエピタキシャル結晶を得
るための材料の整合性より生ずる制限を小さくすること
が可能である。また、はり合わせによってエピタキシャ
ル層を別の基板に移し換えた後エピタキシャル層のもと
のヘテロ接合付近の結晶欠陥層をエッチング除去し、良
質の結晶部分のみを残すことができる。
は、まず最適の基板上にヘテロエピタキシーを行なって
から、はり合わせ法により、所望の基板にエピタキシャ
ル層を移し換えるため、良質のエピタキシャル結晶を得
るための材料の整合性より生ずる制限を小さくすること
が可能である。また、はり合わせによってエピタキシャ
ル層を別の基板に移し換えた後エピタキシャル層のもと
のヘテロ接合付近の結晶欠陥層をエッチング除去し、良
質の結晶部分のみを残すことができる。
第１図（ａ）、（ｂ）、（ｃ）、（ｄ）は本発明の実施
例となる原理説明図、第２図（ａ）、（ｂ）は二枚のウ
ェハを位置合せしてはり合せる場合の本発明の異なる実
施例となる原理説明図、第３図（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）は二枚のウェハに予め能動素子
が設けられたもの同士を接着剤を用いてはり合せ一体構
造とした本発明の更に異なる実施例を示した工程図、第
４図（ａ）、（ｂ）、（ｃ）、（ｄ）はBi−CMOS構造の
実現に本発明を適用した場合の工程図、第５図（ａ）、
（ｂ）、（ｃ）、（ｄ）はSi IC上に化合物半導体によ
り光素子を形成した三次元ICの実現に本発明を適用した
場合の工程図、そして、第６図（ａ）、（ｂ）、
（ｃ）、（ｄ）は、はり合せの接合層として、ａ−Si又
はａ−Geを用いた場合の更に異なる本発明の実施例を示
した工程図である。 図において、 １……SiO2膜または絶縁膜 ２……Si基板 ３……GaAsエピタキシャル層 ４……Si又はGe基板 ５……ポリイミド樹脂または流動性シリカ ６、７……位置合わせターゲット ８……基板エッチ除去部分 ９、91、92……電極、10……絶縁膜 11……配線材料、12……バイポーラIC部 13……CMOS IC部、42、44……n+−Si基板 15……Si IC部、16……化合物光素子部 18……ａ−Si薄膜、19……結晶欠陥層 20……接合装置、21……アライナーの顕微鏡 22……ステージ、23……支持体
例となる原理説明図、第２図（ａ）、（ｂ）は二枚のウ
ェハを位置合せしてはり合せる場合の本発明の異なる実
施例となる原理説明図、第３図（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）は二枚のウェハに予め能動素子
が設けられたもの同士を接着剤を用いてはり合せ一体構
造とした本発明の更に異なる実施例を示した工程図、第
４図（ａ）、（ｂ）、（ｃ）、（ｄ）はBi−CMOS構造の
実現に本発明を適用した場合の工程図、第５図（ａ）、
（ｂ）、（ｃ）、（ｄ）はSi IC上に化合物半導体によ
り光素子を形成した三次元ICの実現に本発明を適用した
場合の工程図、そして、第６図（ａ）、（ｂ）、
（ｃ）、（ｄ）は、はり合せの接合層として、ａ−Si又
はａ−Geを用いた場合の更に異なる本発明の実施例を示
した工程図である。 図において、 １……SiO2膜または絶縁膜 ２……Si基板 ３……GaAsエピタキシャル層 ４……Si又はGe基板 ５……ポリイミド樹脂または流動性シリカ ６、７……位置合わせターゲット ８……基板エッチ除去部分 ９、91、92……電極、10……絶縁膜 11……配線材料、12……バイポーラIC部 13……CMOS IC部、42、44……n+−Si基板 15……Si IC部、16……化合物光素子部 18……ａ−Si薄膜、19……結晶欠陥層 20……接合装置、21……アライナーの顕微鏡 22……ステージ、23……支持体
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 27/06 ３２１Ｆ 27/146
Claims (16)
- 【請求項１】少なくとも一方の接合すべき面がエピタキ
シャル成長により形成された半導体単結晶層を有する二
枚の半導体単結晶基板を接合する工程と；前記接合され
た一方の半導体単結晶基板のエピタキシャル成長により
形成された半導体単結晶層を残して下地の半導体単結晶
基板をエッチング除去する工程とを備えたことを特徴と
する半導体基板の製造方法。 - 【請求項２】上記二枚の半導体単結晶基板のうち他方の
接合すべき面が酸化物絶縁膜の形成されたシリコン単結
晶基板から成ることを特徴とする特許請求の範囲第１項
記載の半導体基板の製造方法。 - 【請求項３】上記二枚の半導体単結晶基板のうち一方の
接合すべき面がエピタキシャル成長により形成された化
合物半導体単結晶層を有する半導体単結晶基板から成る
ことを特徴とする特許請求の範囲第１項もしくは第２項
記載の半導体基板の製造方法。 - 【請求項４】上記エピタキシャル成長により形成された
化合物半導体単結晶層を有する半導体単結晶基板がゲル
マニウムもしくはシリコン単結晶から成ることを特徴と
する特許請求の範囲第３項記載の半導体基板の製造方
法。 - 【請求項５】少なくとも一方の接合すべき面がエピタキ
シャル成長により形成され、かつその領域内に能動素子
が形成された半導体単結晶層を有する二枚の半導体単結
晶基板を接合する工程と；前記接合された半導体単結晶
基板の少なくとも前記エピタキシャル成長により形成さ
れ、かつその領域内に能動素子が形成された半導体単結
晶層を残して下地単結晶基板をエッチング除去する工程
とを備えたことを特徴とする半導体装置の製造方法。 - 【請求項６】上記二枚の半導体単結晶基板のうち一方の
接合すべき面がエピタキシャル成長により形成された化
合物半導体単結晶層を有するゲルマニウムもしくはシリ
コン単結晶基板から成り、他方の接合すべき面が酸化物
絶縁膜の形成されたシリコン単結晶基板から成ることを
特徴とする特許請求の範囲第５項記載の半導体装置の製
造方法。 - 【請求項７】上記半導体単結晶基板の接合工程において
上記二枚の半導体単結晶基板は接着剤を介して加圧、加
熱下で接合され、上記接着剤が耐熱性有機高分子樹脂も
しくは流動性シリカから成り、上記二枚の半導体単結晶
基板の接合すべき少なくとも一方の面に前記接着剤が塗
布され、上記接合面の接着剤に少なくともボイドが発生
しない加圧下で加熱することにより前記接着剤を固化さ
せ前記二枚の半導体単結晶基板を接合することを特徴と
する特許請求の範囲第５項もしくは第６項記載の半導体
装置の製造方法。 - 【請求項８】少なくとも一方の接合すべき面がエピタキ
シャル成長により形成された半導体単結晶層とその表面
に接合面の接合層としてアモルファスシリコン膜、シリ
コン酸化膜、もしくは多結晶シリコン膜を形成した二枚
の半導体単結晶基板を接合する工程と；前記接合された
一方の半導体単結晶基板のエピタキシャル成長により形
成された半導体単結晶層を残して下地の半導体単結晶基
板をエッチング除去する工程とを備えたことを特徴とす
る半導体基板の製造方法。 - 【請求項９】上記二枚の半導体単結晶基板のうち一方の
接合すべき面のエピタキシャル成長により形成された半
導体単結晶層が化合物半導体単結晶から成り、他方の接
合すべき面が酸化物絶縁膜の形成されたシリコン単結晶
基板から成ることを特徴とする特許請求の範囲第８項記
載の半導体基板の製造方法。 - 【請求項１０】上記エピタキシャル成長により形成され
た半導体単結晶層の基板がゲルマニウムもしくはシリコ
ン単結晶から成ることを特徴とする特許請求の範囲第９
項記載の半導体基板の製造方法。 - 【請求項１１】上記エピタキシャル成長により形成され
た半導体単結晶層上に接合層として形成するアモルファ
スシリコン膜、シリコン酸化膜もしくは多結晶シリコン
膜の形成はCVD法による薄膜形成法により形成すること
を特徴とする特許請求の範囲第８項記載の半導体基板の
製造方法。 - 【請求項１２】一方の接合すべき面がエピタキシャル成
長により形成され、かつその領域に能動素子が形成さ
れ、しかもその表面に前記能動素子の電極パターンが露
出した半導体単結晶層を有する半導体単結晶基板と、他
方の接合すべきその表面領域にも能動素子が形成され、
かつその表面に前記能動素子の電極パターンが露出した
半導体単結晶基板とを準備する工程と；上記二枚の基板
表面の電極パターン同士が対向一致するよう位置合せ
し、接着剤を介して加圧、加熱下で接合する工程と；前
記接合された半導体単結晶基板のうち前記エピタキシャ
ル成長により形成され、かつその領域に能動素子が形成
された半導体単結晶層を残して下地半導体単結晶基板を
エッチング除去する工程と；前記基板のエッチング除去
により露出したエピタキシャル成長により形成された半
導体単結晶層表面側より、前記接合された他方の半導体
単結晶基板上の能動素子電極パターン上に至る貫通孔を
設け、前記貫通孔内に配線導体層を埋め込み、前記両電
極パターン間を電気的に接続すると共に前記エピタキシ
ャル層上に露出した電極を形成する工程とを備えたこと
を特徴とする半導体装置の製造方法。 - 【請求項１３】上記二枚の半導体単結晶基板のうち一方
の接合すべき面がエピタキシャル成長により形成された
化合物半導体単結晶層を有するゲルマニウムもしくはシ
リコン単結晶基板から成り、前記化合物半導体層領域内
に能動素子が形成されていることを特徴とする特許請求
の範囲第12項記載の半導体装置の製造方法。 - 【請求項１４】上記接着剤が耐熱性有機高分子樹脂もし
くは流動性シリカから成り、上記二枚の半導体単結晶基
板の接合すべき少なくとも一方の前に前記接着剤が塗布
され、上記接合面の接着剤に少なくともボイドが発生し
ない加圧下で加熱することにより前記接着剤を固化させ
前記二枚の半導体単結晶基板を接合することを特徴とす
る特許請求の範囲第12項もしくは第13項記載の半導体装
置の製造方法。 - 【請求項１５】上記エピタキシャル成長により形成され
た化合物半導体単結晶層がGaAs系から成ると共にこれに
光素子を形成し、他方の接合すべき半導体単結晶基板を
シリコン単結晶で構成すると共にこの表面領域に集積回
路を形成し、前記光素子と前記集積回路とを相互の電極
パターンを通して上記配線導体により電気的に接続し、
前記光素子上に露出するよう電極を形成することを特徴
とする特許請求の範囲第13項もしくは第14項記載の半導
体装置の製造方法。 - 【請求項１６】特許請求の範囲第１項乃至第４項及び第
８項乃至第11項のいずれか一項に記載の半導体基板の製
造方法により製造された半導体装置を準備する工程と、
前記半導体基板中の上記半導体単結晶層上に素子を形成
する工程とを有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290640A JP2642645B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体基板の製造方法及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62290640A JP2642645B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体基板の製造方法及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01133341A JPH01133341A (ja) | 1989-05-25 |
| JP2642645B2 true JP2642645B2 (ja) | 1997-08-20 |
Family
ID=17758582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62290640A Expired - Lifetime JP2642645B2 (ja) | 1987-11-19 | 1987-11-19 | 半導体基板の製造方法及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642645B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01201948A (ja) * | 1988-02-05 | 1989-08-14 | Nec Corp | 半導体装置の製造方法 |
| JP2669368B2 (ja) * | 1994-03-16 | 1997-10-27 | 日本電気株式会社 | Ｓｉ基板上化合物半導体積層構造の製造方法 |
| US6287940B1 (en) * | 1999-08-02 | 2001-09-11 | Honeywell International Inc. | Dual wafer attachment process |
| JP4438038B2 (ja) * | 2000-07-19 | 2010-03-24 | キヤノン株式会社 | 面型受光素子、およびその製造方法 |
| JP2006080399A (ja) * | 2004-09-10 | 2006-03-23 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| KR100856941B1 (ko) * | 2008-01-07 | 2008-09-04 | 주식회사 동부하이텍 | 이미지센서 및 그 제조방법 |
| TW200945506A (en) * | 2008-04-18 | 2009-11-01 | Quan-Cheng Du | Method for combining semiconductor structure and substrate, and high luminous efficiency device manufactured by using the method |
| JP5601079B2 (ja) | 2010-08-09 | 2014-10-08 | 三菱電機株式会社 | 半導体装置、半導体回路基板および半導体回路基板の製造方法 |
| JP6165127B2 (ja) * | 2014-12-22 | 2017-07-19 | 三菱重工工作機械株式会社 | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61145839A (ja) * | 1984-12-20 | 1986-07-03 | Toshiba Corp | 半導体ウエ−ハの接着方法および接着治具 |
-
1987
- 1987-11-19 JP JP62290640A patent/JP2642645B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01133341A (ja) | 1989-05-25 |
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