CN101584024B - 多层结构及其制备工艺 - Google Patents

多层结构及其制备工艺 Download PDF

Info

Publication number
CN101584024B
CN101584024B CN2008800020084A CN200880002008A CN101584024B CN 101584024 B CN101584024 B CN 101584024B CN 2008800020084 A CN2008800020084 A CN 2008800020084A CN 200880002008 A CN200880002008 A CN 200880002008A CN 101584024 B CN101584024 B CN 101584024B
Authority
CN
China
Prior art keywords
layer
pattern
silicon
silicon substrate
active layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2008800020084A
Other languages
English (en)
Other versions
CN101584024A (zh
Inventor
法布里斯·勒泰特
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of CN101584024A publication Critical patent/CN101584024A/zh
Application granted granted Critical
Publication of CN101584024B publication Critical patent/CN101584024B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H01L21/02645—Seed materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/933—Germanium or silicon or Ge-Si on III-V

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Laminated Bodies (AREA)

Abstract

本发明涉及一种制备多层结构的工艺，该工艺包括至少以下步骤：a)在硅衬底上外延生长生长层(S1)；b)在生长层中形成至少一个图案(S2、S3)；c)在硅衬底上沉积氧化物层(S5)；d)将硅有源层转移到氧化物层上(S7-S10)；e)在每个图案的上方的硅有源层和氧化物层二者中形成空腔(S11，S12)；和f)在空腔中从生长层的每个暴露的图案生长III-V材料(S14)。

Description

多层结构及其制备工艺
技术领域
本发明涉及一种制备使得更容易集成电子、光电子和/或功率组件/功能性(functionality)的多层复合结构的工艺。
背景技术
在同一个平台上，制造用于集成MOS型电子组件(例如CMOS电路)和III-V型电子、光电子和/或功率组件(例如晶体管或光源/探测器)的结构依赖于下述二者在相同衬底上结合的能力：
允许制造MOS电子组件的高结晶质量的单晶硅层；和
用于制造III-V电子、光电子和/或功率组件的III-V材料(GaAs、InP及其合金)。
为了找到制备这些层的满意的方法，研究团队已经实验了许多技术。
近几十年来，已研究了通过CVD(化学气相沉积)技术或MBE(分子束外延)技术在硅上直接外延生长III-V材料(例如GaAs、InP、合金等等)，然而，在结晶质量方面未能获得好的效果(突生位错、反相畴、点缺陷等问题)。
根据另一已知技术，在不会显著损坏InP或者GaAs材料的单晶薄膜的固有结晶质量的情况下，能够将这些膜物理地转移到硅衬底上，例如在Jalaguier的下述文章中描述的那样：“Transfer of 3 in GaAs film onsilicon substrate”，Electronics Letters，1998年2月19日，Vol.34，No.4，pp.408-409。该膜转移是使用公知的Smart-CutTM技术实现的，其实施例尤其是描述在US 5 374 564文献中或者A.J.Auberton-Hervé等人的文章中：标题为“Why can Smart-Cut change the future of microelectronics？”International Journal of High-Speed Electronics and Systems(高速电子和***的国际期刊)Vol.10，No.1，2000，pp.131-146。
此外，已证实能够将生长技术与膜转移技术相结合以在相同机械平台上集成硅和III-V材料。
根据实施的第一方法，在不具有GaAs施主衬底的情况下，在200mm直径的硅晶片上得到GaAs的一种方法在于：在单晶锗(Ge)衬底上生长GaAs。由于在这两种材料之间晶格参数的失配非常小，所以在锗上生长GaAs使得可以获得极高质量的薄膜。然而，由于这些大块衬底(bulksubstrate)的成本和机械脆性，所以更有利的是将薄的锗膜(例如GaAs和InP)转移到硅上然后执行GaAs的结晶生长。由此得到的GaAs与在大块GaAs衬底上外延生长的GaAs具有相同的质量。
已在大直径上例证了GeOI结构(具有中间绝缘膜的硅上锗)，也就是说直径多达200mm。到此为止，这是结合硅和GaAs的最直接的方法。
然而，对于本发明中期望的应用，即与硅和III-V材料有关的微电子、光电子和/或功率功能的集成，这种结构不是最佳的。这是因为具有外延生长的GaAs/Ge转移结构，很难在硅支撑衬底上制造CMOS组件，因为首先需要局部暴露硅以便在它上面制备电路。除了在制备期间的特定热量预算(thermal budget)的问题之外，布局技术使得电路与光学组件电连接很棘手或者使得电路与光学组件无法电连接。
根据实施该技术的第二种方法，为了克服这些缺点，已经研制了具有用于表面CMOS组件的硅有源层和在硅层下面的光学有源层的结构。
因此，文献US 6 645 829和US 6 677 655描述了包括掩埋的有源光学层的结构的制备，例如：
[Si衬底/氧化物(SiO2)/Ge层/Si层]
否则是
[Si衬底/氧化物(SiO2)/Si层/Ge层/氧化物(SiO2)/Si层]。
然而，在该类型的这种结构中，取决于用于生产这种硅层的制备方法(外延或接合(bonding))，光学有源层常常与更好质量或更差质量的硅层直接接触。
另外，文献US 2004/0252931提出了通过将包括电学有源层和光学有源层的多层单片电子器件接合到另一层上来形成多层结构，该电学层和光学层可以是转移到支撑衬底上的SOI层。
发明内容
为了避免上述缺点，本发明提出了制造均质地集成III-V材料和硅有源层的多层结构的解决方案，在简化所需的步骤数的同时，提高了生产产量。
为了该目的，本发明涉及一种制备多层结构的工艺，该工艺包括至少以下步骤：
a)在硅衬底上外延生长生长层；
b)在生长层中形成至少一个图案；
c)在硅衬底上沉积氧化物层；
d)将硅层转移到氧化物层上；
e)在每个图案上方的硅层和氧化物层二者中形成空腔；和
f)在空腔中从生长层的每个暴露的图案生长III-V材料。
本发明的工艺提出的结构包括直接在表面上的下述二者：用于MOS组件的有源硅层，和用于电子、光电子和/或功率组件的III-V材料的一个或更多个岛。此外，尤其由于贯穿整个制备周期本发明的工艺仅涉及单层转移这样的事实，所以能够比现有的工艺更简单地制造该结构。
根据该发明的一个方面，在步骤b)中，每个图案是通过在所述生长层上施加的第一孔眼掩模通过化学地蚀刻生长层制造的。图案的数量和形式可以改变。在形成多个图案的情况下，优选地是这些图案彼此均匀地间隔开。
根据该发明的另一方面，在步骤e)中，空腔是通过在所述硅有源层上施加的第二孔眼掩模通过化学地蚀刻硅有源层和氧化物层制造的，所述掩模相对于生长层的每个图案对准。
在步骤d)中，可以通过将SOI结构接合到氧化物层上来转移硅有源层，在接合之后去除SOI结构的基础衬底。
硅衬底优选地但不限于是错误定向的(misoriented)硅衬底。
生长层可以是锗层，而III-V材料可以是选自至少砷化镓(GaAs)、AlGaAs和InGaAs的材料。
另外，生长层也可以是氮化铝(AlN)层。在这种情况下，III-V材料可以是选自至少GaN、AlGaN、InGaN和ZnGaN的材料。
在步骤b)之后且在步骤c)之前，该工艺可以进一步包括至少一个热处理步骤，以允许位错向每个图案的边缘迁移并且湮没。
本发明还涉及一种多层结构，该多层结构包括：
硅衬底；
在III-V材料的生长层中的至少一个图案；
在硅衬底上的氧化物层；和
在氧化物层上的硅有源层，
氧化物层和硅有源层具有在生长层的每个图案上方的空腔，所述空腔用III-V材料填充。
附图说明
结合附图，通过以非限制的表示方式给出的以下描述，本发明的特征和优点将变得更加明显，其中：
图1A到图1K是示出根据实施本发明的一个方法的制备多层结构的示意性截面图；和
图2是在图1A到图1K中实施的步骤的流程图。
具体实施方式
本发明总体上应用于制造多层结构，优选地以晶片形式，其允许在基于硅技术的微电子电路上容易地集成基于III-V材料的电子组件(例如，FET、MOSFET或者HBT晶体管)、光电组件(例如光源/检测器)和/或功率组件(例如HEMT(高电子迁移率晶体管))。该类型的电路可以包括通常在硅技术中遇到的所有组件，如用于制造逻辑和/或模拟功能、存储器功能等的那些组件。
为了该目的，本发明的多层结构包括有源硅表面层和自该硅层出现的III-V材料的一个或更多个岛。
参考图1A到图1K和图2，现在将描述一种制备根据本发明一个实施方式的多层结构的工艺。
第一步是通过外延生长在硅衬底1上形成锗层2(步骤S1，图1A)。锗层2对应于生长层，也就说生长成核或籽晶层，从该生长层通过选择性外延再生长随后将形成III-V材料。外延生长是公知的技术，因此将不再更详细地描述。
如此形成的锗层2具有在大约100纳米和10微米之间的厚度并且具有在大约1×106/cm2和1×108/cm2之间的位错密度。
硅衬底1可以由定向硅衬底(晶轴和(100)表面法线是对准的)或者错误定向的(misoriented)硅衬底(在晶轴和(100)表面法线之间具有角，也称为“斜切(miscut)”或者“错切(offcut)”)形成。衬底1优选地，但不是必须为错误定向的硅衬底，因为该错误定向的硅衬底允许获得具有极少缺陷的外延生长层。
第二步骤是从锗层2形成一个或更多个锗图案。在此描述的实例中，例如通过光刻，在锗层2上施加掩模10(步骤S2，图1B)，之后化学地蚀刻锗层2中通过掩模10中的孔眼暴露出的那些部分(步骤S3，图1C)。一旦完成了蚀刻并去除掩模，则在硅衬底1上留下锗图案20，如图1C所示。
在此描述的实例中，仅形成了单个锗图案。然而，根据本发明，可以由生长层形成几个图案。同样地，每个图案不限制于特定形状。根据需要，该图案可以是任何类型的形状(正方形、圆形、环形等)。此外，使用其它蚀刻技术，例如等离子蚀刻或离子蚀刻，也可以形成一个或更多个图案。
当形成几个图案时，这些图案优选地在硅衬底1上均匀地间隔开。具有锗图案20的硅衬底1会进一步经受热循环，以通过位错向图案20的边缘迁移然后通过湮没来去除在图案20处的几乎所有位错(步骤S4)。例如，在1999年11月由Luan等人在APL 75，No.19，pp.2909-2911中的“High-quality Ge epilayers on Si with low threading-dislocation densities”的文章中描述了这种热循环。该循环是在大约800到1000℃的温度下实施，其时间范围从几十分钟到几小时。有时需要几个热循环。
接下来，在硅衬底1上和锗图案20上沉积厚的氧化物接合层3(步骤S5，图1D)。如果锗层2是未图案化的(例如没有形成图案)，则氧化物接合层为例如具有几百纳米厚的SiO2层。否则，SiO2层的厚度大约为形成的锗图案高度的三倍。例如通过CMP(化学机械抛光)，对氧化物接合层3的表面进行平坦化(步骤S6)。
之后将SOI结构4接合到氧化物接合层3的表面上(步骤S7，图1E)。如公知的，SOI结构4包括：硅衬底43、掩埋的氧化物(SiO2)层42和硅有源层41，也就是说允许制造MOS电子组件的高结晶质量的单晶硅层。以已知方式，使用Smart CutTM技术可以制造这种SOI(绝缘体上硅)结构，其包括以下步骤：
在氧化硅第一衬底中注入气态核素(单态或化合态的H、He等)，以在所述衬底中形成削弱区，定义施主硅晶片；
将第一硅衬底接合(例如，通过分子附着)到如上述准备好的对应支撑衬底的第二硅衬底；
在因注入而被削弱的区域分离(热和/或机械地)施主硅晶片；以及，可选地，
通过化学蚀刻、抛光/平坦化和/或热处理进行表面处理(finish)。
因此得到了SOI结构(与结构4等同)，其包括具有掩埋的氧化物层的硅支撑衬底(与具有掩埋的氧化物(SiO2)层42的硅衬底43等同)和通过转移施主硅晶片得到的硅膜(对应于硅有源层41)。
通过非常低的温度的接合方式将SOI结构4接合到氧化物接合层3，该非常低的温度的接合方式例如可以通过等离子体激活(氧等离子体、氮等离子体等)利用分子附着接合来实现。可以施加在大约600℃和1100℃之间温度范围的退火，以便加固氧化物接合层3和SOI结构4之间的接合界面(步骤S8)，并恢复硅的最初特性。
接下来，通过晶片研磨(grinding)、通过抛光(CMP)以及通过化学蚀刻去除硅衬底43(步骤S9，图1F)。例如通过干法化学蚀刻(例如等离子体蚀刻)或者湿法化学蚀刻，不然就通过使用TMAH(四甲基氢氧化铵)的选择性蚀刻，将掩埋的氧化物层去除(步骤S10，图1G)。
如图1G所示，如此得到的结构是含有锗图案20的硅衬底上SOI类型的双层结构。
接下来的两个步骤是形成空腔以便打开在锗图案20上方的结构。如在步骤S3期间，例如通过光刻，在硅有源层41上施加孔眼掩模11(步骤S11，图1H)，之后化学地蚀刻硅有源层41中通过掩模11的孔眼暴露出的那些部分(步骤S12，图1I)。必须对准孔眼掩模11以便打开在锗图案20上方的层41。掩模11对应于步骤S3中使用的掩模10的相等型。一旦完成该蚀刻并将该掩模去除，则硅有源层41具有位于锗图案20上方的空腔12，如图1I所示。接下来，通过干法化学蚀刻(例如，等离子体蚀刻)或湿法蚀刻，去除氧化物层3中位于锗图案20和空腔12之间的部分，以便将所述空腔向下延伸至图案20(步骤S13，图1J)。
一旦已经暴露出锗图案，就执行砷化镓(GaAs)的选择性外延再生长(步骤S14，图1K)。该再生长允许用GaAs岛或者图案5填充空腔12，这里GaAs岛或图案5由呈现与硅有源层41表面平齐的砷化镓(GaAs)组成。
GaAs不是唯一能够通过外延再生长在锗层或图案上形成的III-V材料。例如从锗生长层还可以形成AlGaAs或InGaAs。
另外，生长层的材料不仅仅限于锗。生长层也可以是在(110)或(100)硅衬底上形成的氮化铝(AlN)层，从该氮化铝(AlN)层能够形成诸如GaN和/或AlGaN和/或InGaN和/或ZnGaN的III-V材料。
本发明的制备工艺使得可以将III-V材料和硅均质地集成到同一机械支撑上，而无需考虑所要制造晶片的尺寸，例如200mm或者300mm直径的晶片。
通过本发明的多层结构可以有许多有利的应用。具体而言，形成的III-V材料岛可以用于制造源或探测器类型的光电组件，其可以用作为连接装置。之后由这种结构制备的电子芯片可以经由光学链路连接到外部器件(例如连接到光纤或者波导)，而且与电连接和链路相比其优点在于大的带宽和数据率。
根据另一有利的应用，本发明的结构可以用于在硅电路内部布置一组基于III-V材料的晶体管，其具有比MOS晶体管更卓越的固有特性(开关速度、直通电流等)。

Claims (11)

1.一种制备多层结构的工艺，该工艺包括至少以下步骤：
a)在硅衬底(1)上外延生长生长层(2)；
b)在生长层(2)中形成至少一个图案(20)；
c)在硅衬底(1)上沉积氧化物层(3)；
d)将硅有源层(41)转移到氧化物层(3)上；
e)在每个图案(20)上方的硅有源层(41)和氧化物层(3)二者中形成空腔(12)；以及
f)在空腔(12)中从生长层(2)的每个暴露出的图案(20)生长III-V材料(5)。
2.根据权利要求1所述的工艺，其中，在步骤b)中，每个图案(20)是通过在所述生长层上施加的孔眼掩模(10)化学地蚀刻生长层(2)来制造的。
3.根据权利要求1或2所述的工艺，其中，在步骤e)中，空腔(12)是通过在所述硅有源层上施加的孔眼掩模(11)化学地蚀刻硅有源层(41)和氧化物层(3)二者来制造的，在所述硅有源层上施加的所述孔眼掩模(11)相对于生长层(2)的每个图案(20)对准。
4.根据权利要求1或2所述的工艺，其中，在步骤d)中，硅有源层(41)是通过将SOI结构(4)接合到氧化物层(3)上来转移的，SOI结构(4)的基础衬底(43)在接合之后被去除。
5.根据权利要求1或2所述的工艺，其中，硅衬底(1)是错误定向的硅衬底。
6.根据权利要求1或2所述的工艺，其中，生长层(2)是锗层。
7.根据权利要求6所述的工艺，其中，该工艺在步骤b)之后且在步骤c)之前，进一步包括至少一个热处理步骤，以便使得位错向每个图案(20)的边缘迁移并在每个图案(20)的边缘被湮没。
8.根据权利要求6所述的工艺，其中，III-V材料(5)选自下面材料中的至少一种：砷化镓(GaAs)、AlGaAs和InGaAs。
9.根据权利要求1或2所述的工艺，其中，生长层是氮化铝层。
10.根据权利要求9所述的工艺，其中，III-V材料选自下面材料中的至少一种：GaN、AlGaN、InGaN和ZnGaN。
11.一种多层结构，该多层结构包括：
硅衬底(1)；
在所述硅衬底(1)上的III-V材料的生长层(2)中的至少一个图案(20)；
在所述硅衬底(1)和所述至少一个图案(20)上的氧化物层(3)；和
在氧化物层(3)上的硅有源层(41)，
氧化物层(3)和硅有源层(41)具有位于生长层(2)的每个图案(20)上方的空腔(12)，所述空腔用III-V材料(5)填充。
CN2008800020084A 2007-02-14 2008-01-28 多层结构及其制备工艺 Active CN101584024B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0753260 2007-02-14
FR0753260A FR2912552B1 (fr) 2007-02-14 2007-02-14 Structure multicouche et son procede de fabrication.
PCT/IB2008/000201 WO2008099246A2 (en) 2007-02-14 2008-01-28 Multilayer structure and its fabrication process

Publications (2)

Publication Number Publication Date
CN101584024A CN101584024A (zh) 2009-11-18
CN101584024B true CN101584024B (zh) 2011-11-30

Family

ID=38565526

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008800020084A Active CN101584024B (zh) 2007-02-14 2008-01-28 多层结构及其制备工艺

Country Status (7)

Country Link
US (2) US7611974B2 (zh)
EP (1) EP2111633A2 (zh)
JP (1) JP5380306B2 (zh)
KR (1) KR101301771B1 (zh)
CN (1) CN101584024B (zh)
FR (1) FR2912552B1 (zh)
WO (1) WO2008099246A2 (zh)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2912552B1 (fr) 2007-02-14 2009-05-22 Soitec Silicon On Insulator Structure multicouche et son procede de fabrication.
WO2009115859A1 (en) * 2008-03-19 2009-09-24 S.O.I. Tec Silicon On Insulator Technologies Substrates for monolithic optical circuits and electronic circuits
DE102009051520B4 (de) * 2009-10-31 2016-11-03 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von Siliziumhalbleiterscheiben mit Schichtstrukturen zur Integration von III-V Halbleiterbauelementen
US9190269B2 (en) * 2010-03-10 2015-11-17 Purdue Research Foundation Silicon-on-insulator high power amplifiers
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
US9329336B2 (en) * 2012-07-06 2016-05-03 Micron Technology, Inc. Method of forming a hermetically sealed fiber to chip connection
EP2685297B1 (en) * 2012-07-13 2017-12-06 Huawei Technologies Co., Ltd. A process for manufacturing a photonic circuit with active and passive structures
JP6087192B2 (ja) * 2013-04-03 2017-03-01 京セラ株式会社 発電システムおよび発電システムの制御方法ならびに燃料電池
US9698046B2 (en) 2015-01-07 2017-07-04 International Business Machines Corporation Fabrication of III-V-on-insulator platforms for semiconductor devices
US9496239B1 (en) 2015-12-11 2016-11-15 International Business Machines Corporation Nitride-enriched oxide-to-oxide 3D wafer bonding
US10510582B2 (en) 2016-06-14 2019-12-17 QROMIS, Inc. Engineered substrate structure
US10297445B2 (en) 2016-06-14 2019-05-21 QROMIS, Inc. Engineered substrate structure for power and RF applications
CN109844184B (zh) * 2016-06-14 2021-11-30 克罗米斯有限公司 用于功率应用和射频应用的工程化衬底结构
WO2021077104A1 (en) * 2019-10-18 2021-04-22 PsiQuantum Corp. Electro-optical device fabricated on a substrate and comprising ferroelectric layer epitaxially grown on the substrate
US11677039B2 (en) 2021-11-18 2023-06-13 International Business Machines Corporation Vertical silicon and III-V photovoltaics integration with silicon electronics

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1776886A (zh) * 2004-11-19 2006-05-24 硅绝缘体技术有限公司 绝缘体上覆锗型晶片的制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3914137A (en) * 1971-10-06 1975-10-21 Motorola Inc Method of manufacturing a light coupled monolithic circuit by selective epitaxial deposition
JPS5116928B2 (zh) * 1972-06-12 1976-05-28
JPS60210832A (ja) * 1984-04-04 1985-10-23 Agency Of Ind Science & Technol 化合物半導体結晶基板の製造方法
US4876210A (en) * 1987-04-30 1989-10-24 The University Of Delaware Solution growth of lattice mismatched and solubility mismatched heterostructures
AU623601B2 (en) * 1987-08-08 1992-05-21 Canon Kabushiki Kaisha Method for growth of crystal
US5286985A (en) * 1988-11-04 1994-02-15 Texas Instruments Incorporated Interface circuit operable to perform level shifting between a first type of device and a second type of device
EP0380815B1 (en) * 1989-01-31 1994-05-25 Agfa-Gevaert N.V. Integration of GaAs on Si substrate
FR2807909B1 (fr) * 2000-04-12 2006-07-28 Centre Nat Rech Scient COUCHE MINCE SEMI-CONDUCTRICE DE GaInN, SON PROCEDE DE PREPARATION; DEL COMPRENANT CETTE COUCHE ET DISPOSITIF D'ECLAIRAGE COMPRENANT CETTE DEL
FR2810159B1 (fr) * 2000-06-09 2005-04-08 Centre Nat Rech Scient Couche epaisse de nitrure de gallium ou de nitrure mixte de gallium et d'un autre metal, procede de preparation, et dispositif electronique ou optoelectronique comprenant une telle couche
WO2002013342A2 (en) 2000-08-04 2002-02-14 Amberwave Systems Corporation Silicon wafer with embedded optoelectronic material for monolithic oeic
FR2832224B1 (fr) * 2001-11-15 2004-01-16 Commissariat Energie Atomique Dispositif electronique monolithique multicouches et procede de realisation d'un tel dispositif
US20040012037A1 (en) * 2002-07-18 2004-01-22 Motorola, Inc. Hetero-integration of semiconductor materials on silicon
JP3966207B2 (ja) * 2003-03-28 2007-08-29 豊田合成株式会社 半導体結晶の製造方法及び半導体発光素子
JP2004335837A (ja) * 2003-05-09 2004-11-25 Matsushita Electric Ind Co Ltd 半導体基板の製造方法
FR2912552B1 (fr) 2007-02-14 2009-05-22 Soitec Silicon On Insulator Structure multicouche et son procede de fabrication.

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1776886A (zh) * 2004-11-19 2006-05-24 硅绝缘体技术有限公司 绝缘体上覆锗型晶片的制造方法

Also Published As

Publication number Publication date
FR2912552B1 (fr) 2009-05-22
US20080191239A1 (en) 2008-08-14
WO2008099246A2 (en) 2008-08-21
US7611974B2 (en) 2009-11-03
JP5380306B2 (ja) 2014-01-08
KR101301771B1 (ko) 2013-09-02
WO2008099246A3 (en) 2008-10-30
US7863650B2 (en) 2011-01-04
US20100006857A1 (en) 2010-01-14
CN101584024A (zh) 2009-11-18
JP2010519741A (ja) 2010-06-03
FR2912552A1 (fr) 2008-08-15
EP2111633A2 (en) 2009-10-28
KR20090110836A (ko) 2009-10-22

Similar Documents

Publication Publication Date Title
CN101584024B (zh) 多层结构及其制备工艺
KR101516619B1 (ko) 물질 아일랜드 형성 방법, 그 물질 아일랜드를 이용한 반도체 소자 제조 방법 및 그 웨이퍼
KR100746182B1 (ko) 합성재료 웨이퍼의 제조 방법
US20070278574A1 (en) Compound semiconductor-on-silicon wafer with a thermally soft insulator
US10796905B2 (en) Manufacture of group IIIA-nitride layers on semiconductor on insulator structures
US8481407B2 (en) Processes for fabricating heterostructures
CN100505164C (zh) 氮化物半导体衬底的制造方法及复合材料衬底
SG173245A1 (en) Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
KR20080078679A (ko) 기판들의 제조 방법, 특히 광학, 전자공학 또는 광전자공학분야들에 대한, 및 상기 방법에 의해 구현되는 기판
US20080006849A1 (en) Fabricating method of nitride semiconductor substrate and composite material substrate
US11335557B2 (en) Multi-deposition process for high quality gallium nitride device manufacturing
CN102349148B (zh) 应变材料层的晶格参数的调节
CN105874571B (zh) 局部层转移的***和方法
JP2003068593A (ja) 半導体積層基板およびその製造方法
JP6347081B2 (ja) プレーナ型異種デバイス、及びその製造方法
JPH0963951A (ja) 半導体基板の製造方法及び半導体装置の製造方法
US6417077B1 (en) Edge growth heteroepitaxy processes with reduced lattice mismatch strain between a deposited semiconductor material and a semiconductor substrate
Cheng et al. Aspect ratio trapping heteroepitaxy for integration of germanium and compound semiconductors on silicon
Maeda et al. Advanced layer transfer technology of post-Si materials for heterogeneous integration
TWI476817B (zh) 多層材料之自我組裝堆疊製程方法
CN115347450A (zh) 一种iii-v族化合物半导体光芯片与硅基电芯片实现晶圆级别集成的方法
CN114823479A (zh) 一种Si基SiC晶圆及其制备方法
KR20020090760A (ko) 실리콘 컴플라이언트 기판 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SAWTEK INC.

Free format text: FORMER OWNER: SOITEC SILICON ON INSULATOR

Effective date: 20140814

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20140814

Address after: French Boerning

Patentee after: Soitec Silicon On Insulator

Address before: French Berneni

Patentee before: Silicon on Insulator Technologies S. A.