JPH01196137A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、マスタースライス方式やスタンダードセル方
式等で設計される半導体集積回路に係わり、特にクロッ
ク布線方法の改良をはかった半導体集積回路装置及びそ
の製造方法に関する。

（従来の技術） 近年、集積回路の大規模化が進むに伴い、クロック系の
設計に慎重な注意を払う必要が生じている。大規模集積
回路においては、一つのクロック信号に同期して幾多の
ゲートやフリップ・フロップが動作する。従って、クロ
ック信号線はチップ上に張り巡らされ、これに多数のフ
ァンアウトが接続される。このとき、次の２つの問題が
生じる。

■　大きな負荷を持つクロック信号を駆動するために、
極めて大きな電流駆動能力を持つクロックドライバが必
要となる。

■　クロックスキューが発生し、集積回路のタイミング
動作に誤りが生じる。

ここで、電流駆動能力の大きい一つのクロックドライバ
を集積回路に設けた場合、クロックドライバ部分で大き
な電流変化が生じ、局所的にスイッチングノイズが発生
し、電源電位の変動をもたらし、さらに大量の基板電流
が流れる。その結果、集積回路の誤動作を生じたり、Ｃ
ＭＯ３集積回路等ではラッチアップによる破壊か起こる
可能性がある。また、どれだ（ｊ駆動能力の大きなりロ
ックトライバを使用したとしても、伝送配線路のインピ
ーダンス自体か高くなってしまうので、クロックスキュ
ーの低減の効果は期待できない。

このような問題を解決するために、第１１図（ａ）のよ
うに１個のクロックドライバＤで集積回路内の全てのフ
リップ・フロップＦにクロック信号を供給する代りに、
同図（ｂ）に示すようにクロックドライバを分散化し、
分散化した複数のクロックドライバＤ１〜ＤＮで対応す
るフリップ・フロップＦｉｌ〜Ｆｉｎにクロック信号を
供給する手法が従来とられていた。この手法をとれば、
前記■によって生じる問題は原理的に解決される。

ポリセル方式、マスタースライス方式でセルを自動配置
し、セル間を自動配線すると云うレイアラ方式において
、上記のようなりロックトライバの分散化手法の実現例
として、従来、例えば第１２図や第１３図のような方式
がとられている。

この２つの図において、１はシステムクロックドライバ
セル、２はクロックドライバセル、３はクロック信号線
、Ｆはフリップ・フロップを示す。

また、クロックドライバセル２のＸ印はクロック信号入
力端子、○印はクロック信号出力端子を示している。

上記のクロック信号分配方式は、主にクロックラインの
抵抗成分を低減させることを目的としたものである。ク
ロック信号線の横ライン、縦ライン又は周辺等の線幅を
太めることによって、この目的は更に高めることができ
、自動配線プログラムで処理することも容易である。そ
して、このようなりロック分配方式では、システムクロ
ックドライバセルと各クロックドライバセル間の配線抵
抗成分が低減されるために、各クロックドライバセルの
入力端で観ｌｌ１１１した場合にスキューはぼは無くな
る。しかしながら、各々のドライバに接続されるフリッ
プ・フロップの個数、即ち負荷が必ずしも均一でないた
めに、各々のフリップ・フロラプに供給するクロック信
号にはスキューが生じる。

つまり、クロックドライバを分散化させて配置するたけ
では、自動配置・配線プログラムでレイアウトする場合
、個々のクロックドライバの負荷のバラツキによるクロ
ックスキューが発生し、間違ったデータ伝搬がなされる
等の誤動作が生じる。

これを回避するには、自動配置プログラムにおいて、各
クロックドライバセルに接続されるフリップ・フロップ
の数を等しくすると云う制約条件の下で配置処理を行わ
なければならないが、これを行うには配置プログラムは
非常に複雑なものとなるのみならず、この制約条件のた
めに配置プログラムの性能低下が起こる。

（発明が解決しようとする課題） このように、システムクロック信号を、複数個のクロッ
クドライバセルを使用して分割し、自動レイアウトする
従来方式は、各クロックドライバセル毎の容量負荷成分
の相違によるクロックスキューが発生すると云う問題が
あった。

本発明は上記事情を考慮してなされたもので、＝　　６
　− その目的とするところは、自動配置・配線プロクラムの
性能を低下させることなく、良好なりロック分配を行う
ことができ、クロックスキューのない半導体集積回路装
置及びその製造方法を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明の骨子は、複数のタロツクドライバの負荷容量が
均一になるように、各ドライバに仮想的な負荷を接続す
ることにある。

即ち本発明は、システムクロック信号を複数個のクロッ
クドライバに供給し、各々のクロックドライバからフリ
ップ・フロップ等のメインセルにクロック信号を供給す
る半導体集積回路装置において、半導体チップ上に分散
して配置され、システムクロック信号か供給される複数
のクロックドライバと、これらのドライバにそれぞれ少
なくとも１個接続され、対応するタロツクドライバから
タロツク信号か供給されるメインセルと、所定の負荷容
量を持ち、前記クロックドライバに該ドライバのメイン
セル接続個数に応じて接続されたフィードスルーセルと
を備え、前記フィードスルーセルの接続個数を前記各ク
ロックドライバの負荷が均一化するように内定したもの
である。

また本発明は、」１記半導体集積回路装置の製造方法に
おいて、所定の容量負荷を持ったフィードスルーセルを
メインセルの自動配置・配線処理時に挿入し、各クロッ
クドライバの担当する領域内のメインセルの数に応じて
、前記クロックドライバニ接続すべきフィードスルーセ
ルの数を決定するようにした方法である。

（作　用） 本発明によれば、自動配置又は概略配線によって自動挿
入されるフィードスルーセルを前記クロックドライバの
負荷回路として使用することにより、各クロックドライ
バの容量負荷を略等しくすることがてきる。従って、新
たに負荷セルを挿入してチップ全体の集積度の低下を起
こすこともなく、半導体集積回路におけるクロックスキ
ューをなくすことが可能となる。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる半導体集積回路装置
の概略構成を説明するためのもので、クロック配線状態
を示す図である。同図において、１１はシステムクロッ
ク発生ドライバセル、１２はクロック信号線、Ｆはフリ
ップ・フロップ等のクロック信号を必要とするメインセ
ル、Ｄ（Ｄｉｌ〜ＤｉＮ）はクロックドライバセル、○
印で示す１Ｂはクロックドライバセルの出力端子１．Ｘ
印で示ずコ４はクロックドライバセルの入力端子、Ｃ（
ＣＩｌ〜Ｃ１Ｎ）はクロックドライバセルによって分割
されたクロック信号線、Ｔは負荷例きフィードスルーセ
ルである。

第１図に示すクロック分配系においては、第８図（ｂ）
に示すように、各々のクロックドライバＤの負荷が、フ
ィードスルーセルＴの使用によって等しくされ、クロッ
クスキューが低減している。

次に、第１図の構成を実現する具体的手順について述べ
る。第２図はスタンダードセル方式による」二記クロッ
ク分配系を実現する一手順を示したフローチャー１・で
ある。

ステップＳ］では、メインセルＦの配置と、−般信号線
の概略配線時にセル列上をスルーするネットのためにフ
ィードスルーセルＴを配線効率を高めるような位置に挿
入する。このフィードスルーセルＴの一例を第３図に示
す。同図において、３１はメタル第１層の電源線又はク
ランド線、３２はポリンリコン膜、３３は拡散層を示す
。このスルーセルＴは、クロック配線を考慮することな
しに、配置及び配線の最適化を考えて挿入する。

また、このステップでは、クロックドライバセルＤを同
一直線上に並べるように、且つ各セル列に配置する。な
お、スルーセルＴはメインセルＦの形成時に同時に形成
されるものであり、メインセルＦと略同じ負荷容量を持
つものとなっている。

ステップＳ２では、各クロックドライバセルＤの周辺に
配置された、同一セル列上のフリップ・フロップ（メイ
ンセル）Ｆを、どのクロックドライバセルＤに接続する
かを決定する。クロックドライバセルＤｉに接続しよう
とする、クロックドライバセルＤｉの近傍領域をＲｉと
表わす。例えば、第４図のようにクロックドライバセル
Ｄ（Ｄ、〜Ｄ８）が、各セル列に２個挿入されたような
場合、各々のクロックドライバセルＤｉに対する領域Ｒ
ｉを、フリップ・フロップの分布とスルーセルの分布を
考慮して、第５図のように決定する。領域Ｒｉ内のフリ
ップ・フロップは、クロックドライバセルＤｉに接続さ
れる。前記第１図の場合、クロックドライバセルＤｉＬ
〜ＤｉＮに対して領域Ｒｉｌ〜ＲｉＮが第６図のように
決定された。

次に、ステップＳ３で、各領域の中に含まれるフリップ
・フロップの個数が最大となる領域（Ｒｊ　）を見付け
、その最大個数をＭとする。こ″の領域内のクロックド
ライバセルＤｊの負荷（フリップ・フロップＭ個分の負
荷）が最大となる。

ステップＳ４では、その他の各クロックドライバセルＤ
ｉの負荷がフリップ・フロップＭ個分となるように、不
足分の負荷を領域Ｒｉ内に配置されたフィードスルーセ
ルを負荷セルとして利用し、第１図のようにクロック信
号をフィードスルーセルに接続するネットＣ１を発生す
る。

上記のステップにより挿入済みのフィードスルーセ／ｂ
を負荷として利用し、各クロックドライバセルの負荷を
略均−化することができる。その理由は、 ■　大規模集積回路においては、多数のフィードスルー
セルが挿入され、しかもこれらのセルは局在して配置さ
れることなくチップ全域に分布する。

■　フリップ・フロップのセルの高さは大きいか、負荷
としてはフィードスルーセル１個程度で代用可能である
。

による。

前記ステップＳ４で、各クロックドライバセルの負荷を
等しくできなかった場合には、各々のクロックドライバ
セルの担当する領域のＲ１を変更するか、負荷として利
用するフィードスルーセルの不足する領域に、フィード
スルーセルを新たに追加する、等によって（以上ステッ
プＳ５）、再度ステップＳ３．Ｓ４の処理を実行し、全
クロックドライバの負荷を均一にする。

ステップＳ６では、同一直線上に配置されたクロックド
ライバセルの入力端子同志と、システムクロックドライ
バの出力端子を接続する。これらの配線は、直線で行う
ことができ、容易に自動配線プログラムで処理可能であ
り、従って線幅を太くすることによって、配線抵抗によ
る各クロックドライバセル同志のクロックスキューを低
減させることが可能となる。

ステップＳ７における配線は、垂直方向にメタル第１層
、水平方向にメタル第２層を使用することを基本として
配線する。但し、クロック信号配線は、第７図に示すよ
うな配線処理をする。同図において、７１はクロックド
ライバセル間を接続するメタル第２層、７２〜７４はク
ロックドライバセルＤｊから供給されるクロック信号Ｃ
ｊであり、７２はメタル第１層、７３はメタル第２層、
７４はポリシリコンでそれぞれ配線する。また、７５は
ビア、７６はコンタクトを示している。このような配線
方法を行えば、フィードスルーセルＴは、メタル第２層
のスルー配線を許し、フィードスルーセルとしての機能
は失われない。

かくして本実施例によれば、第８図（ａ）のように各ク
ロックドライバセルの負荷が不均一となるものが、同図
（ｂ）のように負荷付きフィードスルーセルによりクロ
ックドライバセルの負荷が均一化され、クロックスキュ
ーが低減される。しかも、負荷用ダミーセルを新たに挿
入する方式とは異なり、集積度やユーティリティを減少
させることもなく、スタンダードセル方式に極めて有効
である。

次に、本発明の第２の実施例を説明する。この実施例は
、マスタースライス半導体集積回路装置に関する。

マスタースライス半導体集積回路の場合、ゲート列の長
さが決まっているので、スルーセルの挿入には注意を要
する。ところが、大規模集積回路をレイアウトする場合
、ゲート使用率は７０〜８５％程度である。従って、全
基本ゲートの１５〜３０％の領域は、素子として利用さ
れないが、この領域をフィードスルーセルとして利用す
ることができる。

配置可能なフィードスルーセルは十分あり、ゲート列の
長さを越えない限り、自由に挿入可能である。基本的な
処理手順は前記第２図に示すフローチャー１・と同様で
ある。

マスタースライス半導体集積回路で本発明を実施するた
めには、フィードスルーセルとして、例えば第９図のよ
うなセルを挿入すればよい。セルパターンとしてのメタ
ル配線は、９１の電源線と、９４のゲート同志を結ぶ配
線で、メタル第１層を使用する。９２はポリシリコンゲ
ー１−１９３は拡散層で、これらはマスタースライスと
して加工済みである。

マスタースライスをバーツナライズするとき、メタル第
１層とメタル第２層のみ使用できるとする。セル列と平
行な方向にはメタル第１層、セル列と垂直な方向にはメ
タル第２層を使用し、セル列上はメタル第２層でスルー
配線を行う。前記ステップＳ７で行うクロック信号配線
は、第１０図に示すような配線処理をし、フィードスル
ーセルを負荷として接続する。同図において、１０１は
クロックドライバセル間を接続するメタル第２層、１０
２〜１０４はクロックドライバセルＤｊがら供給される
クロック信号Ｃｊであり、１ｏ２はメタル第１層、１０
３はメタル第２層、１０４はメタル第１層でそれぞれ配
線する。また、１ｏ５はビアである。

セル列に平行なセグメント１．０２は、セル列に最近接
するトラックに割当てるものとする。その理由は、セグ
メント１ｏ４を例外的にメタル第１層で配線しているこ
とによって他の垂直方向のメタル第１層の信号線とショ
ートすることを避けるためである。

以上のような配線方法を行えば、フィードスルーセルＴ
は、メタル第２層のスルー配線が可能であり、フィード
スルーセルとしての機能は失われない。従って、フィー
ドスルーセルを用いたクロックドライバの負荷の均一化
をはかることができ、先の実施例と同様の効果が得られ
る。

なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記メインセルはフリップ・フロップに
限るものではなく、クロック信号を必要とする各種のセ
ルに適用することができる。

また、フィードスルーセルの構成は第３図や第９図に同
等限定されるものではなく、仕様に応じて適宜変更可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。

［発明の効果］ 以上述べたように本発明によれば、フィードスルーセル
を配置・配線の最適化を考えて挿入するため、またクロ
ックドライバの負荷を等しくするため、新たに負荷用ダ
ミーセルを挿入しなくてよく、集積度又はユーティリテ
ィを減少させることなく、クロックスキューを低減する
ことができる。

【図面の簡単な説明】

第１図乃至第８図は本発明の一実施例を説明するための
もので、第１図は半導体集積回路装置におけるクロック
配線状態を示す図、第２図は上記装置を実現する一手順
を示すフローチャート、第３図は容量負荷付きフィード
スルーセルの一例を示す図、第４図は分散して配置され
たクロックドライバセルの配置例を示す図、第５図は各
クロックドライバセルの分担領域の一例を示す図、第６
図は第１図の構成を得るに当たって各クロックドライバ
セルの分担領域を示す図、第７図は分割されたクロック
信号線の配線方式を示す図、第８図はクロックドライバ
の負荷が均一になることを示す図、第９図乃至第１０図
は本発明の他の実施例を説明するためのもので、第９図
はマスタースライス方式における容量負荷付きフィード
スルーセルの一例を示す図、第１０図は上記フィードス
ルーセル挿入の場合のクロック信号配線法を示す図、第
１１図乃至第１３図は従来の問題点を説明するためのも
ので、第１１図はシステムクロ。ツク信号のフリップ・
フロップへの供給法を示す図、第１２図及び第１３図は
従来例におけるクロック配線状態を示す図である。 １１・・システムクロック発生ドライバセル、１２・・
・クロック信号線、１３・・・出力端子、１４・・・入
力端子、３１．９１・・・電源線、３２．９２・・・ポ
リシリコン膜、３３．９３・・・拡散層、７１，７３゜
１０１．１０３・・・メタル第２層、７２．１０２，１
０４・・・メタル第１層、７４・・・ポリシリコン膜、
７５，１０５・・・ビア、７６・・・コンタクト、Ｆ・
・・フリップ・フロップ（メインセル）、Ｄ・・・クロ
ックドライバセル、Ｔ・・・フィードスルーセル。 出願人代理人　弁理士　鈴江武彦

Claims (4)

【特許請求の範囲】
1. （１）半導体チップ上に分散して配置され、システムク
   ロック信号が供給される複数のクロックドライバと、こ
   れらのドライバにそれぞれ少なくとも１個接続され、対
   応するクロックドライバからクロック信号が供給される
   メインセルと、所定の負荷容量を持ち、前記クロックド
   ライバに該ドライバのメインセル接続個数に応じて接続
   されたフィードスルーセルとを具備し、前記フィードス
   ルーセルの接続個数は前記各クロックドライバの負荷が
   均一化するよう決定されるものであることを特徴とする
   半導体集積回路装置。
2. （２）前記フィードスルーセルは、前記メインセルの自
   動配置・配線処理時に挿入されるものであることを特徴
   とする請求項１記載の半導体集積回路装置。
3. （３）システムクロック信号を分散して配置されたクロ
   ックドライバに供給し、該ドライバからメインセルにク
   ロック信号を供給する半導体集積回路装置の製造方法に
   おいて、所定の容量負荷を持ったフィードスルーセルを
   メインセルの自動配置・配線処理時に挿入し、各クロッ
   クドライバの担当する領域内のメインセルの数に応じて
   、前記クロックドライバに接続すべきフィードスルーセ
   ルの数を決定することを特徴とする半導体集積回路装置
   の製造方法。
4. （４）前記クロックドライバに接続すべきフィードスル
   ーセルの数が足りない場合、前記クロックドライバの担
   当する領域を変更するか、又は不足する領域に更にフィ
   ードスルーセルを挿入することを特徴とする請求項３記
   載の半導体集積回路装置の製造方法。