JP2636091B2 - Semiconductor integrated circuit - Google Patents
Semiconductor integrated circuitInfo
- Publication number
- JP2636091B2 JP2636091B2 JP11205191A JP11205191A JP2636091B2 JP 2636091 B2 JP2636091 B2 JP 2636091B2 JP 11205191 A JP11205191 A JP 11205191A JP 11205191 A JP11205191 A JP 11205191A JP 2636091 B2 JP2636091 B2 JP 2636091B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- signal
- type transistor
- drain
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路に関し、
特に基板電位発生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit,
In particular, it relates to a substrate potential generating circuit.
【０００２】[0002]
【従来の技術】従来の半導体集積回路は、図２に示すよ
うに、オシレータＯＳＣから出力された信号がインバー
タＩ21，インバータＩ22を通ってφ22になり、さらにイ
ンバータＩ23を通って信号φ21になる。容量Ｃ21は信号
φ21と節点Ｎ21に接続され、容量Ｃ22は信号φ22と節点
Ｎ22に接続される。Ｐ型トランジスタＱ21はソースとゲ
ートに節点Ｎ21，サブに信号φ21が接続されドレインは
出力になっている。Ｐ型トランジスタＱ22はソースに節
点Ｎ21，ゲートに節点Ｎ22，ドレインに接地電位，サブ
に信号φ21が接続されている。Ｐ型トランジスタＱ23は
ソースに節点Ｎ22，ゲートとドレインに接地電位，サブ
に信号φ22が接続されている。A conventional semiconductor integrated circuit, as shown in FIG. 2, the signal output from the oscillator OSC the inverter I 21, becomes phi 22 through an inverter I 22, the signal further passes through an inverter I 23 It becomes φ 21 . The capacitance C 21 is connected to the signal φ 21 and the node N 21 , and the capacitance C 22 is connected to the signal φ 22 and the node N 22 . P-type transistor Q 21 is the node N 21 on the source and the gate, the sub-signal phi 21 is connected to the drain it serves as an output. P-type transistor Q 22 node N 21 on the source, the node N 22 to the gate, the drain to the ground potential, the signal phi 21 are connected to the sub. P-type transistor Q 23 node N 22 and the source, ground potential to the gate and the drain, the signal phi 22 is connected to the sub.
【０００３】次に、動作について図３を用いて説明す
る。あらかじめ信号φ21を接地電位（０ｖ）、信号φ22
を電源電位（Ｖｃｃ）、接点Ｎ22をＰ型トランジスタＱ
23のしきい値（以下〔ＶTP23〕というように表現す
る）、出力を０ｖにそれぞれセットしておく。時刻ｔ1
で信号φ22が０ｖに変化し、信号φ21がＶｃｃに変化す
る。信号φ21が０ｖからＶｃｃに変化すると節点Ｎ21は
容量Ｃ21によってたたきあげられ、Ｐ型トランジスタＱ
21はＯＦＦ（非導通）する。同様に信号φ22がＶｃｃか
ら０ｖに変化すると、容量Ｃ22によって節点Ｎ22がたた
きさげられ、〔ＶTP23〕−Ｖｃｃまでさがり、Ｐ型トラ
ンジスタＱ22はＯＮして、節点Ｎ21を〔ＶTP23〕＋〔Ｖ
TP22〕−Ｖｃｃまでひきさげられる。（ただし、〔Ｖ
TP23〕＋〔ＶTP22〕＞Ｖｃｃのとき。〔ＶTP23〕＋〔Ｖ
TP22〕＜Ｖｃｃのときは０ｖにひきさげられる。）次に
時間ｔ2 において信号φ21がＶｃｃから０ｖに変化する
と、節点Ｎ21は容量Ｃ21によってたたきあげられ、さら
に節点Ｎ21を〔ＶTP23〕＋〔ＶTP22〕−２Ｖｃｃまでひ
きさげ、Ｐ型トランジスタＱ21をＯＮ（導通）させて出
力をさげる。そのとき、信号φ22は０ｖからＶｃｃに変
化し、節点Ｎ22が容量Ｃ22によってたたきあげられ、
〔ＶTP23〕まであがるので、Ｐ型トランジスタＱ22はＯ
ＦＦしている。これを繰り返していき、出力をさらにさ
げていく。Next, the operation will be described with reference to FIG. Advance signal phi 21 to ground potential (0 v), the signal phi 22
The power supply potential (Vcc), the contact N 22 P-type transistor Q
The threshold value of 23 (hereinafter expressed as [V TP23 ]) and the output are set to 0 V, respectively. Time t 1
, The signal φ 22 changes to 0v, and the signal φ 21 changes to Vcc. When the signal φ 21 changes from 0 V to Vcc, the node N 21 is knocked up by the capacitor C 21 and the P-type transistor Q
21 is OFF (non-conductive). Similarly, when the signal phi 22 changes to 0v from Vcc, the node N 22 is seared lowered by capacitor C 22, down to [V TP23] -Vcc, P-type transistor Q 22 is turned ON, the node N 21 [V TP23 ] + [V
TP22 ] -Vcc. (However, [V
TP23 ] + [V TP 22]> Vcc. [V TP23 ] + [V
TP22 ] <Vcc, it is reduced to 0V. ) Then the signal phi 21 at time t 2 is changed to 0v from Vcc, the node N 21 is being Tatakiage by capacitance C 21, further lowering the node N 21 to [V TP23] + [V TP22] -2VCC, P-type transistor Q 21 was allowed to ON (conductive) lower the output. At that time, the signal φ 22 changes from 0 V to Vcc, the node N 22 is knocked up by the capacitor C 22 ,
[V TP23 ], so that the P-type transistor Q 22
FF. Repeat this to further reduce the output.
【０００４】[0004]
【発明が解決しようとする課題】このような従来の半導
体集積回路では、低電圧動作の場合Ｐ型トランジスタの
しきい値ＶT が高く、図２においてＰ型トランジスタＱ
23は節点Ｎ22を十分に引かないため、Ｐ型トランジスタ
Ｑ22が完全にＯＮせずに、節点Ｎ21を十分ひかない。さ
らに、Ｐ型トランジスタＱ21がＯＮのとき、信号φ21は
０ｖで、Ｐ型トランジスタＱ21のソース電位は
〔ＶTP23〕＋〔ＶTP22〕−２Ｖｃｃなので、その〔Ｖ
TP21〕が高めにみえるため、出力は充分に下がらないと
いう欠点がある。THE INVENTION Problems to be Solved] In the conventional semiconductor integrated circuit, the threshold V T where P-type transistors of the low voltage operation is high, P-type transistor Q 2
23 because no draw node N 22 sufficiently, without P-type transistor Q 22 is fully ON, not to catch node N 21 sufficiently. Further, when the P-type transistor Q 21 is ON, the signal φ 21 is 0 V, and the source potential of the P-type transistor Q 21 is [V TP23 ] + [V TP22 ] −2 Vcc.
TP21 ] has a disadvantage that the output is not sufficiently reduced .
【０００５】本発明の目的は、前記欠点を解決し、トラ
ンジスタが完全にＯＮし、充分に出力が下がるようにし
た半導体集積回路を提供することにある。An object of the present invention is to provide a semiconductor integrated circuit which solves the above-mentioned drawbacks and in which the transistor is completely turned on and the output is sufficiently reduced.
【０００６】[0006]
【課題を解決するための手段】本発明の半導体集積回路
の構成は、オシレータと、このオシレータに縦続接続さ
れる第１，第２，第３のインバータと、前記第３のイン
バータから出力される第１の信号の端子と、前記第２の
インバータから出力される第２の信号の端子と、前記第
１の信号の端子と第１の節点に接続される第１の容量
と、前記第２の信号の端子と第２の節点に接続される第
２の容量と、前記第１の節点をソース又はドレインに接
続しゲートとドレイン又はソースを出力にした第１のＮ
型トランジスタと、前記第１の節点をソース又はドレイ
ンに前記第２の節点をゲートに接地電位をドレイン又は
ソースにサブストレートを前記第１の信号に接続した第
１のＰ型トランジスタと、前記第２の節点をソース又は
ドレインとゲートに接地電位をドレイン又はソースに接
続した第２のＮ型トランジスタとを備えていることを特
徴とする。A semiconductor integrated circuit according to the present invention has an oscillator, first, second, and third inverters connected in cascade to the oscillator, and outputs from the third inverter. A first signal terminal; a second signal terminal output from the second inverter; a first capacitor connected to the first signal terminal and a first node; And a second capacitor connected to the second node and a first capacitor connected to the source or drain and having a gate and drain or source output.
A first P-type transistor having the first node connected to the first signal as a source or a drain, the second node connected to a gate as a gate, and a ground potential connected to a drain or a source connected to a substrate as the first signal; A second N-type transistor having a second node connected to a source or a drain and a gate connected to a ground potential at the drain or the source.
【０００７】[0007]
【実施例】図１は本発明の一実施例の半導体集積回路を
示すブロック図である。FIG. 1 is a block diagram showing a semiconductor integrated circuit according to one embodiment of the present invention.
【０００８】図１において、本実施例の半導体集積回路
は、オシレータＯＳＣから出力された信号が、インバー
タＩ11、インバータＩ12を通って信号φ12になり、さら
にインバータＩ13を通って信号φ11になる。容量Ｃ
11は、信号φ11と節点Ｎ11に接続され、容量Ｃ12は信号
φ12と節点Ｎ12に接続される。Ｎ型トランジスタＱ
11は、ソースに節点Ｎ11が接続され、ゲートとドレイン
は出力になっている。Ｐ型トランジスタＱ12は、ソース
に節点Ｎ11、ゲートに節点Ｎ12、ドレインに接地電位、
サブに信号φ11が接続されている。Ｎ型トランジスタＱ
13は、ソースとゲートに節点Ｎ12、ドレインに接地電位
が接続されている。In FIG. 1, in the semiconductor integrated circuit of this embodiment, the signal output from the oscillator OSC is changed to a signal φ 12 through an inverter I 11 and an inverter I 12 , and further to a signal φ 12 through an inverter I 13. It becomes 11 . Capacity C
11 is connected to the signal φ 11 and the node N 11 , and the capacitor C 12 is connected to the signal φ 12 and the node N 12 . N-type transistor Q
11, the node N 11 is connected to the source, gate and drain serves as an output. P-type transistor Q 12, the node N 11 to the source, the node N 12 to the gate, drain to the ground potential,
Signal phi 11 is connected to the sub. N-type transistor Q
Reference numeral 13 denotes a source and a gate connected to a node N 12 , and a drain connected to a ground potential.
【０００９】次に図４も用いて、動作について説明す
る。あらかじめ信号φ11を接地電位（０ｖ）、信号φ12
を電源電位（Ｖｃｃ）、接点Ｎ12をＶTN12、出力を０ｖ
にそれぞれセットしておく。時刻ｔ1 で信号φ12が０ｖ
に変化して信号φ11がＶｃｃに変化する。信号φ11が０
ｖからＶｃｃまで変化すると、接点Ｎ11は容量Ｃ11によ
ってたたきあげられ、Ｎ型トランジスタＱ11はＯＦＦす
る。同様に、信号φ12がＶｃｃから０ｖに変化すると、
容量Ｃ12によって節点Ｎ12がたたきさげられ、
〔ＶTN13〕−Ｖｃｃまでさがり、Ｐ型トランジスタＱ12
はＯＮして、節点Ｎ11を〔ＶTN13〕＋〔ＶTN12〕−Ｖｃ
ｃまで引下げられる（ただし〔ＶTN13〕＋〔ＶTN12〕＞
Ｖｃｃのとき。〔ＶTN13〕＋〔ＶTN12〕＜Ｖｃｃときは
０ｖまで引下げられる）。Next, the operation will be described with reference to FIG. Advance signal phi 11 to ground potential (0 v), the signal phi 12
The power supply potential (Vcc), the contact N 12 V TN12, the output 0v
To each of them. At time t 1 , the signal φ 12 becomes 0 V
Changing signal phi 11 is changed to the Vcc to. Signal φ 11 is 0
When changes v from to Vcc, contact N 11 is being Tatakiage by capacitance C 11, N-type transistor Q 11 is turned OFF. Similarly, when the signal phi 12 is changed to 0v from Vcc,
Node N 12 is seared lowered by capacitor C 12,
[V TN13 ] -Vcc and the P-type transistor Q 12
It is turned ON, the node N 11 [V TN13] + [V TN12] -Vc
c (however, [V TN13 ] + [V TN12 ]>
At Vcc. When [V TN13 ] + [V TN12 ] <Vcc, the voltage is reduced to 0 V).
【００１０】次に、時間ｔ2 で信号φ12がＶｃｃに、信
号φ11が０ｖに変化するる。信号φ11がＶｃｃから０ｖ
に変化すると、節点Ｎ11は容量Ｃ11によってたたきさげ
られ、さらに節点Ｎ11を〔ＶTN13〕＋〔ＶTN12〕−２Ｖ
ｃｃまで引下げ、Ｎ型トランジスタＱ11をＯＮさせて出
力をさげる。そのとき、信号φ12は０ｖからＶｃｃに変
化し、節点Ｎ12が容量Ｃ12によってたたきあげられ、
〔ＶTN12〕まであがるので、Ｐ型トランジスタＱ12はＯ
ＦＦしている。これを繰り返していき、出力をさらにさ
げていくのがこの回路の働きである。[0010] Next, the signal phi 12 is to Vcc at time t 2, the signal phi 11 is Ruru be changed 0 v. Signal φ 11 is 0 V from Vcc
If changes to the node N 11 is lowered seared by capacitance C 11, further nodal N 11 [V TN13] + [V TN12] -2V
down to cc, and the N-type transistor Q 11 is ON lower the output. At that time, the signal φ 12 changes from 0 V to Vcc, the node N 12 is knocked up by the capacitor C 12 ,
Since the rise to [V TN12], P-type transistor Q 12 is O
FF. The function of this circuit is to repeat this and further reduce the output.
【００１１】前述した従来の半導体集積回路に対し、本
実施例はＰ型トランジスタＱ21、Ｐ型トランジスタＱ23
をそれぞれＮ型トランジスタＱ11、Ｎ型トランジスタＱ
13におきかえ、出力をさらにおさえるという独創的内容
を有する。In the present embodiment, a P-type transistor Q 21 and a P-type transistor Q 23
With the N-type transistor Q 11 and the N-type transistor Q
It has an original content that replaces 13 and further reduces the output.
【００１２】以上説明したように、本実施例は、図２の
従来回路上のＰ型トランジスタＱ21とＰ型トランジスタ
Ｑ23をＮ型トランジスタに変換し、図１のようになっ
た。図１上で、Ｎ型トランジスタＱ11において出力とサ
ブは基板電位と同電位で〔ＶTN11〕が低くなるので、電
源電圧がある程度まで低くなっても、基板へ出力する電
位をより深くできるという効果を有する。[0012] As described above, the present embodiment, the P-type transistor Q 21 and the P-type transistor Q 23 on the conventional circuit of FIG. 2 is converted into N-type transistor, was as shown in Figure 1. On Figure 1, the output and the sub is in the substrate potential and the same potential in the N-type transistor Q 11 is [V TN11] lower, even when the power supply voltage is lowered to some extent, that the potential to be outputted to the substrate can be more deeply Has an effect.
【００１３】[0013]
【発明の効果】以上説明したように、本発明は、基板へ
の出力電位をより深くでき、電源電圧が変動しても誤動
作する心配のないようにした半導体集積回路を提供する
ことにある。As described above, an object of the present invention is to provide a semiconductor integrated circuit in which an output potential to a substrate can be made deeper and a malfunction does not occur even if a power supply voltage fluctuates.
【図１】本発明の一実施例の半導体集積回路を示すブロ
ック図である。FIG. 1 is a block diagram showing a semiconductor integrated circuit according to one embodiment of the present invention.
【図２】従来の半導体集積回路を示すブロック図であ
る。FIG. 2 is a block diagram showing a conventional semiconductor integrated circuit.
【図３】図２の動作を示すタイミング図である。FIG. 3 is a timing chart showing the operation of FIG. 2;
【図４】図１の動作を示すタイミング図である。FIG. 4 is a timing chart showing the operation of FIG.
ＯＳＣ オシレータ Ｉ11，Ｉ12，Ｉ13，Ｉ21，Ｉ22，Ｉ23 インバータ φ11，φ12，φ21，φ22 信号 Ｃ11，Ｃ12，Ｃ21，Ｃ22 容量 Ｑ11，Ｑ12，Ｑ13，Ｑ21，Ｑ22，Ｑ23 トランジスタOSC oscillator I 11, I 12, I 13 , I 21, I 22, I 23 inverter φ 11, φ 12, φ 21 , φ 22 signal C 11, C 12, C 21 , C 22 capacity Q 11, Q 12, Q 13, Q 21, Q 22 , Q 23 transistor
Claims (1)
続される第１，第２，第３のインバータと、前記第３の
インバータから出力される第１の信号の端子と、前記第
２のインバータから出力される第２の信号の端子と、前
記第１の信号の端子と第１の節点に接続される第１の容
量と、前記第２の信号の端子と第２の節点に接続される
第２の容量と、前記第１の節点をソース又はドレインに
接続しゲートとドレイン又はソースを出力にした第１の
Ｎ型トランジスタと、前記第１の節点をソース又はドレ
インに前記第２の節点をゲートに接地電位をドレイン又
はソースにサブストレートを前記第１の信号に接続した
第１のＰ型トランジスタと、前記第２の節点をソース又
はドレインとゲートに接地電位をドレイン又はソースに
接続した第２のＮ型トランジスタとを備えていることを
特徴とする半導体集積回路。An oscillator, first, second, and third inverters cascaded to the oscillator; a terminal for a first signal output from the third inverter; A second signal terminal to be output, a first capacitor connected to the first signal terminal and a first node, and a second capacitor connected to the second signal terminal and a second node. 2, a first N-type transistor in which the first node is connected to a source or a drain and a gate and a drain or a source are output, and the second node is connected to the first node as a source or a drain. A first P-type transistor having a gate connected to a ground potential and a drain or a source connected to a substrate to the first signal; and a second P-type transistor having the second node connected to a source or a drain and a gate connected to a ground potential to a drain or a source. N type 2 A semiconductor integrated circuit, comprising: a transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11205191A JP2636091B2 (en) | 1991-05-17 | 1991-05-17 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11205191A JP2636091B2 (en) | 1991-05-17 | 1991-05-17 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04340759A JPH04340759A (en) | 1992-11-27 |
| JP2636091B2 true JP2636091B2 (en) | 1997-07-30 |
Family
ID=14576797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11205191A Expired - Fee Related JP2636091B2 (en) | 1991-05-17 | 1991-05-17 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2636091B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3102833B2 (en) * | 1994-09-06 | 2000-10-23 | 株式会社 沖マイクロデザイン | Boost circuit |
-
1991
- 1991-05-17 JP JP11205191A patent/JP2636091B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04340759A (en) | 1992-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2772522B2 (en) | Power-on signal generation circuit | |
| KR910001380B1 (en) | Power switching circuitry | |
| KR880014438A (en) | CMOS integrated circuit | |
| JP3311011B2 (en) | Back bias voltage generation circuit | |
| JPH07326957A (en) | Cmos circuit | |
| KR960035626A (en) | Power-on reset circuit | |
| KR900011152A (en) | Voltage drop detection and reset circuit reset circuit | |
| KR940003011A (en) | Voltage generation circuit without loss of threshold voltage of field effect transistor in output voltage | |
| JP2636091B2 (en) | Semiconductor integrated circuit | |
| KR940001568A (en) | Level conversion circuit | |
| JP2560698B2 (en) | Latch circuit | |
| JPH066186A (en) | Latch circuit | |
| JP2978671B2 (en) | Semiconductor memory device | |
| JP2936474B2 (en) | Semiconductor integrated circuit device | |
| KR890001283A (en) | Generator circuit | |
| JP2004080172A (en) | D type flip-flop and electronic circuit | |
| JPS6380617A (en) | Chopper type comparator | |
| KR910008959A (en) | Output circuit | |
| JPH1197984A (en) | Latch circuit | |
| JPH0562477A (en) | Charge pump circuit | |
| JPH05205468A (en) | Substrate voltage generation circuit for dynamic ram | |
| KR100465344B1 (en) | Half period signal generating circuit | |
| JPS5992620A (en) | Clock generator circuit | |
| JP2946817B2 (en) | Level conversion integrated circuit | |
| JP2674798B2 (en) | Substrate potential supply circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970225 |
|
| LAPS | Cancellation because of no payment of annual fees |