JP2630284B2 - 不揮発性メモリのメモリ線デコーダドライバ、バイアス回路及びバイアス方法 - Google Patents
不揮発性メモリのメモリ線デコーダドライバ、バイアス回路及びバイアス方法Info
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性メモリのメモリ
線デコーダドライバに関するものであり、ここでのメモ
リ線はメモリの行又は列を意味する。
線デコーダドライバに関するものであり、ここでのメモ
リ線はメモリの行又は列を意味する。
【０００２】
【従来の技術】周知のように、行及び／又は列のデコー
ダドライバは、関連する行又は列のアドレスをコード化
して選択信号及びアドレス信号に基づいて、関連する行
又は列を駆動する。
ダドライバは、関連する行又は列のアドレスをコード化
して選択信号及びアドレス信号に基づいて、関連する行
又は列を駆動する。
【０００３】他の不揮発性メモリと同様に、前述のタイ
プのドライバは低消費電力と高速読出しの相反する要求
を提起する。
プのドライバは低消費電力と高速読出しの相反する要求
を提起する。
【０００４】実際に、メモリアレイにおける行と列がア
ドレッシングされる速度（読出しフェーズ全体の速度）
は、行又は列の静電容量を充電する電流の増加に伴って
増加し、そしてその結果消費電力も増加する。
ドレッシングされる速度（読出しフェーズ全体の速度）
は、行又は列の静電容量を充電する電流の増加に伴って
増加し、そしてその結果消費電力も増加する。
【０００５】以下の説明は、行及び列のデコーダドライ
バの両方に適用されるが、ここでは説明を簡単にするた
めに行のデコーダドライバについて説明することとす
る。問題点を明確に理解するためにまず図１に示すよう
な典型的な行のドライバを説明し、ここで参照番号１は
ドライバ全体を示す。
バの両方に適用されるが、ここでは説明を簡単にするた
めに行のデコーダドライバについて説明することとす
る。問題点を明確に理解するためにまず図１に示すよう
な典型的な行のドライバを説明し、ここで参照番号１は
ドライバ全体を示す。
【０００６】図１において、ドライバ１はアドレッシン
グするための行のアドレスを符号化するための３入力
（信号Ａ，Ｂ，Ｃ）を有するＮＡＮＤ回路２と、ＮＡＮ
Ｄ回路２の出力と接続点４の間に挿入され、かつ選択信
号Ｐｉが供給されるゲート端子を有する選択用トランジ
スタ３と、接続点４に接続する入力とドライブされる行
に関係するワードラインＷＬに接続された出力７を有す
る最終インバータ５と、供給ラインＶＰＣと接続点４の
間に挿入され、かつ電圧制御信号Ｖ１が供給されるゲー
ト端子を有するＰチャネルプルアップトランジスタ６と
を有する。
グするための行のアドレスを符号化するための３入力
（信号Ａ，Ｂ，Ｃ）を有するＮＡＮＤ回路２と、ＮＡＮ
Ｄ回路２の出力と接続点４の間に挿入され、かつ選択信
号Ｐｉが供給されるゲート端子を有する選択用トランジ
スタ３と、接続点４に接続する入力とドライブされる行
に関係するワードラインＷＬに接続された出力７を有す
る最終インバータ５と、供給ラインＶＰＣと接続点４の
間に挿入され、かつ電圧制御信号Ｖ１が供給されるゲー
ト端子を有するＰチャネルプルアップトランジスタ６と
を有する。
【０００７】図１の回路において、プルアップトランジ
スタ６は、選択信号Ｐｉが例えばローに保持されている
とき、Ｐｉによってアドレッシングされた行の群の選択
を解除するために（また同じ選択信号Ｐｉは通常１６全
て、他の行に供給される）最終インバータ５の入力のバ
イアスを保持するために必要とされる。この場合に、実
際には、信号Ｐｉはローに切り換わり選択用トランジス
タ３がオフとなり、プルアップトランジスタがない場合
にはインバータ５の入力は浮動（ｆｌｏａｔｉｎｇ）の
ままとなる。一方、プルアップトランジスタ６は供給ラ
インＶＰＣに接続点４を接続することを提供し、従って
インバータ５の入力を正確にバイアスすることも提供す
る。
スタ６は、選択信号Ｐｉが例えばローに保持されている
とき、Ｐｉによってアドレッシングされた行の群の選択
を解除するために（また同じ選択信号Ｐｉは通常１６全
て、他の行に供給される）最終インバータ５の入力のバ
イアスを保持するために必要とされる。この場合に、実
際には、信号Ｐｉはローに切り換わり選択用トランジス
タ３がオフとなり、プルアップトランジスタがない場合
にはインバータ５の入力は浮動（ｆｌｏａｔｉｎｇ）の
ままとなる。一方、プルアップトランジスタ６は供給ラ
インＶＰＣに接続点４を接続することを提供し、従って
インバータ５の入力を正確にバイアスすることも提供す
る。
【０００８】現在、プルアップトランジスタ６は２つの
方法で駆動される。第１の周知の解決方法では、信号Ｖ
１は永久にオンを保持し、第２の周知の解決方法では信
号Ｖ１は関係する行が選択されたか選択されないかに従
って切り換わり、また特に図２に示すように関係する行
が選択されるとプルアップトランジスタ６はオフとな
る。
方法で駆動される。第１の周知の解決方法では、信号Ｖ
１は永久にオンを保持し、第２の周知の解決方法では信
号Ｖ１は関係する行が選択されたか選択されないかに従
って切り換わり、また特に図２に示すように関係する行
が選択されるとプルアップトランジスタ６はオフとな
る。
【０００９】図２において（図１で同じ部分は同じ参照
番号を付してある）、プルアップトランジスタ６のゲー
ト端子はインバータ１０の出力に接続され、インバータ
１０の入力はインバータ５の入力接続点４に接続されて
いる。
番号を付してある）、プルアップトランジスタ６のゲー
ト端子はインバータ１０の出力に接続され、インバータ
１０の入力はインバータ５の入力接続点４に接続されて
いる。
【００１０】
【発明が解決しようとする課題】前述の２つの解決方法
は次のような欠点を有する。実際に、両方共関連する行
が選択されなければ静的状態（アドレススイッチフェー
ズの終端（過渡スイッチ状態））では消費電力は０であ
るが、行の選択の過渡状態（入力Ａ−Ｃとドライバの選
択信号Ｐｉが全てハイのとき行が選択される）の終端で
は違ったふるまいをする。第１の解決方法（プルアップ
トランジスタ６が常にオン）では、プルアップトランジ
スタ６（オン）、選択トランジスタ３とＮＡＮＤ回路２
を構成するＮチャネルトランジスタ（図示なし）の間に
電流路が構成され、この電流路は、高速動作のためにド
ライバ素子のサイズが大きいので、低消費電力とはかけ
離れた結果をもたらす。
は次のような欠点を有する。実際に、両方共関連する行
が選択されなければ静的状態（アドレススイッチフェー
ズの終端（過渡スイッチ状態））では消費電力は０であ
るが、行の選択の過渡状態（入力Ａ−Ｃとドライバの選
択信号Ｐｉが全てハイのとき行が選択される）の終端で
は違ったふるまいをする。第１の解決方法（プルアップ
トランジスタ６が常にオン）では、プルアップトランジ
スタ６（オン）、選択トランジスタ３とＮＡＮＤ回路２
を構成するＮチャネルトランジスタ（図示なし）の間に
電流路が構成され、この電流路は、高速動作のためにド
ライバ素子のサイズが大きいので、低消費電力とはかけ
離れた結果をもたらす。
【００１１】他方、第２の解決方法（図２の回路）にお
いて、選択過渡状態（接続点４がローである）に続い
て、プルアップトランジスタ６はオフとなり、静的状態
下で消費電力が０となる。しかし、この第２の解決方法
は設計の細心の注意が必要なフィードバック回路の使用
が必要となり、ドライバ１の供給電圧が大きく変動する
場合には動作上の問題を提起し、さらに構成が複雑であ
る。
いて、選択過渡状態（接続点４がローである）に続い
て、プルアップトランジスタ６はオフとなり、静的状態
下で消費電力が０となる。しかし、この第２の解決方法
は設計の細心の注意が必要なフィードバック回路の使用
が必要となり、ドライバ１の供給電圧が大きく変動する
場合には動作上の問題を提起し、さらに構成が複雑であ
る。
【００１２】本発明の目的はこれらの周知の方法の欠点
を解決するためのドライババイアス回路を提供すること
であり、特に過渡的な選択の間での高速スイッチングと
静的状態下での低消費電力の回路を提供することであ
る。
を解決するためのドライババイアス回路を提供すること
であり、特に過渡的な選択の間での高速スイッチングと
静的状態下での低消費電力の回路を提供することであ
る。
【００１３】本発明は特許請求の範囲の第１項に記載の
ように不揮発性メモリのメモリ線デコーダドライバのた
めのバイアス回路を提供する。
ように不揮発性メモリのメモリ線デコーダドライバのた
めのバイアス回路を提供する。
【００１４】
【課題を解決するための手段及び作用】実際に、本発明
によれば、プルアップトランジスタのバイアス電圧は、
アドレス選択の間は減少して、プルアップトランジスタ
の高い導電性を達成し、非選択となる行の最終インバー
タの入力を急速充電し、静的状態のもとでは、高いレベ
ルに維持されて、プルアップトランジスタを弱オン状態
に維持し、選択された行のドライバの消費電力が最小と
なるように、変調される。
によれば、プルアップトランジスタのバイアス電圧は、
アドレス選択の間は減少して、プルアップトランジスタ
の高い導電性を達成し、非選択となる行の最終インバー
タの入力を急速充電し、静的状態のもとでは、高いレベ
ルに維持されて、プルアップトランジスタを弱オン状態
に維持し、選択された行のドライバの消費電力が最小と
なるように、変調される。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図３において、バイアス回路は参照番号１５によ
って全体を示されており、実際に単安定ステージ１６、
レベルシフト回路１７及び電圧変調ステージ１８を有す
る。
する。図３において、バイアス回路は参照番号１５によ
って全体を示されており、実際に単安定ステージ１６、
レベルシフト回路１７及び電圧変調ステージ１８を有す
る。
【００１６】特に、単安定ステージ１６は、信号ＡＴＤ
と信号ＥＮＮが各々供給される２つの入力２０と入力２
１を有する。信号ＡＴＤは、バイアス回路１５とドライ
バ１が一部を形成するメモリアレイ（図示しない）にお
ける最初の行アドレスの切換によりハイに切り換わり、
最後の行アドレスの切換えによりローに戻る論理信号
（図４にも示す）である。信号ＥＮＮは、ローの時のみ
バイアス回路１５の動作を可能にする反転されたイネー
ブル信号である。
と信号ＥＮＮが各々供給される２つの入力２０と入力２
１を有する。信号ＡＴＤは、バイアス回路１５とドライ
バ１が一部を形成するメモリアレイ（図示しない）にお
ける最初の行アドレスの切換によりハイに切り換わり、
最後の行アドレスの切換えによりローに戻る論理信号
（図４にも示す）である。信号ＥＮＮは、ローの時のみ
バイアス回路１５の動作を可能にする反転されたイネー
ブル信号である。
【００１７】入力２０と入力２１はＮＯＲ回路２２と接
続され、ＮＯＲ回路２２の出力はインバータ２３の入力
と接続され、かつＮＯＲ回路の出力と接地との間に挿入
されたキャパシタ２４と接続されている。インバータ２
３はＮＯＲ回路２５の第１のの入力と接続され、ＮＯＲ
回路２５の第２の入力は回路の入力２０と接続されてい
る。ＮＯＲ回路２５の出力（論理信号ＩＮと表記する）
は、電圧ＶＤＤ（これは図示していないが単安定ステー
ジ１６に供給する）が供給され、かつ電圧ＶＰＣが供給
される行ドライバの論理回路をインタフェースするため
に設けたレベルシフト回路１７の入力２７に接続され
る。レベルシフト回路１７は、ＯＵＴ信号と、ＯＵＴ信
号に対して反転したＯＵＴＮ信号と表される２つの出力
２８と出力２９を各々有する。特に、次の表に示すよう
に、入力２７におけるＩＮ信号がローのときＯＵＴ信号
はＯＶとなり（かつＯＵＴＮ信号がＶＰＣとなる）、Ｉ
Ｎ信号がハイとなるときＯＵＴ信号はＶＰＣとなる（か
つＯＵＴＮ信号がＯＶとなる）。
続され、ＮＯＲ回路２２の出力はインバータ２３の入力
と接続され、かつＮＯＲ回路の出力と接地との間に挿入
されたキャパシタ２４と接続されている。インバータ２
３はＮＯＲ回路２５の第１のの入力と接続され、ＮＯＲ
回路２５の第２の入力は回路の入力２０と接続されてい
る。ＮＯＲ回路２５の出力（論理信号ＩＮと表記する）
は、電圧ＶＤＤ（これは図示していないが単安定ステー
ジ１６に供給する）が供給され、かつ電圧ＶＰＣが供給
される行ドライバの論理回路をインタフェースするため
に設けたレベルシフト回路１７の入力２７に接続され
る。レベルシフト回路１７は、ＯＵＴ信号と、ＯＵＴ信
号に対して反転したＯＵＴＮ信号と表される２つの出力
２８と出力２９を各々有する。特に、次の表に示すよう
に、入力２７におけるＩＮ信号がローのときＯＵＴ信号
はＯＶとなり（かつＯＵＴＮ信号がＶＰＣとなる）、Ｉ
Ｎ信号がハイとなるときＯＵＴ信号はＶＰＣとなる（か
つＯＵＴＮ信号がＯＶとなる）。
【００１８】
【表１】
【００１９】電圧変調ステージ１８は５つのトランジス
タＭ１〜Ｍ５を有し、トランジスタＭ１はＰチャネルト
ランジスタであり、トランジスタＭ２〜Ｍ５はＮチャネ
ルトランジスタである。
タＭ１〜Ｍ５を有し、トランジスタＭ１はＰチャネルト
ランジスタであり、トランジスタＭ２〜Ｍ５はＮチャネ
ルトランジスタである。
【００２０】特に、トランジスタＭ１は供給ラインＶＰ
Ｃに接続されるドレイン端子と、回路１５の入力３３を
示すと共に信号ＤＥ（対応されるプルアップトランジス
タ６を不動作にするため）が供給されるゲート端子と、
図１の回路１のプルアップトランジスタ６のバイアス電
圧Ｖ１を供給する回路１５の出力接続点３４に接続され
るソース端子とを有する。
Ｃに接続されるドレイン端子と、回路１５の入力３３を
示すと共に信号ＤＥ（対応されるプルアップトランジス
タ６を不動作にするため）が供給されるゲート端子と、
図１の回路１のプルアップトランジスタ６のバイアス電
圧Ｖ１を供給する回路１５の出力接続点３４に接続され
るソース端子とを有する。
【００２１】トランジスタＭ２は、供給ラインＶＰＣに
接続されたドレイン端子と、レベルシフト回路１７の出
力２８に接続されたゲート端子と、接続点３４に接続さ
れたソース端子とを有する。トランジスタＭ３は、接続
点３４に接続されたドレイン端子と、レベルシフト回路
１７の出力２９に接続されたゲート端子と、接続点３５
に接続されたソース端子を有する。トランジスタＭ４
は、接続点３５に接続されたドレイン端子と、バイアス
ライン３６（例えば１．９Ｖ）に接続されたゲート端子
と、接地されているソース端子を有する。トランジスタ
Ｍ５は、接続点３４に接続されたドレイン端子と、バイ
アスライン３６に接続されたゲート端子と、接地されて
いるソース端子とを有する。
接続されたドレイン端子と、レベルシフト回路１７の出
力２８に接続されたゲート端子と、接続点３４に接続さ
れたソース端子とを有する。トランジスタＭ３は、接続
点３４に接続されたドレイン端子と、レベルシフト回路
１７の出力２９に接続されたゲート端子と、接続点３５
に接続されたソース端子を有する。トランジスタＭ４
は、接続点３５に接続されたドレイン端子と、バイアス
ライン３６（例えば１．９Ｖ）に接続されたゲート端子
と、接地されているソース端子を有する。トランジスタ
Ｍ５は、接続点３４に接続されたドレイン端子と、バイ
アスライン３６に接続されたゲート端子と、接地されて
いるソース端子とを有する。
【００２２】トランジスタＭ１−Ｍ５は全て同じ大きさ
ではない。特に、トランジスタＭ４及びＭ５は実質的に
長く、かつ次に示す理由でトランジスタＭ２及びＭ３に
比べてかなりの抵抗値を有する。
ではない。特に、トランジスタＭ４及びＭ５は実質的に
長く、かつ次に示す理由でトランジスタＭ２及びＭ３に
比べてかなりの抵抗値を有する。
【００２３】電圧変調ステージ１８はまた接続点３５と
接地の間に挿入されたキャパシタ３７を有する。
接地の間に挿入されたキャパシタ３７を有する。
【００２４】図３の回路は以下のように動作する（図４
を参照して）。トランジスタＭ４及びＭ５は常にオンで
あり、かつ回路の通常動作の間信号ＤＥはハイ（トラン
ジスタＭ１がオフとなるように）であり、信号ＥＮＮは
ローである。
を参照して）。トランジスタＭ４及びＭ５は常にオンで
あり、かつ回路の通常動作の間信号ＤＥはハイ（トラン
ジスタＭ１がオフとなるように）であり、信号ＥＮＮは
ローである。
【００２５】静的状態下で、信号ＡＴＤはローとなり、
従ってＮＯＲ回路２２の出力がハイ、インバータ２３の
出力がロー、信号ＩＮがハイ、ＯＵＴ信号がＶＰＣで、
ＯＵＴＮ信号はＯＶで、その結果としてトランジスタＭ
２はオンに、トランジスタＭ３はオフになる。前述の状
態で、キャパシタ３７はトランジスタＭ４によって接地
点に短絡され、トランジスタＭ２，Ｍ５は抵抗分割器と
して動作し、２つのトランジスタのサイズが異なり、従
って等価抵抗が異なるため、接続点３４は次の式による
電圧Ｖ１Ｈを与える。
従ってＮＯＲ回路２２の出力がハイ、インバータ２３の
出力がロー、信号ＩＮがハイ、ＯＵＴ信号がＶＰＣで、
ＯＵＴＮ信号はＯＶで、その結果としてトランジスタＭ
２はオンに、トランジスタＭ３はオフになる。前述の状
態で、キャパシタ３７はトランジスタＭ４によって接地
点に短絡され、トランジスタＭ２，Ｍ５は抵抗分割器と
して動作し、２つのトランジスタのサイズが異なり、従
って等価抵抗が異なるため、接続点３４は次の式による
電圧Ｖ１Ｈを与える。
【００２６】Ｖ１Ｈ＝ＶＰＣ−ＶＴＭ２
【００２７】ここで、ＶＴＭ２はトランジスタＭ２の閾
値電圧（図４に示す）である。
値電圧（図４に示す）である。
【００２８】前述の状態で、バイアス回路１５に接続さ
れたプルアップトランジスタ６は弱くオンに切り換わ
り、従って静的状態下で選択された行のプルアップトラ
ンジスタ６の電流消費が最小（約１０μＡ）になる。選
択されない行に関して、プルアップトランジスタ６は、
弱いけれども十分な量だけオンに切換わり、各最終イン
バータ５の入力に、プルアップトランジスタの部分での
電力消費なしでハイのバイアス状態を維持する。
れたプルアップトランジスタ６は弱くオンに切り換わ
り、従って静的状態下で選択された行のプルアップトラ
ンジスタ６の電流消費が最小（約１０μＡ）になる。選
択されない行に関して、プルアップトランジスタ６は、
弱いけれども十分な量だけオンに切換わり、各最終イン
バータ５の入力に、プルアップトランジスタの部分での
電力消費なしでハイのバイアス状態を維持する。
【００２９】アドレスが切り換わるとき、信号ＡＴＤは
単安定ステージ１６を活性化するパルス（図４）を与え
る。特に、ハイに切り換わった信号ＡＴＤによってＮＯ
Ｒ回路２５が切り換わり、ＩＮ信号がローに切り換わ
り、レベルシフト回路１７が切り換わり、ＯＵＴ信号が
ローに切り換わり、ＯＵＴＮ信号がハイ（ＶＰＣ）に切
り換わり、かつトランジスタＭ３がオンに切り換わる。
接続点３４がもはや供給ラインＶＰＣに関係しないの
で、電荷が接続点３４に接続されたプルアップトランジ
スタ６のゲート領域とキャパシタ３７（初期には充電さ
れていない）の容量Ｃ１との間に割り当てられる。実際
の回路はプルアップトランジスタのゲート領域の静電容
量がトランジスタＭ３を介してキャパシタ３７に直列に
接続されて静電容量分割器を形成する（このフェーズに
おいて、トランジスタＭ４及びＭ５はそれら高い等価抵
抗によって実際上効果がないのである）。
単安定ステージ１６を活性化するパルス（図４）を与え
る。特に、ハイに切り換わった信号ＡＴＤによってＮＯ
Ｒ回路２５が切り換わり、ＩＮ信号がローに切り換わ
り、レベルシフト回路１７が切り換わり、ＯＵＴ信号が
ローに切り換わり、ＯＵＴＮ信号がハイ（ＶＰＣ）に切
り換わり、かつトランジスタＭ３がオンに切り換わる。
接続点３４がもはや供給ラインＶＰＣに関係しないの
で、電荷が接続点３４に接続されたプルアップトランジ
スタ６のゲート領域とキャパシタ３７（初期には充電さ
れていない）の容量Ｃ１との間に割り当てられる。実際
の回路はプルアップトランジスタのゲート領域の静電容
量がトランジスタＭ３を介してキャパシタ３７に直列に
接続されて静電容量分割器を形成する（このフェーズに
おいて、トランジスタＭ４及びＭ５はそれら高い等価抵
抗によって実際上効果がないのである）。
【００３０】結果として、接続点３４における電圧Ｖ１
は次の式によって所定のレベルに下がる。
は次の式によって所定のレベルに下がる。
【００３１】 Ｖ１Ｌ＝ＶＰＣ×Ｃｐｕ／（Ｃｐｕ＋Ｃ１）
【００３２】ここで、Ｃｐｕはプルアップトランジスタ
６のゲート領域のキャパシタンスであり、従って接続点
３４に接続された全てのプルアップトランジスタによっ
て増加した電流による導電を行い、最終インバータ５の
入力を急激に充電することができる。
６のゲート領域のキャパシタンスであり、従って接続点
３４に接続された全てのプルアップトランジスタによっ
て増加した電流による導電を行い、最終インバータ５の
入力を急激に充電することができる。
【００３３】単安定ステージはＡＴＤ信号が０に切り換
わった後短時間に切り換わる。実際に、ＡＴＤ信号が切
り換わると、トランジスタＭ３がオフに切り換わり、キ
ャパシタ２４が充電を始め、その終了時に信号ＩＮがス
イッチングしてトランジスタＭ３がオフになり、トラン
ジスタＭ２がオンになり、静的状態に復帰する。ここ
で、Ｖ１がＶ１Ｈに復帰し、キャパシタ３７はトランジ
スタＭ４を介して接地点に放電する。ＡＴＤ信号に関連
して単安定ステージ１６のスイッチングにおける遅延
は、選択されない行の最終インバータの全ての入力を正
確に充電することを提供する。
わった後短時間に切り換わる。実際に、ＡＴＤ信号が切
り換わると、トランジスタＭ３がオフに切り換わり、キ
ャパシタ２４が充電を始め、その終了時に信号ＩＮがス
イッチングしてトランジスタＭ３がオフになり、トラン
ジスタＭ２がオンになり、静的状態に復帰する。ここ
で、Ｖ１がＶ１Ｈに復帰し、キャパシタ３７はトランジ
スタＭ４を介して接地点に放電する。ＡＴＤ信号に関連
して単安定ステージ１６のスイッチングにおける遅延
は、選択されない行の最終インバータの全ての入力を正
確に充電することを提供する。
【００３４】通常ハイであるＤＥ信号は、当該信号がロ
ーに切り換わった時、接続点３４に接続された全てのプ
ルアップトランジスタを同時にオフに切り換えるための
信号である（例えば、セクタ又はメモリアレイでのワー
ドライン全てがアドレッシングされるとき、プルアップ
トランジスタの導電（ローではあるが）による消費電力
を削減することは、トランジスタの数が多いので重要で
ある。
ーに切り換わった時、接続点３４に接続された全てのプ
ルアップトランジスタを同時にオフに切り換えるための
信号である（例えば、セクタ又はメモリアレイでのワー
ドライン全てがアドレッシングされるとき、プルアップ
トランジスタの導電（ローではあるが）による消費電力
を削減することは、トランジスタの数が多いので重要で
ある。
【００３５】ハイであるとき、活性化信号は電圧Ｖ１の
接地を提供し、この場合に、単安定ステージ１６の出力
ＩＮはローであり、出力ＯＵＴ及びＯＵＴＮは各々ロー
とハイとなり、トランジスタＭ２はオフに、トランジス
タＭ３はオンに切り換わり、そしてその結果選択過渡状
態に類似した状態となる。ただし、この場合フェーズが
大変長く、かつキャパシタ３７とプルアップトランジス
タのゲート容量を放電するトランジスタＭ４及びＭ５の
効果がより顕著となる。
接地を提供し、この場合に、単安定ステージ１６の出力
ＩＮはローであり、出力ＯＵＴ及びＯＵＴＮは各々ロー
とハイとなり、トランジスタＭ２はオフに、トランジス
タＭ３はオンに切り換わり、そしてその結果選択過渡状
態に類似した状態となる。ただし、この場合フェーズが
大変長く、かつキャパシタ３７とプルアップトランジス
タのゲート容量を放電するトランジスタＭ４及びＭ５の
効果がより顕著となる。
【００３６】本発明に係る効果は前述の説明から明らか
である。まず、消費電力と速度という関係で最適な実施
を提供するものである。実際に、選択された行における
静的な消費電力は弱くオンに切り換わるプルアップトラ
ンジスタに基づいてかなり減少され、そのため周知のド
ライバと比較して小型のプルアップトランジスタを作成
することが可能である。更に面積の削減に加え、更にバ
イアス電圧を変調することによりスピードを落とすこと
なく消費電力の削減を提供し、プルアップトランジスタ
は非選択の過渡状態でインバータの入力を急速に充電す
るために大きい電流を流すことを可能とする。
である。まず、消費電力と速度という関係で最適な実施
を提供するものである。実際に、選択された行における
静的な消費電力は弱くオンに切り換わるプルアップトラ
ンジスタに基づいてかなり減少され、そのため周知のド
ライバと比較して小型のプルアップトランジスタを作成
することが可能である。更に面積の削減に加え、更にバ
イアス電圧を変調することによりスピードを落とすこと
なく消費電力の削減を提供し、プルアップトランジスタ
は非選択の過渡状態でインバータの入力を急速に充電す
るために大きい電流を流すことを可能とする。
【００３７】第２に、前述の解決方法は簡単であり、従
来の図２の回路に必要であったドライバの構成を変更し
ないで、多くの数のドライバをバイアスするための切り
離された回路として簡単に実現され得る。全体として、
ドライバと関連するバイアス回路の構成は大変簡単とな
る。
来の図２の回路に必要であったドライバの構成を変更し
ないで、多くの数のドライバをバイアスするための切り
離された回路として簡単に実現され得る。全体として、
ドライバと関連するバイアス回路の構成は大変簡単とな
る。
【００３８】最後に、本発明は行デコーダ供給電圧に独
立であるので、かなりワイドな供給電圧レンジ内で動作
する装置に適用することができる。
立であるので、かなりワイドな供給電圧レンジ内で動作
する装置に適用することができる。
【００３９】当業者であれば本発明の技術思想から離れ
ることなくここで開示したような回路から変形例を作る
ことができる。特に、列ドライバも同様に簡単に提供で
き、単安定ステージ及び電圧変調ステージの構成は前述
して開示されたことに基づいて変更することができる。
ることなくここで開示したような回路から変形例を作る
ことができる。特に、列ドライバも同様に簡単に提供で
き、単安定ステージ及び電圧変調ステージの構成は前述
して開示されたことに基づいて変更することができる。
【図１】行デコーダドライバの周知のタイプを示す図で
ある。
ある。
【図２】周知のバイアス回路を特徴化した同じドライバ
を示す図である。
を示す図である。
【図３】本発明に係るバイアス回路を示す図である。
【図４】図３の２つの電圧量の波形を示す図である。
１ ドライバ ６ プルアップトランジスタ １５ バイアス回路 １８ 電圧変調ステージ Ｍ１〜Ｍ５ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カーラ マリア ゴラ イタリー国， サン ジョバンニ セス ト 20099 ビア ベッカーリア， ５ 番地 (72)発明者 マルコ マッカローネ イタリー国， パレストロ 27030 ビ ア フォルネース， ８番地
Claims (13)
- 【請求項１】 不揮発性メモリのメモリ線デコーダドラ
イバ（１）におけるバイアス回路（１５）であって、前
記ドライバ（１）は最終ドライバ手段（５）と、第１の
基準ポテンシャル線（ＶＰＣ）と前記最終ドライバ手段
（５）の入力（４）の間に接続されたプルアップトラン
ジスタ手段（６）とを有し、前記ドライバ手段（５）が
過渡的な選択フェーズと非選択フェーズの間を切換え、
かつ前記過渡的なフェーズの間に挿入された静的フェー
ズの間は定常状態を維持するように設計され、前記バイ
アス回路（１５）は前記プルアップトランジスタ手段
（６）における可変バイアス信号（Ｖ１）を生成する生
成手段（１８）を含むバイアス回路（１５）において、 前記生成手段（１８）は、少なくとも前記静的フェーズ
の間の前記トランジスタ手段（６）の弱オン切換状態に
対応する第１のレベルと、前記過渡的非選択フェーズの
間の前記トランジスタ手段の高いオン切換状態に対応す
る第２のレベルとの間で、前記バイアス信号（Ｖ１）を
切り換えるスイッチング手段（Ｍ１〜Ｍ５）を有するこ
とを特徴とするバイアス回路。 - 【請求項２】 アドレスフェーズ信号（ＡＴＤ）が供給
される入力（２０）を有し、前記生成手段（１８）にお
けるスイッチ信号（ＩＮ）を生成するように設計される
前記バイアス回路が単安定ステージ（１６）を有する請
求項１に記載のバイアス回路。 - 【請求項３】 前記単安定ステージ（１６）は前記アド
レスフェーズ信号（ＡＴＤ）より長い継続時間であっ
て、前記アドレスフェーズ信号（ＡＴＤ）によって活性
化されるスイッチ信号（ＩＮ）を生成する手段（２２〜
２５）を含む請求項２に記載のバイアス回路。 - 【請求項４】 前記単安定ステージ（１６）は論理回路
を有する請求項３に記載のバイアス回路。 - 【請求項５】 前記単安定ステージ（１６）は、前記バ
イアス信号（Ｖ１）が前記第１及び第２のレベルとの間
で切り換わるイネーブル状態と、前記バイアス信号が前
記トランジスタ手段（６）のフルオン状態に相当するデ
イネーブル状態との間で、前記単安定ステージと前記バ
イアス回路（１５）とを切り換えるためのイネーブル信
号（ＥＮＮ）が供給される第２の入力（２１）を有する
請求項３又は請求項４のいずれか１項に記載のバイアス
回路。 - 【請求項６】 前記単安定ステージ（１６）と前記生成
手段（１８）との間に挿入されるレベルシフト手段（１
７）を有する請求項２〜５のいずれか１項に記載のバイ
アス回路。 - 【請求項７】 前記スイッチ手段（Ｍ１〜Ｍ５）は、前
記第１の基準ポテンシャル線（ＶＰＣ）と出力接続点
（３４）との間に挿入される第１のスイッチ手段（Ｍ
２）と、前記出力接続点と信号レベルスイッチ接続点
（３５）との間に挿入される第２のスイッチ手段（Ｍ
３）とを有し、前記第１及び第２のスイッチ手段（Ｍ
２，Ｍ３）は前記スイッチ信号によってプッシュプル制
御され、 容量手段（３７）が、前記信号レベルスイッチ接続点
（３５）と第２の基準ポテンシャル線との間に挿入さ
れ、 放電手段（Ｍ４）が、前記信号レベルスイッチ接続点
（３５）と前記第２の基準ポテンシャル線との間に挿入
され、 前記静的フェーズの間は前記第１の基準ポテンシャル線
に近い電位に前記出力接続点（３４）を接続すると共に
前記放電手段（Ｍ４）に前記容量手段（３７）を接続さ
せ、前記過渡的なフェーズの間は前記容量手段に前記出
力接続点（３４）を接続させる請求項２〜６のいずれか
１項に記載のバイアス回路。 - 【請求項８】 前記第１及び第２のスイッチ手段（Ｍ
２，Ｍ３）と前記放電手段（Ｍ４）は各々第１、第２及
び第３のＭＯＳ形トランジスタを有し、前記第３のＭＯ
Ｓ形トランジスタは前記第１及び第２のＭＯＳ形トラン
ジスタよりサイズが長い請求項７に記載のバイアス回
路。 - 【請求項９】 前記スイッチ手段は前記出力接続点（３
４）と前記第２の基準ポテンシャル線との間に挿入され
る第４のＭＯＳ形トランジスタ（Ｍ５）を有し、前記第
４のＭＯＳ形トランジスタは前記第１及び第２のＭＯＳ
形トランジスタ（Ｍ２，Ｍ３）よりサイズが長く、前記
第３及び第４のＭＯＳ形トランジスタ（Ｍ４，Ｍ５）は
第３の基準ポテンシャル線（３６）に接続されるゲート
端子を有する請求項８に記載のバイアス回路。 - 【請求項１０】 前記スイッチ手段は前記第１の基準ポ
テンシャル線（ＶＰＣ）と前記出力接続点（３４）との
間に挿入された第５のＭＯＳ形トランジスタ（Ｍ１）を
有する請求項７〜９のいずれか１項に記載のバイアス回
路。 - 【請求項１１】 前記第１、第２、第３及び第４のＭＯ
Ｓ形トランジスタ（Ｍ２−Ｍ５）はＮチャネルトランジ
スタであり、前記第５のトランジスタ（Ｍ１）はＰチャ
ネルトランジスタである請求項９又は請求項１０に記載
のバイアス回路。 - 【請求項１２】 最終ドライバ手段（５）と、第１の基
準ポテンシャル線（ＶＰＣ）と前記ドライバ手段の入力
（４）との間に接続されたプルアップトランジスタ手段
（６）とを含み、前記最終ドライバ手段（５）が過渡的
な選択及び非選択フェーズの間で切り換わり、かつ前記
過渡的なフェーズの間に挿入される静的フェーズの間は
定常状態を維持するように設計される、不揮発性メモリ
におけるメモリ線デコーダドライバ（１）において、 前記プルアップトランジスタ手段（６）における可変バ
イアス信号（Ｖ１）を生成する生成手段（１８）を含む
バイアス回路（１５）を有し、 前記生成手段（１８）は、少なくとも前記静的フェーズ
の間の前記トランジスタ手段（６）の弱オン切換状態に
対応する第１のレベルと、前記過渡的非選択フェーズの
間の前記トランジスタ手段の高いオン切換状態に対応す
る第２のレベルとの間で、前記バイアス信号（Ｖ１）を
切り換えるスイッチング手段（Ｍ１〜Ｍ５）を有するこ
とを特徴とする不揮発性メモリにおけるメモリ線デコー
ダドライバ。 - 【請求項１３】 前記最終ドライバ手段（５）と、第１
の基準ポテンシャル線（ＶＰＣ）と前記ドライバ手段の
入力（４）との間に接続されたプルアップトランジスタ
手段（６）とを含み、前記最終ドライバ手段（５）は過
渡的な選択及び非選択フェーズの間で切り換わり、かつ
前記過渡的なフェーズの間に挿入される静的フェーズの
間は定常状態を維持するように設計され、不揮発性メモ
リにおけるメモリ線デコーダドライバ（１）をバイアス
する方法であって、前記プルアップトランジスタ手段に
可変バイアス信号を生成する生成ステップを含む前記バ
イアス方法において、 前記生成ステップが、少なくとも前記静的フェーズの間
の前記トランジスタ手段の弱オン切換状態に相当する第
１のレベルと、前記過渡的な非選択フェーズの間の前記
トランジスタ手段の高いオン切換状態に相当する第２の
レベルとの間で、前記バイアス信号（Ｖ１）を切り換え
るステップを含むことを特徴とするバイアス方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93830489A EP0662690B1 (en) | 1993-12-02 | 1993-12-02 | Bias circuit for a memory line decoder driver of non-volatile memories |
| IT93830489.6 | 1993-12-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0831191A JPH0831191A (ja) | 1996-02-02 |
| JP2630284B2 true JP2630284B2 (ja) | 1997-07-16 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (1) | US5499217A (ja) |
| EP (1) | EP0662690B1 (ja) |
| JP (1) | JP2630284B2 (ja) |
| DE (1) | DE69318842T2 (ja) |
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| DE102005004338B4 (de) * | 2004-02-04 | 2009-04-09 | Samsung Electronics Co., Ltd., Suwon | Phasenänderungs-Speicherbauelement und zugehöriges Programmierverfahren |
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- 1993-12-02 DE DE69318842T patent/DE69318842T2/de not_active Expired - Fee Related
-
1994
- 1994-12-02 US US08/348,461 patent/US5499217A/en not_active Expired - Lifetime
- 1994-12-02 JP JP32398594A patent/JP2630284B2/ja not_active Expired - Fee Related
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| DE69318842T2 (de) | 1998-12-24 |
| DE69318842D1 (de) | 1998-07-02 |
| EP0662690A1 (en) | 1995-07-12 |
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Legal Events
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