JP2626213B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JP2626213B2 JP2626213B2 JP22150390A JP22150390A JP2626213B2 JP 2626213 B2 JP2626213 B2 JP 2626213B2 JP 22150390 A JP22150390 A JP 22150390A JP 22150390 A JP22150390 A JP 22150390A JP 2626213 B2 JP2626213 B2 JP 2626213B2
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- Japan
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- gaas
- undoped
- effect transistor
- gate
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、GaAs又はInGaAsをチャネルに用いた電界効
果トランジスタの構造に関する。
果トランジスタの構造に関する。
（従来の技術） GaAsはSiと比較した場合、電子の移動度が大きいこと
等からSiをしのぐ超高速デバイスの材料としてこれまで
盛んに研究開発されてきた。実用的にもショットキー電
極を用いたメタル・セミコンダクタ型電界効果トランジ
スタ（MESFET）は、マイクロ波帯の増幅素子として実際
に用いられてきた。ところで従来のGaAs MESFETは、ソ
ースとドレイン領域にマスクを施し、ゲート近辺を一段
エッチングにより掘り込んだリセス構造を採用している
場合が多い。この一段のリセス構造では、ソース抵抗や
ドレイン抵抗は下げられるものの、リセスエッジでの電
界集中が起こる等、デバイスの高耐圧化や高周波での高
性能化に制約が多い。そこで、ゲート近辺のリセス構造
を内側に向って多段階エッチングしたリセス構造が特開
平２−3938号公報に記載されている。この構造により、
高耐圧でかつ高高率なデバイスの実現が模索されてい
る。しかしながら、この多段階リセス構造MESFETにおい
ても、多段階にエッチングされたチャネルが表面に露出
しており、表面欠陥準位の充放電に伴う特性の悪化を防
ぐことはできなかった。この表面欠陥準位の効果を抑え
る構造とし、ｎ形GaAsチャネルの上に不純物無添加のAl
GaAsを設けた構造が提案された。（インスティチュート
オブ フィジックス コンファレンスシリーズナンバ
ー63:チャプター７（Paper Presented at Int.Symp.GaA
s and Related Compounds,Japan（1981）323））この構
造によれば、表面欠陥準位の充放電に伴う悪化を防ぐこ
とはできるものの、例えば多段階のリセス構造で期待さ
れる効果、即ち電界集中の緩和等の長所は活用できな
い。
等からSiをしのぐ超高速デバイスの材料としてこれまで
盛んに研究開発されてきた。実用的にもショットキー電
極を用いたメタル・セミコンダクタ型電界効果トランジ
スタ（MESFET）は、マイクロ波帯の増幅素子として実際
に用いられてきた。ところで従来のGaAs MESFETは、ソ
ースとドレイン領域にマスクを施し、ゲート近辺を一段
エッチングにより掘り込んだリセス構造を採用している
場合が多い。この一段のリセス構造では、ソース抵抗や
ドレイン抵抗は下げられるものの、リセスエッジでの電
界集中が起こる等、デバイスの高耐圧化や高周波での高
性能化に制約が多い。そこで、ゲート近辺のリセス構造
を内側に向って多段階エッチングしたリセス構造が特開
平２−3938号公報に記載されている。この構造により、
高耐圧でかつ高高率なデバイスの実現が模索されてい
る。しかしながら、この多段階リセス構造MESFETにおい
ても、多段階にエッチングされたチャネルが表面に露出
しており、表面欠陥準位の充放電に伴う特性の悪化を防
ぐことはできなかった。この表面欠陥準位の効果を抑え
る構造とし、ｎ形GaAsチャネルの上に不純物無添加のAl
GaAsを設けた構造が提案された。（インスティチュート
オブ フィジックス コンファレンスシリーズナンバ
ー63:チャプター７（Paper Presented at Int.Symp.GaA
s and Related Compounds,Japan（1981）323））この構
造によれば、表面欠陥準位の充放電に伴う悪化を防ぐこ
とはできるものの、例えば多段階のリセス構造で期待さ
れる効果、即ち電界集中の緩和等の長所は活用できな
い。
（発明が解決しようとする課題） 上記のように、従来の多段階リセス構造MESFETにおい
ては、電界集中の緩和等の効果により高耐圧かつ高効率
なデバイスの実現が期待されてはいるが、多段階にエッ
チングされたチャネルが表面に露出していることから、
表面欠陥準位の充放電に伴う特性の悪化を防ぐことはで
きないという問題点を有していた。またこの表面欠陥準
位の効果を抑える構造とし、ｎ形GaAsチャネルの上に不
純物無添加のGaAsを設けた構造が提案されたが、この構
造は、多段階リセス構造MESFETで期待される効果、即ち
電界集中の緩和等の長所は活用できないという問題点を
有していた。
ては、電界集中の緩和等の効果により高耐圧かつ高効率
なデバイスの実現が期待されてはいるが、多段階にエッ
チングされたチャネルが表面に露出していることから、
表面欠陥準位の充放電に伴う特性の悪化を防ぐことはで
きないという問題点を有していた。またこの表面欠陥準
位の効果を抑える構造とし、ｎ形GaAsチャネルの上に不
純物無添加のGaAsを設けた構造が提案されたが、この構
造は、多段階リセス構造MESFETで期待される効果、即ち
電界集中の緩和等の長所は活用できないという問題点を
有していた。
本発明は、かかるすべての問題を解決するためになさ
れたもので、即ち、GaAs又はInGaAsをチャネルに用いた
電界効果トランジスタにおいて、高耐圧かつ高効率、し
かも表面欠陥準位の影響を受けない電界効果トランジス
タを得ることを目的とする。
れたもので、即ち、GaAs又はInGaAsをチャネルに用いた
電界効果トランジスタにおいて、高耐圧かつ高効率、し
かも表面欠陥準位の影響を受けない電界効果トランジス
タを得ることを目的とする。
（課題を解決するための手段） 本発明の電界効果トランジスタは、ｎ形GaAsチャネル
層又はｎ形チャネル層上に不純物無添加GaAs層又は不純
物無添加AlGaAs層を配したウエハを用いて作製する電界
効果トランジスタにおいて、ゲート電極は前記無添加Ga
As層又は無添加AlGaAs層を完全に掘り込むことによりｎ
形GaAsチャネル層又はｎ形InGaAsチャネル層上に形成
し、さらに無添加AlGaAs層又は無添加AlGaAs層をソース
及びドレイン電極からゲート電極に向って深くなるよう
にリセスエッチングした構造を有することを特徴とす
る。
層又はｎ形チャネル層上に不純物無添加GaAs層又は不純
物無添加AlGaAs層を配したウエハを用いて作製する電界
効果トランジスタにおいて、ゲート電極は前記無添加Ga
As層又は無添加AlGaAs層を完全に掘り込むことによりｎ
形GaAsチャネル層又はｎ形InGaAsチャネル層上に形成
し、さらに無添加AlGaAs層又は無添加AlGaAs層をソース
及びドレイン電極からゲート電極に向って深くなるよう
にリセスエッチングした構造を有することを特徴とす
る。
また本発明は、ｎ形GaAsチャネル層又はｎ形InGaAsチ
ャネル層上に無添加GaAs層又は無添加AlGaAs層を配した
ウエハを用いて作製する電界効果トランジスタにおい
て、ゲート電極金属は無添加GaAs層又は無添加AlGaAs層
を掘り込み、しかも無添加GaAs層又は無添加AlGaAs層を
残した上に形成し、さらに無添加GaAs層又は無添加AlGa
As層をソース及びドレイン電極からゲート電極に向かっ
て深くなるようにリセスエッチングした構造を有するこ
とを特徴とする。
ャネル層上に無添加GaAs層又は無添加AlGaAs層を配した
ウエハを用いて作製する電界効果トランジスタにおい
て、ゲート電極金属は無添加GaAs層又は無添加AlGaAs層
を掘り込み、しかも無添加GaAs層又は無添加AlGaAs層を
残した上に形成し、さらに無添加GaAs層又は無添加AlGa
As層をソース及びドレイン電極からゲート電極に向かっ
て深くなるようにリセスエッチングした構造を有するこ
とを特徴とする。
あるいは、ｎ形GaAsチャネル層又はｎ形InGaAsチャネ
ル層上に無添加GaAs層又は無添加AlGaAs層を配したウエ
ハを用いて作製する電界効果トランジスタにおいて、ゲ
ート電極金属は無添加GaAs層又は無添加AlGaAs層及びｎ
形GaAsチャネル層又はｎ形InGaAsチャネル層を掘り込
み、しかもｎ形GaAsチャネル層又はｎ形InGaAsチャネル
層の上に形成し、さらに無添加GaAs層又は無添加AlGaAs
層をソース及びドレイン電極からゲート電極に向って深
くなるようにリセスエッチングした構造を有することを
特徴とする。
ル層上に無添加GaAs層又は無添加AlGaAs層を配したウエ
ハを用いて作製する電界効果トランジスタにおいて、ゲ
ート電極金属は無添加GaAs層又は無添加AlGaAs層及びｎ
形GaAsチャネル層又はｎ形InGaAsチャネル層を掘り込
み、しかもｎ形GaAsチャネル層又はｎ形InGaAsチャネル
層の上に形成し、さらに無添加GaAs層又は無添加AlGaAs
層をソース及びドレイン電極からゲート電極に向って深
くなるようにリセスエッチングした構造を有することを
特徴とする。
（作用） 本発明により、高耐圧かつ高効率、しかも表面欠陥準
位の影響を受けにくい電界効果トランジスタが得られる
理由を説明する。まずはｎ形GaAsチャネル層又はｎ形In
GaAsチャネル層上のソース・ゲート間及びゲート・ドレ
イン間に設ける無添加のGaAsまたはAlGaAs層の効果につ
いて説明する。GaAsやAlGaAsの表面では、表面欠陥によ
り、禁制帯の中央付近に濃度の高い準位が形成される。
これにより、チャネルが表面に露出した通常の電界効果
トランジスタでは、印加したバイアスの変調に伴い、表
面準位が充放電し、チャネル層に延びている表面空乏層
が変調される。
位の影響を受けにくい電界効果トランジスタが得られる
理由を説明する。まずはｎ形GaAsチャネル層又はｎ形In
GaAsチャネル層上のソース・ゲート間及びゲート・ドレ
イン間に設ける無添加のGaAsまたはAlGaAs層の効果につ
いて説明する。GaAsやAlGaAsの表面では、表面欠陥によ
り、禁制帯の中央付近に濃度の高い準位が形成される。
これにより、チャネルが表面に露出した通常の電界効果
トランジスタでは、印加したバイアスの変調に伴い、表
面準位が充放電し、チャネル層に延びている表面空乏層
が変調される。
従って、表面電位が高く変化した場合は、チャネル層
内に深く表面空乏層が延びチャネルが狭くなることによ
り効率やパワー特性の悪化を引き起こす。一方、チャネ
ル層上に不純物無添加（以下無添加と略す）のGaAs層ま
たはAlGaAs層を有する電界効果トランジスタでは、たと
え表面電位が表面欠陥準位の充放電等により変化したと
しても、電位が変化した分は、無添加のGaAs層またはAl
GaAs層がその電位をほとんど消費してくれるので、チャ
ネル層に電位の変化はほとんど及ばない。従って、チャ
ネル層上に無添加のGaAs層またはAlGaAs層を有する電界
効果トランジスタでは、無添加のGaAs層またはAlGaAs層
を有しない通常のMESFETで見られたような、チャネルが
狭くなることによりもたらされた効率やパワー特性の悪
化等はほとんど見られない。
内に深く表面空乏層が延びチャネルが狭くなることによ
り効率やパワー特性の悪化を引き起こす。一方、チャネ
ル層上に不純物無添加（以下無添加と略す）のGaAs層ま
たはAlGaAs層を有する電界効果トランジスタでは、たと
え表面電位が表面欠陥準位の充放電等により変化したと
しても、電位が変化した分は、無添加のGaAs層またはAl
GaAs層がその電位をほとんど消費してくれるので、チャ
ネル層に電位の変化はほとんど及ばない。従って、チャ
ネル層上に無添加のGaAs層またはAlGaAs層を有する電界
効果トランジスタでは、無添加のGaAs層またはAlGaAs層
を有しない通常のMESFETで見られたような、チャネルが
狭くなることによりもたらされた効率やパワー特性の悪
化等はほとんど見られない。
しかしながら、このｎ形GaAsチャネル層又はｎ形InGa
Asチャネル層上のソース・ゲート間及びゲート・ドレイ
ン間に無添加のGaAsまたはAlGaAs層を設けた電界効果ト
ランジスタ構造では、ゲートの周りのソース・ゲート領
域やゲート・ドレイン領域の電子濃度を自由に設計する
ことができなかった。従って、デバイス設計は複雑であ
り、高耐圧でかつ高効率なデバイスの実現は困難であっ
た。本発明では、このソース・ゲート間及びゲート・ド
レイン間に設けた無添加のGaAsまたはAlGaAs層を多段階
にリセスエッチングすることにより、この欠点を克服し
ている。次にこの理由について示す。先にも示したよう
に、GaAsやAlGaAsの表面では、表面欠陥により禁制帯の
中央付近に濃度の高い準位が形成される為、GaAsやAlGa
Asの表面電位は禁制帯の中央付近に固定されがちであ
る。例えばGaAsの場合は約0.8eVであるが、この表面電
位0.8eVは、ｎ形チャネルに対しては表面空乏層を形成
する原因となる。無添加層がチャネルの上にある場合
は、この表面電位0.8eVは空乏化した無添加層とチャネ
ルにのびた空乏層で消費されることになる。従って無添
加層が厚い場合は、そのほとんどが空乏化した無添加層
で消費され、無添加層が薄い場合は、チャネルに延びた
空乏層で消費される。従って、本発明のソース・ゲート
間及びゲート・ドレイン間に設けた無添加のGaAsまたは
AlGaAs層を多段階にリセスエッチングし、ソース・ゲー
ト間及びゲート・ドレイン間の無添加のGaAsまたはAlGa
As層の厚さが、ソースやドレインからゲートに向かって
段階的に薄くした構造では、チャネルの電子濃度をゲー
ト周辺では低く、ゲートから離れるに従って段階的に高
くすることができる。従って、ソース抵抗やドレイン抵
抗を下げることができるばかりでなく、表面の効果を抑
えたうえで、高効率かつ高耐圧なデバイスが実現可能で
ある。最後にゲートの埋め込み深さによる付加的に得ら
れる効果について説明する。特許請求の範囲１に示した
構造の場合、即ち無添加のGaAsまたはAlGaAs層を掘り込
んでｎ形GaAsチャネル層又はｎ形InGaAsチャネル層上に
ゲートを形成した場合は、これまで示した効果のすべて
が得られる。次に特許請求の範囲２に示した構造の場
合、即ち無添加のGaAsまたはAlGaAs層を完全に掘り込ま
ず、ゲートは無添加のGaAsまたはAlGaAs層上に形成した
場合は、これまで示した効果のすべてに加えて、無添加
層がゲートとチャネルの間にはさまったことにより、ゲ
ート・ドレインの耐圧が向上する。また特許請求の範囲
３に示した構造の場合、即ち無添加のGaAsまたはAlGaAs
層は完全に掘り込み、引き続いてｎ形GaAsチャネル層又
はｎ形InGaAsチャネル層をも掘り込み、ゲートはｎ形Ga
Asチャネル層又はｎ形InGaAsチャネル層上に形成した場
合は、特許請求の範囲１に示した構造で得られる効果の
すべてに加えて、ゲート周辺での電子濃度が特許請求の
範囲１に示した構造より高いことから、より高効率で高
出力のデバイスが実現可能になる。
Asチャネル層上のソース・ゲート間及びゲート・ドレイ
ン間に無添加のGaAsまたはAlGaAs層を設けた電界効果ト
ランジスタ構造では、ゲートの周りのソース・ゲート領
域やゲート・ドレイン領域の電子濃度を自由に設計する
ことができなかった。従って、デバイス設計は複雑であ
り、高耐圧でかつ高効率なデバイスの実現は困難であっ
た。本発明では、このソース・ゲート間及びゲート・ド
レイン間に設けた無添加のGaAsまたはAlGaAs層を多段階
にリセスエッチングすることにより、この欠点を克服し
ている。次にこの理由について示す。先にも示したよう
に、GaAsやAlGaAsの表面では、表面欠陥により禁制帯の
中央付近に濃度の高い準位が形成される為、GaAsやAlGa
Asの表面電位は禁制帯の中央付近に固定されがちであ
る。例えばGaAsの場合は約0.8eVであるが、この表面電
位0.8eVは、ｎ形チャネルに対しては表面空乏層を形成
する原因となる。無添加層がチャネルの上にある場合
は、この表面電位0.8eVは空乏化した無添加層とチャネ
ルにのびた空乏層で消費されることになる。従って無添
加層が厚い場合は、そのほとんどが空乏化した無添加層
で消費され、無添加層が薄い場合は、チャネルに延びた
空乏層で消費される。従って、本発明のソース・ゲート
間及びゲート・ドレイン間に設けた無添加のGaAsまたは
AlGaAs層を多段階にリセスエッチングし、ソース・ゲー
ト間及びゲート・ドレイン間の無添加のGaAsまたはAlGa
As層の厚さが、ソースやドレインからゲートに向かって
段階的に薄くした構造では、チャネルの電子濃度をゲー
ト周辺では低く、ゲートから離れるに従って段階的に高
くすることができる。従って、ソース抵抗やドレイン抵
抗を下げることができるばかりでなく、表面の効果を抑
えたうえで、高効率かつ高耐圧なデバイスが実現可能で
ある。最後にゲートの埋め込み深さによる付加的に得ら
れる効果について説明する。特許請求の範囲１に示した
構造の場合、即ち無添加のGaAsまたはAlGaAs層を掘り込
んでｎ形GaAsチャネル層又はｎ形InGaAsチャネル層上に
ゲートを形成した場合は、これまで示した効果のすべて
が得られる。次に特許請求の範囲２に示した構造の場
合、即ち無添加のGaAsまたはAlGaAs層を完全に掘り込ま
ず、ゲートは無添加のGaAsまたはAlGaAs層上に形成した
場合は、これまで示した効果のすべてに加えて、無添加
層がゲートとチャネルの間にはさまったことにより、ゲ
ート・ドレインの耐圧が向上する。また特許請求の範囲
３に示した構造の場合、即ち無添加のGaAsまたはAlGaAs
層は完全に掘り込み、引き続いてｎ形GaAsチャネル層又
はｎ形InGaAsチャネル層をも掘り込み、ゲートはｎ形Ga
Asチャネル層又はｎ形InGaAsチャネル層上に形成した場
合は、特許請求の範囲１に示した構造で得られる効果の
すべてに加えて、ゲート周辺での電子濃度が特許請求の
範囲１に示した構造より高いことから、より高効率で高
出力のデバイスが実現可能になる。
（実施例） 第１図は、請求項１の本発明の一実施例のGaAs MESFE
Tの断面図である。このGaAs MESFET用のウエハハ、分子
線成長法により半絶縁性のGaAs基板上に600℃で作製し
た。構造は、高抵抗GaAs基板11上にバッファ層として厚
さ5000Åのｉ−GaAs層12及び2000Åのｉ−Al0.3Ga0.7As
層13を設け、その上に電子濃度３×1017cm-3、厚さ1200
Åの動作層のｎ−GaAs層14、さらにその上に本発明の特
徴である多段階にゲートの周りをリセスエッチングした
ｉ−GaAs層15、その上にコンタクト抵抗を下げる為のn+
−GaAs層16及びそれぞれソースとドレインコンタクト用
のオーミック金属17を設けたものである。ゲート金属18
は、多段階にリセスエッチングを施したｉ−GaAs層15を
掘りぬいて、チャネル層であるｎ−GaAs層14の上に形成
されている。このGaAs MESFETを作成するプロセスでポ
イントとなるプロセスは、ｉ−GaAs層15を多段階にリセ
スエッチングすることとゲート金属18をｉ−GaAs層15を
掘りぬいて、チャネル層であるｎ−GaAs層14の上に形成
する２箇所である。これらのプロセスは、一連のSiO2ス
ペーサ層とホトレジスト技術を用いたプロセスより行な
った。即ち、まず、プレーナ状のエピタキシャル基板上
にSiO2スペーサ層を形成し、その上にホトレジスト技術
を用いて不要なn+−GaAs層16を除去する為のマスクを形
成し、まずSiO2スペーサ層をエッチングした後にn+−Ga
As層16を硫酸系のエッチャントでエッチングした。その
後は、同様にSiO2スペーサ層とホトレジスト技術を用い
て一段ずつｉ−GaAs層15をエッチングして最終的にはｉ
−GaAs層15をちょうど掘りぬいて、Ti/Pt/Auを蒸着し、
リフトオフ法によりゲート金属18を形成した。SiO2スペ
ーサ層を用いることにより、非常にきれいなエッチング
が可能であった。作製したGaAs MESFETのゲート長は約
１μｍであり、デバイス特性としては、10GHz、ドレイ
ンバイアス9Vにおいて、電力利得7.0dB、電力付加効率5
2％が得られた。また、ゲート・ドレイン耐圧は、25Vで
あった。ゲート長約１μｍの通常構造MESFETでは、電力
負荷効率はせいぜい40％程度、またはゲート・ドレイン
耐圧も20V程度であることから、本発明により優れた特
性が実現できることが確認できた。
Tの断面図である。このGaAs MESFET用のウエハハ、分子
線成長法により半絶縁性のGaAs基板上に600℃で作製し
た。構造は、高抵抗GaAs基板11上にバッファ層として厚
さ5000Åのｉ−GaAs層12及び2000Åのｉ−Al0.3Ga0.7As
層13を設け、その上に電子濃度３×1017cm-3、厚さ1200
Åの動作層のｎ−GaAs層14、さらにその上に本発明の特
徴である多段階にゲートの周りをリセスエッチングした
ｉ−GaAs層15、その上にコンタクト抵抗を下げる為のn+
−GaAs層16及びそれぞれソースとドレインコンタクト用
のオーミック金属17を設けたものである。ゲート金属18
は、多段階にリセスエッチングを施したｉ−GaAs層15を
掘りぬいて、チャネル層であるｎ−GaAs層14の上に形成
されている。このGaAs MESFETを作成するプロセスでポ
イントとなるプロセスは、ｉ−GaAs層15を多段階にリセ
スエッチングすることとゲート金属18をｉ−GaAs層15を
掘りぬいて、チャネル層であるｎ−GaAs層14の上に形成
する２箇所である。これらのプロセスは、一連のSiO2ス
ペーサ層とホトレジスト技術を用いたプロセスより行な
った。即ち、まず、プレーナ状のエピタキシャル基板上
にSiO2スペーサ層を形成し、その上にホトレジスト技術
を用いて不要なn+−GaAs層16を除去する為のマスクを形
成し、まずSiO2スペーサ層をエッチングした後にn+−Ga
As層16を硫酸系のエッチャントでエッチングした。その
後は、同様にSiO2スペーサ層とホトレジスト技術を用い
て一段ずつｉ−GaAs層15をエッチングして最終的にはｉ
−GaAs層15をちょうど掘りぬいて、Ti/Pt/Auを蒸着し、
リフトオフ法によりゲート金属18を形成した。SiO2スペ
ーサ層を用いることにより、非常にきれいなエッチング
が可能であった。作製したGaAs MESFETのゲート長は約
１μｍであり、デバイス特性としては、10GHz、ドレイ
ンバイアス9Vにおいて、電力利得7.0dB、電力付加効率5
2％が得られた。また、ゲート・ドレイン耐圧は、25Vで
あった。ゲート長約１μｍの通常構造MESFETでは、電力
負荷効率はせいぜい40％程度、またはゲート・ドレイン
耐圧も20V程度であることから、本発明により優れた特
性が実現できることが確認できた。
第２図は、第２の実施例を示すもので、請求項２の本
発明の電界効果トランジスタの断面図である。この電界
効果トランジスタ用のウエハは、分子線成長法により半
絶縁性のGaAs基板上に600℃で作製した。構造は、高抵
抗GaAs基板21上にバッファ層として5000Åのｉ−GaAs層
22及び厚さ700Å、電子濃度3.5×1017cm-3のｎ−GaAs層
23を設け、その上に電子濃度3.5×1017cm-3、厚さ200Å
のｎ−In0.1Ga0.9As層24、さらにその上に本発明の特徴
である多段階にゲートの周りをリセスエッチングしたｉ
−GaAs層25、その上にコンタクト抵抗を下げる為のn+−
GaAs層26及びそれぞれソースとドレインコンタクト用の
オーミック金属27を設けたものである。ゲート金属28
は、多段階にリセスエッチングを施したｉ−GaAs層25を
掘り込み、しかも300Å残したｉ−GaAs層25の上に形成
されている。この電界効果トランジスタを作製するプロ
セスでポイントとなるプロセスは、ｉ−GaAs層25を多段
階にリセスエッチングすることとゲート金属28をｉ−Ga
As層25を掘り込み、しかも300Å程度残したｉ−GaAs層2
5上に形成する２点である。これらのプロセスは、前述
の第１の実施例で示した一連のSiO2スペーサ層とホトレ
ジスト技術を用いたプロセスにより行なった。作製した
電界効果トランジスタのゲート長は約１μｍであり、デ
バイス特性としては、10GHz、ドレインバイアス9Vにお
いて、電力利得6.8dB、電力負荷効率48％が得られた。
また、ゲート・ドレイン耐圧は、35Vであった。ゲート
長約１μｍの通常構造MESFETでは、電力負荷効率はせい
ぜい40％程度、またゲート・ドレイン耐圧も20V程度で
あることから、本発明により優れた特性が実現できるこ
とが確認できた。特に、高いゲート・ドレイン耐圧が得
られたことを特筆できる。
発明の電界効果トランジスタの断面図である。この電界
効果トランジスタ用のウエハは、分子線成長法により半
絶縁性のGaAs基板上に600℃で作製した。構造は、高抵
抗GaAs基板21上にバッファ層として5000Åのｉ−GaAs層
22及び厚さ700Å、電子濃度3.5×1017cm-3のｎ−GaAs層
23を設け、その上に電子濃度3.5×1017cm-3、厚さ200Å
のｎ−In0.1Ga0.9As層24、さらにその上に本発明の特徴
である多段階にゲートの周りをリセスエッチングしたｉ
−GaAs層25、その上にコンタクト抵抗を下げる為のn+−
GaAs層26及びそれぞれソースとドレインコンタクト用の
オーミック金属27を設けたものである。ゲート金属28
は、多段階にリセスエッチングを施したｉ−GaAs層25を
掘り込み、しかも300Å残したｉ−GaAs層25の上に形成
されている。この電界効果トランジスタを作製するプロ
セスでポイントとなるプロセスは、ｉ−GaAs層25を多段
階にリセスエッチングすることとゲート金属28をｉ−Ga
As層25を掘り込み、しかも300Å程度残したｉ−GaAs層2
5上に形成する２点である。これらのプロセスは、前述
の第１の実施例で示した一連のSiO2スペーサ層とホトレ
ジスト技術を用いたプロセスにより行なった。作製した
電界効果トランジスタのゲート長は約１μｍであり、デ
バイス特性としては、10GHz、ドレインバイアス9Vにお
いて、電力利得6.8dB、電力負荷効率48％が得られた。
また、ゲート・ドレイン耐圧は、35Vであった。ゲート
長約１μｍの通常構造MESFETでは、電力負荷効率はせい
ぜい40％程度、またゲート・ドレイン耐圧も20V程度で
あることから、本発明により優れた特性が実現できるこ
とが確認できた。特に、高いゲート・ドレイン耐圧が得
られたことを特筆できる。
第３図は、特許請求の範囲３で示された本発明の一実
施例の電界効果トランジスタの断面図である。この電界
効果トランジスタ用のウエハは、分子線成長法により半
絶縁性のGaAs基板上に600℃で作製した。構造は、高抵
抗GaAs基板31上にバッファ層として厚さ5000Åのｉ−Ga
As層32及び厚さ2000Åのｉ−Al0.3Ga0.7As層33を設け、
その上に電子濃度3.5×1017cm-3、厚さ1200Åのチャネ
ル層であるｎ−GaAs層34、さらにその上に本発明の特徴
である多段階にゲートの周りをリセスエッチングしたｉ
−GaAs層35、その上にコンタクト抵抗を下げる為のn+−
GaAs層36及びそれぞれソースとドレインコンタクト用の
オーミック金属37を設けたものである。ゲート金属38
は、多段階にリセスエッチングを施したｉ−GaAs層35の
すべてとｎ−GaAs層34の200Åを掘り込み、従って1000
Å残されたｎ−GaAs層34の上に形成されている。この電
界効果トランジスタを作製する上でポイントとなるプロ
セスは、ｉ−GaAs層35を多段階にリセスエッチングする
こととゲート電極38をｉ−GaAs層35を完全に掘り込み、
しかも200Åだけｎ−GaAs層34をエッチングした上に形
成する２箇所である。これらのプロセスは、第１の実施
例で示した一連のSiO2スペーサ層とホトレジスト技術を
用いたプロセスにより行なった。作製した電界効果トラ
ンジスタのゲート長は約１μｍであり、デバイス特性と
しては、10GHz、ドレインバイアス9Vにおいて、電力利
得7.3dB、電力負荷効率55％が得られた。また、ゲート
・ドレイン耐圧は、22Vであった。ゲート長約１μｍの
通常構造MESFETでは、電力負荷効率はせいぜい40％程度
であることから、本発明により効率の高いデバイスが実
現できることが確認できた。
施例の電界効果トランジスタの断面図である。この電界
効果トランジスタ用のウエハは、分子線成長法により半
絶縁性のGaAs基板上に600℃で作製した。構造は、高抵
抗GaAs基板31上にバッファ層として厚さ5000Åのｉ−Ga
As層32及び厚さ2000Åのｉ−Al0.3Ga0.7As層33を設け、
その上に電子濃度3.5×1017cm-3、厚さ1200Åのチャネ
ル層であるｎ−GaAs層34、さらにその上に本発明の特徴
である多段階にゲートの周りをリセスエッチングしたｉ
−GaAs層35、その上にコンタクト抵抗を下げる為のn+−
GaAs層36及びそれぞれソースとドレインコンタクト用の
オーミック金属37を設けたものである。ゲート金属38
は、多段階にリセスエッチングを施したｉ−GaAs層35の
すべてとｎ−GaAs層34の200Åを掘り込み、従って1000
Å残されたｎ−GaAs層34の上に形成されている。この電
界効果トランジスタを作製する上でポイントとなるプロ
セスは、ｉ−GaAs層35を多段階にリセスエッチングする
こととゲート電極38をｉ−GaAs層35を完全に掘り込み、
しかも200Åだけｎ−GaAs層34をエッチングした上に形
成する２箇所である。これらのプロセスは、第１の実施
例で示した一連のSiO2スペーサ層とホトレジスト技術を
用いたプロセスにより行なった。作製した電界効果トラ
ンジスタのゲート長は約１μｍであり、デバイス特性と
しては、10GHz、ドレインバイアス9Vにおいて、電力利
得7.3dB、電力負荷効率55％が得られた。また、ゲート
・ドレイン耐圧は、22Vであった。ゲート長約１μｍの
通常構造MESFETでは、電力負荷効率はせいぜい40％程度
であることから、本発明により効率の高いデバイスが実
現できることが確認できた。
また本発明の第１〜第３の実施例では、多段階にリセ
スエッチングを施したのは、ｉ−GaAs層であったが、各
実施例においてこれをｉ−AlGaAs層に代えても同様な効
果が得られることは明らかである。
スエッチングを施したのは、ｉ−GaAs層であったが、各
実施例においてこれをｉ−AlGaAs層に代えても同様な効
果が得られることは明らかである。
特に、ｉ−AlGaAs層を使用すれば、本発明の特許請求
の範囲２に示した構造では、ゲート・ドレイン耐圧がよ
り向上する。
の範囲２に示した構造では、ゲート・ドレイン耐圧がよ
り向上する。
（発明の効果） 以上のように本発明によれば、高出力で高効率かつ高
耐圧、しかも表面準位の充放電等による効果がチャネル
に及ばない電界効果トランジスタが得られる。
耐圧、しかも表面準位の充放電等による効果がチャネル
に及ばない電界効果トランジスタが得られる。
第１図は、本発明による特許請求の範囲１で示された構
造の一実施例のGaAs MESFETの断面図、第２図は、特許
請求の範囲２で示された構造の電界効果トランジスタの
断面図、第３図は、特許請求の範囲３の電界効果トラン
ジスタの断面図である。 図において、11……高抵抗GaAs基板、12……ｉ−GaAs
層、13……ｉ−Al0.3Ga0.7As層、14……ｎ−GaAs層、15
……ｉ−GaAs層、16……n+−GaAs層、17……オーミック
金属、18……ゲート金属、21……高抵抗GaAs基板、22…
…ｉ−GaAs層、23……ｎ−GaAs層、24……ｎ−In0.1Ga
0.9As層、25……ｉ−GaAs層、26……n+＋GaAs層、27…
…オーミック金属、28……ゲート金属、31……高抵抗Ga
As基板、32……ｉ−GaAs層、33……ｉ−Al0.3Ga0.7As
層、34……ｎ−GaAs層、35……ｉ−GaAs層、36……n+−
GaAs層、37……オーミック金属、38……ゲート金属。
造の一実施例のGaAs MESFETの断面図、第２図は、特許
請求の範囲２で示された構造の電界効果トランジスタの
断面図、第３図は、特許請求の範囲３の電界効果トラン
ジスタの断面図である。 図において、11……高抵抗GaAs基板、12……ｉ−GaAs
層、13……ｉ−Al0.3Ga0.7As層、14……ｎ−GaAs層、15
……ｉ−GaAs層、16……n+−GaAs層、17……オーミック
金属、18……ゲート金属、21……高抵抗GaAs基板、22…
…ｉ−GaAs層、23……ｎ−GaAs層、24……ｎ−In0.1Ga
0.9As層、25……ｉ−GaAs層、26……n+＋GaAs層、27…
…オーミック金属、28……ゲート金属、31……高抵抗Ga
As基板、32……ｉ−GaAs層、33……ｉ−Al0.3Ga0.7As
層、34……ｎ−GaAs層、35……ｉ−GaAs層、36……n+−
GaAs層、37……オーミック金属、38……ゲート金属。
Claims (3)
- 【請求項１】ｎ形GaAsチャネル層又はｎ形InGaAsチャネ
ル層上に不純物無添加GaAs層又は不純物無添加AlGaAs層
を備えた半導体層を有する電界効果トランジスタにおい
て、ゲート電極が前記無添加GaAs層又は無添加AlGaAs層
を完全に掘り込むことにより前記ｎ形GaAsチャネル層又
はｎ形InGaAsチャネル層上に形成され、さらに無添加Al
GaAs層又は無添加AlGaAs層がソース及びドレイン電極が
ゲート電極に向って深くなるようにリセスエッチングさ
れた構造を有することを特徴とした電界効果トランジス
タ。 - 【請求項２】ｎ形GaAsチャネル層又はｎ形InGaAsチャネ
ル層上に無添加GaAs層又は無添加AlGaAs層を有する電界
効果トランジスタにおいて、ゲート電極金属が前記無添
加GaAs層又は無添加AlGaAs層を掘り込み、しかも無添加
GaAs層又は無添加AlGaAs層を残した上に形成され、さら
に無添加GaAs層又は無添加AlGaAs層がソース及びドレイ
ン電極からゲート電極に向って深くなるようにリセスエ
ッチングされた構造を有することを特徴とした電界効果
トランジスタ。 - 【請求項３】ｎ形GaAsチャネル層又はｎ形InGaAsチャネ
ル層上に無添加GaAs層又は無添加AlGaAs層を有する電界
効果トランジスタにおいて、ゲート電極金属は前記無添
加GaAs層又は無添加AlGaAs層及び前記ｎ形GaAsチャネル
層又はｎ形InGaAsチャネル層を掘り込み、しかもｎ形Ga
Asチャネル層又はｎ形InGaAsチャネル層の上に形成し、
さらに無添加GaAs層又は無添加AlGaAs層がソース及びド
レイン電極からゲート電極に向かって深くなるようにリ
セスエッチングされた構造を有することを特徴とした電
界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22150390A JP2626213B2 (ja) | 1990-08-23 | 1990-08-23 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22150390A JP2626213B2 (ja) | 1990-08-23 | 1990-08-23 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04103136A JPH04103136A (ja) | 1992-04-06 |
| JP2626213B2 true JP2626213B2 (ja) | 1997-07-02 |
Family
ID=16767733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22150390A Expired - Lifetime JP2626213B2 (ja) | 1990-08-23 | 1990-08-23 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626213B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3107031B2 (ja) * | 1998-03-06 | 2000-11-06 | 日本電気株式会社 | 電界効果トランジスタ |
| JP2007311684A (ja) | 2006-05-22 | 2007-11-29 | Mitsubishi Electric Corp | 電界効果型トランジスタ |
-
1990
- 1990-08-23 JP JP22150390A patent/JP2626213B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04103136A (ja) | 1992-04-06 |
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