JPH08101761A - 再構成可能な応用特定装置 - Google Patents
再構成可能な応用特定装置Info
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- JPH08101761A JPH08101761A JP7029912A JP2991295A JPH08101761A JP H08101761 A JPH08101761 A JP H08101761A JP 7029912 A JP7029912 A JP 7029912A JP 2991295 A JP2991295 A JP 2991295A JP H08101761 A JPH08101761 A JP H08101761A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
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-
- H—ELECTRICITY
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- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
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Abstract
(57)【要約】 （修正有）
【目的】 複数個の構成の間で迅速に切り替えできる再
構成可能なアーキテクチャーを提供する。 【構成】 再構成可能な半導体集積回路であって、領域
１が、複数のセルによって形成され、各々のセルは、少
なくともいくつかの他のセルとの相互接続を有してい
る。複数のセルは、電気的に選択可能な相互接続を有し
ており、またいくつかの複数のセルはプリワイヤードで
ある相互接続を有している。各々のセルは、２以上の可
能な構成を有し、それぞれの構成は、セル構成データに
よる他のセルとの相互接続によって定義され、更に、少
なくとも２つのセル構成に関する構成データを記憶する
手段と、選択されるセル構成データにより、可能なセル
構成の中の１つを可能とする手段とからなる。
構成可能なアーキテクチャーを提供する。 【構成】 再構成可能な半導体集積回路であって、領域
１が、複数のセルによって形成され、各々のセルは、少
なくともいくつかの他のセルとの相互接続を有してい
る。複数のセルは、電気的に選択可能な相互接続を有し
ており、またいくつかの複数のセルはプリワイヤードで
ある相互接続を有している。各々のセルは、２以上の可
能な構成を有し、それぞれの構成は、セル構成データに
よる他のセルとの相互接続によって定義され、更に、少
なくとも２つのセル構成に関する構成データを記憶する
手段と、選択されるセル構成データにより、可能なセル
構成の中の１つを可能とする手段とからなる。
Description
【０００１】
【産業上の利用分野】本発明は、構成可能な集積回路に
関し、特に、同様なものに限定されない再構成可能な応
用特定装置に関する。
関し、特に、同様なものに限定されない再構成可能な応
用特定装置に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】マイク
ロプロセッサは、それらの低コスト及び高性能のため、
多くのアプリケーションに適応するように設計される。
しかし、多くのアプリケーション、例えば、画像圧縮及
びディジタル信号処理を行うには、それらは遅すぎる。
基本マイクロプロセッサアーキテクチャーの設計変更
は、いくつかの新たな装置、ディジタル信号処理装置
（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ
ｓ：ＤＳＰ）、縮小命令セットコンピュータ（ｒｅｄｕ
ｃｅｄ ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ｃｏｍｐｕ
ｔｅｒｓ：ＲＩＳＣ）及びカスタムプロセッサ（ｃｕｓ
ｔｏｍ ｐｒｏｃｅｓｓｏｒｓ：ＣＰ）を産む結果につ
ながった。これらの装置の各々は、限定された数の仕事
を非常に高速に実行するように最適化される。多くのア
プリケーションは、必要なレベルの性能を達成するた
め、このような装置のいくつかのタイプを必要とする。
なぜなら、ある期間にわたり、異なるタイプの計算業務
を実行する必要があるため又は各装置の能力が限定され
ているためである。本質的に、これらの装置は、低価格
高性能数値装置であって、各々は、一般クラスのアルゴ
リズムを実行するように最適化される。しかし、設計者
は、新たなアルゴリズムを効率的に実行するため、しば
しば異なるアーキテクチャーを必要とし、そして、この
ような状況における通常の業務は、この仕事のためのカ
スタムプロセッサをデザインすることである。これは、
長くかつ高価な設計サイクルという結果につながると共
に設計者が柔軟にアルゴリズムを変更することを不可能
にする。
ロプロセッサは、それらの低コスト及び高性能のため、
多くのアプリケーションに適応するように設計される。
しかし、多くのアプリケーション、例えば、画像圧縮及
びディジタル信号処理を行うには、それらは遅すぎる。
基本マイクロプロセッサアーキテクチャーの設計変更
は、いくつかの新たな装置、ディジタル信号処理装置
（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ
ｓ：ＤＳＰ）、縮小命令セットコンピュータ（ｒｅｄｕ
ｃｅｄ ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ｃｏｍｐｕ
ｔｅｒｓ：ＲＩＳＣ）及びカスタムプロセッサ（ｃｕｓ
ｔｏｍ ｐｒｏｃｅｓｓｏｒｓ：ＣＰ）を産む結果につ
ながった。これらの装置の各々は、限定された数の仕事
を非常に高速に実行するように最適化される。多くのア
プリケーションは、必要なレベルの性能を達成するた
め、このような装置のいくつかのタイプを必要とする。
なぜなら、ある期間にわたり、異なるタイプの計算業務
を実行する必要があるため又は各装置の能力が限定され
ているためである。本質的に、これらの装置は、低価格
高性能数値装置であって、各々は、一般クラスのアルゴ
リズムを実行するように最適化される。しかし、設計者
は、新たなアルゴリズムを効率的に実行するため、しば
しば異なるアーキテクチャーを必要とし、そして、この
ような状況における通常の業務は、この仕事のためのカ
スタムプロセッサをデザインすることである。これは、
長くかつ高価な設計サイクルという結果につながると共
に設計者が柔軟にアルゴリズムを変更することを不可能
にする。
【０００３】フィールドプログラマブルゲートアレイ
（ＦＰＧＡｓ）は、標準の製品に代えて一般的に用いら
れ、それらは、数値装置として使用される。しかし、そ
れらは、一般的な目的の装置であって、高速回路の役目
を効果的に果たすことができないものである。一般的に
要求される複雑なレベルを達成するために、いくつかの
ＦＰＧＡｓが必要であるが、それは最終的なシステムの
価格を増加させる。いくつかのＦＰＧＡｓは、チップ上
でスタティックランダムアクセスメモリ（ＳＲＡＭ）を
用いるために構成され、これらの装置は、再度のプログ
ラムが可能であり、異なった仕事を実行する。このこと
が、より大きな柔軟性とより高い性能レベルへとつなが
る。しかし、これらの装置は、内部資源を構成するため
の装置によってアクセスされる構成データの外部ソース
に接続される。ＦＰＧＡを構成又は再構成するための時
間は、外部ソースから構成データを取り込むことが必要
なため数ミリ秒であり、この時間は、数オーダーの大き
さであまりに遅い。１００ナノ秒未満の再構成速度が、
高性能アプリケーションのために要求される。ＦＰＧＡ
ｓそれ自体は、高性能数値装置としての使用に適する程
に十分な早さで再構成されることはできない。ＦＰＧＡ
ｓにおいて、相当量のシリコン領域が、相互接続資源を
プログラムするために要求される構成メモリに委ねられ
る。一方、理論において、ＦＰＧＡのものは、チップ上
のメモリの量を増加することによって、付加的な構成に
対応することができる。これにより、構成データの保持
が可能となり、おそらくチップのサイズを６０％まで増
加し、従って、高密度アレイが難しくなる。
（ＦＰＧＡｓ）は、標準の製品に代えて一般的に用いら
れ、それらは、数値装置として使用される。しかし、そ
れらは、一般的な目的の装置であって、高速回路の役目
を効果的に果たすことができないものである。一般的に
要求される複雑なレベルを達成するために、いくつかの
ＦＰＧＡｓが必要であるが、それは最終的なシステムの
価格を増加させる。いくつかのＦＰＧＡｓは、チップ上
でスタティックランダムアクセスメモリ（ＳＲＡＭ）を
用いるために構成され、これらの装置は、再度のプログ
ラムが可能であり、異なった仕事を実行する。このこと
が、より大きな柔軟性とより高い性能レベルへとつなが
る。しかし、これらの装置は、内部資源を構成するため
の装置によってアクセスされる構成データの外部ソース
に接続される。ＦＰＧＡを構成又は再構成するための時
間は、外部ソースから構成データを取り込むことが必要
なため数ミリ秒であり、この時間は、数オーダーの大き
さであまりに遅い。１００ナノ秒未満の再構成速度が、
高性能アプリケーションのために要求される。ＦＰＧＡ
ｓそれ自体は、高性能数値装置としての使用に適する程
に十分な早さで再構成されることはできない。ＦＰＧＡ
ｓにおいて、相当量のシリコン領域が、相互接続資源を
プログラムするために要求される構成メモリに委ねられ
る。一方、理論において、ＦＰＧＡのものは、チップ上
のメモリの量を増加することによって、付加的な構成に
対応することができる。これにより、構成データの保持
が可能となり、おそらくチップのサイズを６０％まで増
加し、従って、高密度アレイが難しくなる。
【０００４】本発明の目的は、２個以上、好ましくは数
個の構成の間で迅速に切替可能な再構成可能なアーキテ
クチャーを提供することにある。本発明の他の目的は、
集約的なアプリケーション数の機能を実行するために特
別に最適化された装置を提供することにある。他の目的
は、アプリケーションの支配の前に、装置を意図するア
プリケーションのために構成するのに適した１以上のブ
ートアップされた初期構成を含む装置を提供することに
ある。更なる目的は、（基本的な）装置の連続する構成
間をデータが通過するための装備を有する装置を製造す
ることにある。また、更なる目的は、装置の構成の間、
データを安全な状態で保持し、かつ、スイッチング電流
を最小にすることを保証することにある。また、更なる
目的は、現在使用されていない構成メモリを更新するこ
とが可能である構成キャッシュを提供することにある。
本発明の他の目的は、装置が構成データの外部ソースか
らそれ自身の構成を選択することを可能にすることにあ
る。
個の構成の間で迅速に切替可能な再構成可能なアーキテ
クチャーを提供することにある。本発明の他の目的は、
集約的なアプリケーション数の機能を実行するために特
別に最適化された装置を提供することにある。他の目的
は、アプリケーションの支配の前に、装置を意図するア
プリケーションのために構成するのに適した１以上のブ
ートアップされた初期構成を含む装置を提供することに
ある。更なる目的は、（基本的な）装置の連続する構成
間をデータが通過するための装備を有する装置を製造す
ることにある。また、更なる目的は、装置の構成の間、
データを安全な状態で保持し、かつ、スイッチング電流
を最小にすることを保証することにある。また、更なる
目的は、現在使用されていない構成メモリを更新するこ
とが可能である構成キャッシュを提供することにある。
本発明の他の目的は、装置が構成データの外部ソースか
らそれ自身の構成を選択することを可能にすることにあ
る。
【０００５】他の目的は、論理の一部を必要な構成に予
め接続することによって、プログラム可能な相互接続の
数を減少することにある。
め接続することによって、プログラム可能な相互接続の
数を減少することにある。
【０００６】更に他の目的は、特定の基本的な機能を装
置の特定の領域に予め実質的にプリワイヤードで配置す
ることによって装置の性能を向上することにある。
置の特定の領域に予め実質的にプリワイヤードで配置す
ることによって装置の性能を向上することにある。
【０００７】
【課題を解決するための手段】したがって、本発明によ
れば、領域に複数のセルが形成され、各セルは、少なく
とも１つの機能及び少なくともいくつかの他の前記セル
との相互接続を有し、少なくともいくつかの複数のセル
は、それらの導電状態に関して電気的に選択可能な相互
接続を有し、かつ、少なくともいくつかの複数のセル
は、プリワイヤードされた相互接続を有し、各セルは、
２以上の可能な構成を有し、各構成は、セル構成データ
によるセル機能及び／又はその他のセルとの相互接続に
よって確定され、更に、少なくとも２つのセル構成（セ
ル毎）に関する構成データを記憶する手段と、選択され
たセル構成データにより、可能なセル構成の１つを可能
にする手段とからなることを特徴とする構成可能な半導
体集積回路を提供する。
れば、領域に複数のセルが形成され、各セルは、少なく
とも１つの機能及び少なくともいくつかの他の前記セル
との相互接続を有し、少なくともいくつかの複数のセル
は、それらの導電状態に関して電気的に選択可能な相互
接続を有し、かつ、少なくともいくつかの複数のセル
は、プリワイヤードされた相互接続を有し、各セルは、
２以上の可能な構成を有し、各構成は、セル構成データ
によるセル機能及び／又はその他のセルとの相互接続に
よって確定され、更に、少なくとも２つのセル構成（セ
ル毎）に関する構成データを記憶する手段と、選択され
たセル構成データにより、可能なセル構成の１つを可能
にする手段とからなることを特徴とする構成可能な半導
体集積回路を提供する。
【０００８】相互接続に関するプリワイヤードによっ
て、導電状態に関して切断不可能なことを意味する。構
成データは、セル機能及び／又は好適には複数のデコー
ダを用いる又はそれに代わりメモリにより直接制御され
る複数のセル相互接続の選択を制御する。それ故、例え
ば、セルの構成データは、セルを介しての信号経路を決
定する。直接接続パスは、複数の構成記憶部と、複数の
デコーダと、複数の選択可能な機能及び複数の相互接続
との間に存在する。ここで用いられる機能という用語
は、論理機能、算術機能又は相互接続機能である。セル
は、１又はそれ以上の機能あるいはそれらの１又は２以
上の組み合わせを有することができる。好適には、複数
の構成データ記憶部は、セル中に配置される。所望の構
成は、シーケンサ及びコントローラからの信号を受信す
る命令バスを用いることによって選択される。構成の中
の１つ以上は、プリワイヤードであり、プログラマブル
でない。好適には、構成データ記憶部の中の１つ以上
は、データ転送バスを用いるためプログラマブルであ
る。ここで、１より多くの記憶部は、プログラマブルで
あり、命令更新バスは、要求される構成記憶部を書き込
み可能とするように設けられる。相互接続及び／又はセ
ル機能を制御するために現在アクセスされていない複数
の構成記憶部は、命令更新バスを用いることによって更
新される。
て、導電状態に関して切断不可能なことを意味する。構
成データは、セル機能及び／又は好適には複数のデコー
ダを用いる又はそれに代わりメモリにより直接制御され
る複数のセル相互接続の選択を制御する。それ故、例え
ば、セルの構成データは、セルを介しての信号経路を決
定する。直接接続パスは、複数の構成記憶部と、複数の
デコーダと、複数の選択可能な機能及び複数の相互接続
との間に存在する。ここで用いられる機能という用語
は、論理機能、算術機能又は相互接続機能である。セル
は、１又はそれ以上の機能あるいはそれらの１又は２以
上の組み合わせを有することができる。好適には、複数
の構成データ記憶部は、セル中に配置される。所望の構
成は、シーケンサ及びコントローラからの信号を受信す
る命令バスを用いることによって選択される。構成の中
の１つ以上は、プリワイヤードであり、プログラマブル
でない。好適には、構成データ記憶部の中の１つ以上
は、データ転送バスを用いるためプログラマブルであ
る。ここで、１より多くの記憶部は、プログラマブルで
あり、命令更新バスは、要求される構成記憶部を書き込
み可能とするように設けられる。相互接続及び／又はセ
ル機能を制御するために現在アクセスされていない複数
の構成記憶部は、命令更新バスを用いることによって更
新される。
【０００９】本発明は、特に、応用特定装置に関するも
のであって、それは、限定された数の仕事を高速に実行
するように最適化され、更に、プログラムの実行中（要
求されたとき）、いくつかの他の仕事を実行するように
素早く再構成可能であるため、複数のセルは、第１の構
成による主要な機能のために最適化される。好適には、
基本構成データは、プリワイヤードである。２つの代替
的なプリワイヤードされた基本構成を有することは便利
である。複数のセルは、異なる主要な機能のために最適
化される。好適には、複数のプリワイヤードされた相互
接続は、最適化された機能に接続して用いられる。
のであって、それは、限定された数の仕事を高速に実行
するように最適化され、更に、プログラムの実行中（要
求されたとき）、いくつかの他の仕事を実行するように
素早く再構成可能であるため、複数のセルは、第１の構
成による主要な機能のために最適化される。好適には、
基本構成データは、プリワイヤードである。２つの代替
的なプリワイヤードされた基本構成を有することは便利
である。複数のセルは、異なる主要な機能のために最適
化される。好適には、複数のプリワイヤードされた相互
接続は、最適化された機能に接続して用いられる。
【００１０】可能な第１機能は、加算器の主要な機能で
ある。本発明は、少なくとも２つの多重ビットワードを
総計するための多重ビット加算器を提供し、これは、複
数の最下位ビットを総計するための第１多重ビット加算
器ブロックと、複数の最上位ビットを総計するための少
なくとも１つの更なる多重ビット加算器ブロックとから
なり、かつ、総計選択手段を有している。前記更なる多
重ビット加算器ブロックは、それぞれ０又は１と等しい
前のブロックに基づくキャリーインにより２つの可能な
総計を計算し、総計選択手段は、前のブロックから計算
されたキャリーアウトに従って更なる多重ビット加算器
ブロックの総計を選択する。
ある。本発明は、少なくとも２つの多重ビットワードを
総計するための多重ビット加算器を提供し、これは、複
数の最下位ビットを総計するための第１多重ビット加算
器ブロックと、複数の最上位ビットを総計するための少
なくとも１つの更なる多重ビット加算器ブロックとから
なり、かつ、総計選択手段を有している。前記更なる多
重ビット加算器ブロックは、それぞれ０又は１と等しい
前のブロックに基づくキャリーインにより２つの可能な
総計を計算し、総計選択手段は、前のブロックから計算
されたキャリーアウトに従って更なる多重ビット加算器
ブロックの総計を選択する。
【００１１】ディジタル信号処理装置のアプリケーショ
ンの場合、いくつかのセルは、複数の算術論理演算装置
（ＡＬＵ）として最適化され、一方、他の複数のセル
は、例えば、命令デコード又は複数のプロセッサレジス
タの機能を実行するように最適化される。異なるセルの
数は、複数のセルのアレイのサイズによって限定される
のみである。実際問題として、アレイは、それぞれの主
要な機能を実施することにおいて特に効果的な個別の領
域の数に合わせて分けられる。これらのセルのそれぞれ
は、他の機能を実行するための能力を有しており、か
つ、他の複数の構成による他の複数の機能の範囲を一般
に有していることは明かである。これらの付加的な機能
は、正しい機能が、要求された場合に利用可能にするた
めのコントローラ及びシーケンサによって制御される。
複数の第１機能は、一般的な相互接続資源を利用できる
が、それらは、他の複数のセルの第１機能間の高速接続
ための専用資源を有していることが好ましい。この方法
において、装置の性能は、一般的なプログラマブル相互
接続資源に依存せず、主要な機能を複数の資源を介して
より小さな寄生負荷に接続されることによって、装置
は、より早く動作することができる。
ンの場合、いくつかのセルは、複数の算術論理演算装置
（ＡＬＵ）として最適化され、一方、他の複数のセル
は、例えば、命令デコード又は複数のプロセッサレジス
タの機能を実行するように最適化される。異なるセルの
数は、複数のセルのアレイのサイズによって限定される
のみである。実際問題として、アレイは、それぞれの主
要な機能を実施することにおいて特に効果的な個別の領
域の数に合わせて分けられる。これらのセルのそれぞれ
は、他の機能を実行するための能力を有しており、か
つ、他の複数の構成による他の複数の機能の範囲を一般
に有していることは明かである。これらの付加的な機能
は、正しい機能が、要求された場合に利用可能にするた
めのコントローラ及びシーケンサによって制御される。
複数の第１機能は、一般的な相互接続資源を利用できる
が、それらは、他の複数のセルの第１機能間の高速接続
ための専用資源を有していることが好ましい。この方法
において、装置の性能は、一般的なプログラマブル相互
接続資源に依存せず、主要な機能を複数の資源を介して
より小さな寄生負荷に接続されることによって、装置
は、より早く動作することができる。
【００１２】構成間で切り替えを行うときにデータを保
護するため、各セルは、機能制御ビットによって制御さ
れたラッチを有している。各セルにおけるバッファの装
置によって構成間を切り替える場合、過渡電流が減少さ
れる。バッファは、制御ラインによる再構成の間の状態
で制御可能である。
護するため、各セルは、機能制御ビットによって制御さ
れたラッチを有している。各セルにおけるバッファの装
置によって構成間を切り替える場合、過渡電流が減少さ
れる。バッファは、制御ラインによる再構成の間の状態
で制御可能である。
【００１３】この装置は、例えば、ＤＳＰのもののよう
な数値装置の分野において、特定のアプリケーションを
有しているが、主要な機能は、他のアプリケーションに
適合するように選択されることは明かである。したがっ
て、複数の方法がいずれのアプリケーションにも適用さ
れる。例えば、別のアプリケーションが、プログラム可
能な通信装置である場合である。
な数値装置の分野において、特定のアプリケーションを
有しているが、主要な機能は、他のアプリケーションに
適合するように選択されることは明かである。したがっ
て、複数の方法がいずれのアプリケーションにも適用さ
れる。例えば、別のアプリケーションが、プログラム可
能な通信装置である場合である。
【００１４】本発明は、構成可能な半導体集積回路を構
成する方法を提供し、シーケンスは、少なくとも２つの
可能性から、要求される構成を選択することを容易にす
るように、データによってプログラムされる。通常、複
数のセルのそれぞれは、少なくとも２つの構成の可能性
を有している。好適には、構成はプログラマブルであっ
て、方法は更に、構成データを入力しかつ記憶すること
からなる。更なる有利な特徴は、回路の動作における所
定のポイントで、シーケンスを予め記憶された構成デー
タに上書するようにプログラムするための能力である。
本発明は、半導体集積回路であって、回路構成が、装置
の動作中、構成の予めプログラムされたシーケンスによ
り変更されるものを提供する。
成する方法を提供し、シーケンスは、少なくとも２つの
可能性から、要求される構成を選択することを容易にす
るように、データによってプログラムされる。通常、複
数のセルのそれぞれは、少なくとも２つの構成の可能性
を有している。好適には、構成はプログラマブルであっ
て、方法は更に、構成データを入力しかつ記憶すること
からなる。更なる有利な特徴は、回路の動作における所
定のポイントで、シーケンスを予め記憶された構成デー
タに上書するようにプログラムするための能力である。
本発明は、半導体集積回路であって、回路構成が、装置
の動作中、構成の予めプログラムされたシーケンスによ
り変更されるものを提供する。
【００１５】
【実施例】本発明を応用特定装置のために意図された集
積回路に関連して説明し、かつ、ディジタル信号処理回
路（ＤＳＰ）に特に関連して例示することによって説明
する。本発明によれば、装置は、固定のアーキテクチャ
ーに制限されるのではなく、ハードウェア再構成可能性
を有していて、装置（例えば、ＤＳＰ）がそれぞれの個
々のタスクに関して最適化されることが可能である。そ
れ故、マクロレベルにあって、装置は、新たなアプリケ
ーション、例えば、ＭＰＥＧ、ポリゴンエンジン（Ｐｏ
ｌｙｇｏｎ Ｅｎｇｉｎｅ）、ブリッター（Ｂｌｉｔｔ
ｅｒ）及び直接アドレス指定エンジン（ＤＭＡ ｅｎｇ
ｉｎｅ）用に最適化される。一方、ミクロレベルにあっ
て、装置は、各ＯＰＣＯＤＥ、例えば、マルチＡＬＵ
（ＭＵＬＴＩＰＬＥ ＡＬＵ）、カスタムマルチプライ
（ＣＵＳＴＯＭ ＭＵＬＴＩＰＬＹ）用に最適化され
る。それ故、再構成可能応用特定装置（例えば、ＤＳ
Ｐ）は、多くの注文の装置を１つのチップに置き換える
ことを可能とする。最適化されたＯＰＣＯＤＥＳは、性
能を向上する。効果において、装置は、ＤＳＰ、ＲＩＳ
Ｃ又カスタムプロセッサとして動作する間のクロックス
ピードで切り替わることができる。
積回路に関連して説明し、かつ、ディジタル信号処理回
路（ＤＳＰ）に特に関連して例示することによって説明
する。本発明によれば、装置は、固定のアーキテクチャ
ーに制限されるのではなく、ハードウェア再構成可能性
を有していて、装置（例えば、ＤＳＰ）がそれぞれの個
々のタスクに関して最適化されることが可能である。そ
れ故、マクロレベルにあって、装置は、新たなアプリケ
ーション、例えば、ＭＰＥＧ、ポリゴンエンジン（Ｐｏ
ｌｙｇｏｎ Ｅｎｇｉｎｅ）、ブリッター（Ｂｌｉｔｔ
ｅｒ）及び直接アドレス指定エンジン（ＤＭＡ ｅｎｇ
ｉｎｅ）用に最適化される。一方、ミクロレベルにあっ
て、装置は、各ＯＰＣＯＤＥ、例えば、マルチＡＬＵ
（ＭＵＬＴＩＰＬＥ ＡＬＵ）、カスタムマルチプライ
（ＣＵＳＴＯＭ ＭＵＬＴＩＰＬＹ）用に最適化され
る。それ故、再構成可能応用特定装置（例えば、ＤＳ
Ｐ）は、多くの注文の装置を１つのチップに置き換える
ことを可能とする。最適化されたＯＰＣＯＤＥＳは、性
能を向上する。効果において、装置は、ＤＳＰ、ＲＩＳ
Ｃ又カスタムプロセッサとして動作する間のクロックス
ピードで切り替わることができる。
【００１６】第１に、図１は、再構成可能な応用特定デ
ィジタル信号処理回路を示している。チップは、複数の
コアセルの領域１と、区分されたスタティック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）３と、複数の制御ラ
イン７を有するシーケンサ及びコントローラ５と、複数
のクロック９と、複数のクロックライン１１と共に、プ
ログラマブル入力／出力１３及び結合データバス１５と
を含む。また、図示のものは、信号圧縮デコーダ１７
と、通信リンク１９と、結合入力／出力及び拡張ポート
２１と、アドレスバス２３とを含んでいる。
ィジタル信号処理回路を示している。チップは、複数の
コアセルの領域１と、区分されたスタティック・ランダ
ム・アクセス・メモリ（ＳＲＡＭ）３と、複数の制御ラ
イン７を有するシーケンサ及びコントローラ５と、複数
のクロック９と、複数のクロックライン１１と共に、プ
ログラマブル入力／出力１３及び結合データバス１５と
を含む。また、図示のものは、信号圧縮デコーダ１７
と、通信リンク１９と、結合入力／出力及び拡張ポート
２１と、アドレスバス２３とを含んでいる。
【００１７】複数のコアセル２があり、これらは、例え
ば、（ＤＳＰ構成の場合）命令デコード、レジスタ、プ
ログラムカウンタ及びスタックポインタ装置を提供す
る。各コアセルは、ある範囲の機能を実行するようにプ
ログラムされており、ある複数のコアセルは、特定の機
能を改善するように最適化されている。したがって、例
えば、図４は、ＡＬＵの機能２ａ、複数のレジスタ２
ｂ、プログラムカウンタ２ｃ、汎用カウンタ２ｄ、命令
デコーダ２ｅ及び入力／出力２ｆに関し、ある複数のセ
ルの最適化を示している。
ば、（ＤＳＰ構成の場合）命令デコード、レジスタ、プ
ログラムカウンタ及びスタックポインタ装置を提供す
る。各コアセルは、ある範囲の機能を実行するようにプ
ログラムされており、ある複数のコアセルは、特定の機
能を改善するように最適化されている。したがって、例
えば、図４は、ＡＬＵの機能２ａ、複数のレジスタ２
ｂ、プログラムカウンタ２ｃ、汎用カウンタ２ｄ、命令
デコーダ２ｅ及び入力／出力２ｆに関し、ある複数のセ
ルの最適化を示している。
【００１８】点線による外形線によって表示されたコア
セルの１つの概念的構成が、図７に示されると共に、コ
アセルは、内部に選択可能な機能（例えば、４）を有す
る論理セル２２を含んでいる。例えば８つのプログラマ
ブルコアセル入力（すなわち、電気的に選択可能な相互
接続）が引用数字２５に示され、２つの４：１入力マル
チプレクサが適用されている。セル出力は、引用数字２
７に示されている。論理セル構成の例を、更に図１１、
図１２、図１３及び図１４を参照しつつ説明する。複数
の入力マルチプレクサは、それぞれ複数の２−４デコー
ダ３０、３２によって制御される。２−４デコーダ３４
は、論理セル２２中の４−１マルチプレクサを制御し、
出力マルチプレクサ７０は、２−４デコーダ４８によっ
て制御される。論理セルへの直接プリワイヤード接続
は、引用符号ＹＡ−ＹＤによって示されている。
セルの１つの概念的構成が、図７に示されると共に、コ
アセルは、内部に選択可能な機能（例えば、４）を有す
る論理セル２２を含んでいる。例えば８つのプログラマ
ブルコアセル入力（すなわち、電気的に選択可能な相互
接続）が引用数字２５に示され、２つの４：１入力マル
チプレクサが適用されている。セル出力は、引用数字２
７に示されている。論理セル構成の例を、更に図１１、
図１２、図１３及び図１４を参照しつつ説明する。複数
の入力マルチプレクサは、それぞれ複数の２−４デコー
ダ３０、３２によって制御される。２−４デコーダ３４
は、論理セル２２中の４−１マルチプレクサを制御し、
出力マルチプレクサ７０は、２−４デコーダ４８によっ
て制御される。論理セルへの直接プリワイヤード接続
は、引用符号ＹＡ−ＹＤによって示されている。
【００１９】図７において示されるセルは、構成可能メ
モリ装置を含み、それは、構成キャッシュ３６と命令キ
ャッシュ３８と共に、いわゆる「ハードワイヤード」又
は固定構成装置４０とからなる。ＤＳＰアプリケーショ
ンに関し、固定構成は、３×２ビット構成素子４０ａか
らなる第１ＤＳＰブート構成と、３×２ビット構成素子
４０ｂからなる第２構成、例えば、乗数構成とからな
る。第１（固定）構成は、装置のブートアップにおい
て、自動的に実施されて、その第１応用特定機能に与え
られる。
モリ装置を含み、それは、構成キャッシュ３６と命令キ
ャッシュ３８と共に、いわゆる「ハードワイヤード」又
は固定構成装置４０とからなる。ＤＳＰアプリケーショ
ンに関し、固定構成は、３×２ビット構成素子４０ａか
らなる第１ＤＳＰブート構成と、３×２ビット構成素子
４０ｂからなる第２構成、例えば、乗数構成とからな
る。第１（固定）構成は、装置のブートアップにおい
て、自動的に実施されて、その第１応用特定機能に与え
られる。
【００２０】図示された実施例において、構成キャッシ
ュ３６は、４つの３×２ビットデータ記憶部３６ａ〜３
６ｄからなり、それらは、命令アップデートバス４４か
ら書き込み可能であり、かつ、データバス４６からデー
タが書き込まれる。命令キャッシュ３８は、８×２ビッ
トデータ記憶部からなり、それらは、命令データバス
（４４）から書き込み可能であり、かつ、データがデー
タバス４６から書き込まれる。命令キャッシュ３８は、
命令選択バス４２から読み出し可能である。命令選択バ
ス４２に接続された２−４デコーダ４８は、選択された
命令キャッシュのデータ記憶部による４つのデータ記憶
部３６ａ〜３６ｄの中の１つを選択し、かつ、読み出し
可能である。デコーダ４８の出力は、また、４：１出力
マルチプレクサ７０を制御することによって、論理セル
の直接の構成を形成する。また、図示のものは、機能制
御ビット５０であり、読み出し及び書き込みライン（４
２、４４）から論理セル２２への接続を有している。機
能制御セル５０は、ラッチ５４を制御する（図１０参
照）。
ュ３６は、４つの３×２ビットデータ記憶部３６ａ〜３
６ｄからなり、それらは、命令アップデートバス４４か
ら書き込み可能であり、かつ、データバス４６からデー
タが書き込まれる。命令キャッシュ３８は、８×２ビッ
トデータ記憶部からなり、それらは、命令データバス
（４４）から書き込み可能であり、かつ、データがデー
タバス４６から書き込まれる。命令キャッシュ３８は、
命令選択バス４２から読み出し可能である。命令選択バ
ス４２に接続された２−４デコーダ４８は、選択された
命令キャッシュのデータ記憶部による４つのデータ記憶
部３６ａ〜３６ｄの中の１つを選択し、かつ、読み出し
可能である。デコーダ４８の出力は、また、４：１出力
マルチプレクサ７０を制御することによって、論理セル
の直接の構成を形成する。また、図示のものは、機能制
御ビット５０であり、読み出し及び書き込みライン（４
２、４４）から論理セル２２への接続を有している。機
能制御セル５０は、ラッチ５４を制御する（図１０参
照）。
【００２１】図１６は、固定構成装置（４０）及び構成
キャッシュ３６に関し、読み出し４２、書き込み４４’
及びデータ４６’の接続を示している。読み出し及び書
き込み装置の両者は、構成キャッシュのみのために設け
られる。
キャッシュ３６に関し、読み出し４２、書き込み４４’
及びデータ４６’の接続を示している。読み出し及び書
き込み装置の両者は、構成キャッシュのみのために設け
られる。
【００２２】図２及び図３に戻ると、ブロック２’、
２’’及び２’’’のそれぞれは、コア２の構成を示し
ている。機能上大きなブロックは、構成の連続としてア
クセスされる。それぞれの新たな構成は、複数の最後に
使用するプロセス間接続５２及びクリティカルデータを
ラッチするために設けられた複数のセル５４からデータ
を受ける。他の複数のセル５４は、入力又は出力である
ように構成される。再構成時間は、１０ｎｓｅｃのオー
ダーのものとすることができる。コアアーキテクチャー
は、各ＯＰＣＯＤＥを実施するように最適化される。こ
れは、各算術機能のワードサイズが必要な装置に適合さ
れることを可能とする。それ故、図３において、第１コ
ア構成（ＯＰＣＯＤＥ１）は、１６ビットのかけ算及び
ｃｏｓ関数を実行し、第２コア構成（ＯＰＣＯＤＥ２）
は、３２×３２ビットのかけ算関数を実行し、そして、
第３構成（ＯＰＣＯＤＥ３）は、６４ビットの加算関数
を実行する。
２’’及び２’’’のそれぞれは、コア２の構成を示し
ている。機能上大きなブロックは、構成の連続としてア
クセスされる。それぞれの新たな構成は、複数の最後に
使用するプロセス間接続５２及びクリティカルデータを
ラッチするために設けられた複数のセル５４からデータ
を受ける。他の複数のセル５４は、入力又は出力である
ように構成される。再構成時間は、１０ｎｓｅｃのオー
ダーのものとすることができる。コアアーキテクチャー
は、各ＯＰＣＯＤＥを実施するように最適化される。こ
れは、各算術機能のワードサイズが必要な装置に適合さ
れることを可能とする。それ故、図３において、第１コ
ア構成（ＯＰＣＯＤＥ１）は、１６ビットのかけ算及び
ｃｏｓ関数を実行し、第２コア構成（ＯＰＣＯＤＥ２）
は、３２×３２ビットのかけ算関数を実行し、そして、
第３構成（ＯＰＣＯＤＥ３）は、６４ビットの加算関数
を実行する。
【００２３】図１０は、図７に示されるセルのようなも
のに適用可能な出力状態制御を示し、適切に参照される
対応する複数のセル構成は、命令キャッシュ３８を省略
して示されている。
のに適用可能な出力状態制御を示し、適切に参照される
対応する複数のセル構成は、命令キャッシュ３８を省略
して示されている。
【００２４】前述したように、ある複数のセルは、クリ
ティカルデータをラッチするために構成されており、そ
れ故、複数のセルは、機能制御ビット５０及びホールド
入力ライン５６からの入力を備えたラッチ装置５４を有
している。これらは、複数の構成間のセルからデータの
状態を保護するように機能する。加えて、知られた状態
にその出力をセットすることによって、構成間の切り替
えを行う場合、バッファ６０は、過渡電流を減少するた
めに設けられる。
ティカルデータをラッチするために構成されており、そ
れ故、複数のセルは、機能制御ビット５０及びホールド
入力ライン５６からの入力を備えたラッチ装置５４を有
している。これらは、複数の構成間のセルからデータの
状態を保護するように機能する。加えて、知られた状態
にその出力をセットすることによって、構成間の切り替
えを行う場合、バッファ６０は、過渡電流を減少するた
めに設けられる。
【００２５】複数のセルの相互接続資源を、図８ａ、図
８ｂ、図９ａ及び図９ｂを参照して説明する。図８ａ及
び８ｂは、どのようにしてセルが複数の規則的なブロッ
ク（Ｂ）（例えば、複数の列及び行）に構成されること
ができるのかを図で示したものであり、その結果、ブロ
ックは、異なる機能のために最適化された複数のセルを
含んでいる。それ故、図８ｂは、複数のＡＣＣセル、Ａ
ＬＵセル及びシフトセルの列並びにデコードセルの２つ
の行を示す。セルの列は、それぞれ２つのグローバル
（Ｙ）バス（Ｙ１、Ｙ２、Ｙ３、Ｙ４・・・・・・・Ｙ
Ｎ１、ＹＮ）を有し、そして、セルの行は、それぞれ少
なくとも２つのグローバル（Ｘ）バス（Ｘ１、Ｘ２・・
・・・・Ｘｎ−１、Ｘｎ）を有している。複数のデコー
ドセルは、各ブロックの列に指向しており、かつ、３本
のＸバスを有している。複数のバススイッチＢＳは、隣
接する複数のブロック間のＹバスに設けられる。加え
て、複数の覆い隠された又はプリワイヤード直接接続さ
れたＹバスＹＡ−ＹＤがある。これらは、列の下におい
て、デコードセルから全てのセルへ走っている。加え
て、複数のローカル直接接続パスは、複数のセルの間に
用いられる。したがって、図８ｂにおいてセルＳＣを例
として取ると、それは、上方隣接セル、下方隣接セル、
右方隣接セル、左方隣接セル及び次の左方隣接セルの出
力が入力される。これらの接続は、Ｕ、Ｄ、Ｒ、Ｌ、Ｊ
から構成されている。全てのセルのバリエーションは、
全てのローカル接続を必ずしも有しない。これらのロー
カル接続の大部分は、それらの導電状態に関して電気的
に選択されるが、ほとんどは普通、左側に隣接する接続
はプリワイヤード接続である。
８ｂ、図９ａ及び図９ｂを参照して説明する。図８ａ及
び８ｂは、どのようにしてセルが複数の規則的なブロッ
ク（Ｂ）（例えば、複数の列及び行）に構成されること
ができるのかを図で示したものであり、その結果、ブロ
ックは、異なる機能のために最適化された複数のセルを
含んでいる。それ故、図８ｂは、複数のＡＣＣセル、Ａ
ＬＵセル及びシフトセルの列並びにデコードセルの２つ
の行を示す。セルの列は、それぞれ２つのグローバル
（Ｙ）バス（Ｙ１、Ｙ２、Ｙ３、Ｙ４・・・・・・・Ｙ
Ｎ１、ＹＮ）を有し、そして、セルの行は、それぞれ少
なくとも２つのグローバル（Ｘ）バス（Ｘ１、Ｘ２・・
・・・・Ｘｎ−１、Ｘｎ）を有している。複数のデコー
ドセルは、各ブロックの列に指向しており、かつ、３本
のＸバスを有している。複数のバススイッチＢＳは、隣
接する複数のブロック間のＹバスに設けられる。加え
て、複数の覆い隠された又はプリワイヤード直接接続さ
れたＹバスＹＡ−ＹＤがある。これらは、列の下におい
て、デコードセルから全てのセルへ走っている。加え
て、複数のローカル直接接続パスは、複数のセルの間に
用いられる。したがって、図８ｂにおいてセルＳＣを例
として取ると、それは、上方隣接セル、下方隣接セル、
右方隣接セル、左方隣接セル及び次の左方隣接セルの出
力が入力される。これらの接続は、Ｕ、Ｄ、Ｒ、Ｌ、Ｊ
から構成されている。全てのセルのバリエーションは、
全てのローカル接続を必ずしも有しない。これらのロー
カル接続の大部分は、それらの導電状態に関して電気的
に選択されるが、ほとんどは普通、左側に隣接する接続
はプリワイヤード接続である。
【００２６】図９ａは、１のセルに関し、全てのセルコ
アに対して、どのように入力マルチプレクサ２６はＸ及
びＹバスからの入力の選択を制御するのか、及びどのよ
うに出力マルチプレクサ７０は、同様のＸバス及びＹバ
スの次の列への出力の選択を制御するのかを示す。
アに対して、どのように入力マルチプレクサ２６はＸ及
びＹバスからの入力の選択を制御するのか、及びどのよ
うに出力マルチプレクサ７０は、同様のＸバス及びＹバ
スの次の列への出力の選択を制御するのかを示す。
【００２７】複数のセルは、１０×８のブロックに構成
されており、このような複数のセルブロックのアレイの
例は、図９ｃに示されている。複数のブロック１００
は、８×４のアレイに形成され、そして、プログラマブ
ル入力／出力１０２と、複数のデータバス及びスイッチ
１０４と、区画ＳＲＡＭ１０６もまた示されている。各
ブロックは、１０×８セルのアレイからなり、便宜上、
ブロック内部の複数のセルの列は、同様の第１構成を有
している。例えば、図９ｄは、ブロック１００を示し、
これは、複数のマルチプレクサとして構成されたセル１
００ａ及びｂの２つの列と、積加算器としての列１００
ｃと、複数のバレルシフターセル１００ｄと、複数の算
術論理演算セル１００ｅと、複数のアキュムレータセル
１００ｆと、複数のマルチプレクサ拡張セル列としての
１００ｇ及びｈとを有している。各ブロックにおける複
数の列は、複数のデコードセルが先頭となる。
されており、このような複数のセルブロックのアレイの
例は、図９ｃに示されている。複数のブロック１００
は、８×４のアレイに形成され、そして、プログラマブ
ル入力／出力１０２と、複数のデータバス及びスイッチ
１０４と、区画ＳＲＡＭ１０６もまた示されている。各
ブロックは、１０×８セルのアレイからなり、便宜上、
ブロック内部の複数のセルの列は、同様の第１構成を有
している。例えば、図９ｄは、ブロック１００を示し、
これは、複数のマルチプレクサとして構成されたセル１
００ａ及びｂの２つの列と、積加算器としての列１００
ｃと、複数のバレルシフターセル１００ｄと、複数の算
術論理演算セル１００ｅと、複数のアキュムレータセル
１００ｆと、複数のマルチプレクサ拡張セル列としての
１００ｇ及びｈとを有している。各ブロックにおける複
数の列は、複数のデコードセルが先頭となる。
【００２８】図１５において、構成可能なスタティック
・ランダム・アクセス・メモリ（ＳＲＡＭ）３は、区画
データバス７２に沿って、シーケンサ及びコントローラ
５からそれに到達した区画データを記憶する。ＤＳＰの
動作は、データの記憶及び修正を必要とし、装置上のＳ
ＲＡＭの装置は、記憶されたデータへのアクセスが、Ｓ
ＲＡＭが外部的に置かれる場合より早いことを保証す
る。
・ランダム・アクセス・メモリ（ＳＲＡＭ）３は、区画
データバス７２に沿って、シーケンサ及びコントローラ
５からそれに到達した区画データを記憶する。ＤＳＰの
動作は、データの記憶及び修正を必要とし、装置上のＳ
ＲＡＭの装置は、記憶されたデータへのアクセスが、Ｓ
ＲＡＭが外部的に置かれる場合より早いことを保証す
る。
【００２９】シーケンサ及びコントローラ５は、バス４
２、４４、４５及び４６の動作を制御する。したがっ
て、シーケンサ及びコントローラ５は、複数のセルの個
々のデータ記憶部を選択するための動作の制御を含み、
その結果、データを記憶部に送り、かつ、セル中に記憶
された構成データの実行シーケンスを制御する。シーケ
ンサ及びコントローラ５に関して必要な制御命令は、メ
モリの外部ソース（図示せず）によって設けられてい
る。前記動作に加えて、コントローラ５は、現在使用さ
れていない個々のデータ記憶部を選択することができ
て、それらは外部メモリからの複数の新たな構成によっ
て更新される。
２、４４、４５及び４６の動作を制御する。したがっ
て、シーケンサ及びコントローラ５は、複数のセルの個
々のデータ記憶部を選択するための動作の制御を含み、
その結果、データを記憶部に送り、かつ、セル中に記憶
された構成データの実行シーケンスを制御する。シーケ
ンサ及びコントローラ５に関して必要な制御命令は、メ
モリの外部ソース（図示せず）によって設けられてい
る。前記動作に加えて、コントローラ５は、現在使用さ
れていない個々のデータ記憶部を選択することができ
て、それらは外部メモリからの複数の新たな構成によっ
て更新される。
【００３０】図１１、図１２及び図１３は、それぞれＡ
ＬＵ、ＡＣＣ及びデコードセルの様々な型を示してい
る。適切な参照番号は前に準ずる。
ＬＵ、ＡＣＣ及びデコードセルの様々な型を示してい
る。適切な参照番号は前に準ずる。
【００３１】図１３は、デコードセルのために最適化さ
れたセルの例を示している。２つのデコードセルは、図
８ａ及び８ｂに示されるように、複数のセルのブロック
の先頭に設けられている。図示された変更例は、各々の
セルの下方へ向かって設けられているプリワイヤード相
互接続ＹＡ、ＹＢを有するデコードセルである。他のデ
コードセルは、ＹＣ、ＹＤプリワイヤード相互接続を構
成する。それ故、図１１のＡＬＵタイプのセルは、プリ
ワイヤード接続ＹＡ、ＹＢを有し、一方、ＡＣＣタイプ
セルは、プリワイヤード接続ＹＡ、ＹＢ、ＹＣ及びＹＤ
を有している。また、ＡＬＵ及びＡＣＣの変形に関し、
左方隣接接続Ｌは、プリワイヤードであり、そして、Ａ
ＬＵセルに関し、Ｃｉｎ及びＣｏｕｔは、セルの列の長
さを走るプリワイヤード接続である。他のＸ及びＹバス
は、前述した通りである。
れたセルの例を示している。２つのデコードセルは、図
８ａ及び８ｂに示されるように、複数のセルのブロック
の先頭に設けられている。図示された変更例は、各々の
セルの下方へ向かって設けられているプリワイヤード相
互接続ＹＡ、ＹＢを有するデコードセルである。他のデ
コードセルは、ＹＣ、ＹＤプリワイヤード相互接続を構
成する。それ故、図１１のＡＬＵタイプのセルは、プリ
ワイヤード接続ＹＡ、ＹＢを有し、一方、ＡＣＣタイプ
セルは、プリワイヤード接続ＹＡ、ＹＢ、ＹＣ及びＹＤ
を有している。また、ＡＬＵ及びＡＣＣの変形に関し、
左方隣接接続Ｌは、プリワイヤードであり、そして、Ａ
ＬＵセルに関し、Ｃｉｎ及びＣｏｕｔは、セルの列の長
さを走るプリワイヤード接続である。他のＸ及びＹバス
は、前述した通りである。
【００３２】デコードの出力からの及びセル変形の入力
に関する複数の制御信号は、最適化されたセルの機能に
関してプリワイヤードである。すなわち、いずれの機能
に関しても、それは特定アプリケーションにとって必要
とされることが知られている。
に関する複数の制御信号は、最適化されたセルの機能に
関してプリワイヤードである。すなわち、いずれの機能
に関しても、それは特定アプリケーションにとって必要
とされることが知られている。
【００３３】図１４は、いくつかの異なる機能を示し、
それらは、図１０及び図１１のそれぞれのＡＣＣ及びＡ
ＬＵコアセルから利用することができる。
それらは、図１０及び図１１のそれぞれのＡＣＣ及びＡ
ＬＵコアセルから利用することができる。
【００３４】図１７は、引用数字２５に簡単に示された
セル入力及び引用数字２７のセル出力を備えたＤＳＰセ
ル（簡略化されて示されている）の場合の代替的な内部
セル構成を示している。メモリは、８×３ビットデータ
記憶部からなると共に、３−８デコーダ８０が設けられ
て、論理セルに含まれる８つの選択可能なオプション
（例えば、機能及び相互接続）の中の１つが選択される
ことができる。特定のセル内の特定データ記憶部をアッ
プデートするため、メモリ選択４５（予め説明されたセ
ル構成の図から省略されている）が設けられ、そして、
それ故、必要なセルが選択されることができると共に書
き込み可能及び読み出し可能とされる特定のデータ記憶
部が、命令アップデートバス（４４）又は命令バス（４
２）によって、選択されることができる。データは、メ
モリデータバス（４６）（図１７において図示せず）か
らデータ記憶部に書き込まれる。
セル入力及び引用数字２７のセル出力を備えたＤＳＰセ
ル（簡略化されて示されている）の場合の代替的な内部
セル構成を示している。メモリは、８×３ビットデータ
記憶部からなると共に、３−８デコーダ８０が設けられ
て、論理セルに含まれる８つの選択可能なオプション
（例えば、機能及び相互接続）の中の１つが選択される
ことができる。特定のセル内の特定データ記憶部をアッ
プデートするため、メモリ選択４５（予め説明されたセ
ル構成の図から省略されている）が設けられ、そして、
それ故、必要なセルが選択されることができると共に書
き込み可能及び読み出し可能とされる特定のデータ記憶
部が、命令アップデートバス（４４）又は命令バス（４
２）によって、選択されることができる。データは、メ
モリデータバス（４６）（図１７において図示せず）か
らデータ記憶部に書き込まれる。
【００３５】装置によって構成されることができる新規
な加算器構造を、図１８〜図２１を参照して説明する。
１６ビット加算器が、図１８に示されると共に概して引
用数字６０によって示されている。加算器は、複数のキ
ャリー選択加算器６２からなり、第１多重ビット加算器
ブロック６４と、第２多重ビット加算器ブロック６６と
を形成している。加算器６０は、ａ１、ａ２、ａ３・・
・・・ａ１６及びｂ１、ｂ２、ｂ３・・・・・ｂ１６と
して示されている２つの１６ビットワードを総計して、
ｓ１、ｓ２、ｓ３・・・・・ｓ１６及びキャリー素子
「Ｃｏｕｔ」によって示される合計を引き出す。
な加算器構造を、図１８〜図２１を参照して説明する。
１６ビット加算器が、図１８に示されると共に概して引
用数字６０によって示されている。加算器は、複数のキ
ャリー選択加算器６２からなり、第１多重ビット加算器
ブロック６４と、第２多重ビット加算器ブロック６６と
を形成している。加算器６０は、ａ１、ａ２、ａ３・・
・・・ａ１６及びｂ１、ｂ２、ｂ３・・・・・ｂ１６と
して示されている２つの１６ビットワードを総計して、
ｓ１、ｓ２、ｓ３・・・・・ｓ１６及びキャリー素子
「Ｃｏｕｔ」によって示される合計を引き出す。
【００３６】第１多重ビット加算器ブロック６４は、各
１６ビットワードの８つの最下位ビットを総計し、そし
て、各ビットに関し、結合キャリー選択加算器６２があ
る。各キャリー選択加算器は、２つの入力Ａｎと、Ｂｎ
と（「ｎ」はビット数である。）、出力６８と、キャリ
ーイン７０と、キャリーアウト７２と、第１及び第２マ
ルチプレクサ７４、７６とから構成される。第１マルチ
プレクサ７４への第１入力は、キャリーインが０と仮定
されるＡｎ＋Ｂｎの値と等しく、第２入力は、１とされ
るキャリーインと仮定される。出力Ｓｎは、キャリーイ
ン７０によって選択される。
１６ビットワードの８つの最下位ビットを総計し、そし
て、各ビットに関し、結合キャリー選択加算器６２があ
る。各キャリー選択加算器は、２つの入力Ａｎと、Ｂｎ
と（「ｎ」はビット数である。）、出力６８と、キャリ
ーイン７０と、キャリーアウト７２と、第１及び第２マ
ルチプレクサ７４、７６とから構成される。第１マルチ
プレクサ７４への第１入力は、キャリーインが０と仮定
されるＡｎ＋Ｂｎの値と等しく、第２入力は、１とされ
るキャリーインと仮定される。出力Ｓｎは、キャリーイ
ン７０によって選択される。
【００３７】第２マルチプレクサ７６への２つの入力
は、Ａｎ＋Ｂｎの総計から生じるキャリーと等しく、そ
の結果、キャリーは、０及び１と等しい。キャリーアウ
ト７２は、キャリーイン７０によって選択される。明ら
かに、第１キャリー選択加算器へのキャリーインは、０
と等しい。
は、Ａｎ＋Ｂｎの総計から生じるキャリーと等しく、そ
の結果、キャリーは、０及び１と等しい。キャリーアウ
ト７２は、キャリーイン７０によって選択される。明ら
かに、第１キャリー選択加算器へのキャリーインは、０
と等しい。
【００３８】第２多重ビット加算器ブロック６６は、各
１６ビットワードの８つの最下位ビットを総計し、各ビ
ットに関し、２つの結合キャリー選択加算器７８、８０
がある。それぞれのキャリー選択加算器７８、８０は、
前述した同様の方法で構成される。複数のキャリー選択
加算器７８は、２つの８ビットワード、すなわち、ａ
９、ａ１０・・・・・ａ１６及びｂ９、ｂ１０・・・・
・ｂ１６を総計する。ただし、ここで第１加算器ブロッ
ク６４からのキャリーアウトは、１と仮定し、かつ、キ
ャリー選択加算器８０は、キャリーアウトが０であると
仮定する。したがって、各ビットに関し、２つの出力は
計算され、かつ、結合マルチプレクサ８２に供給され
る。Ｓｎを提供する出力は、第１加算器ブロック６４か
らのキャリーアウトによって選択される。
１６ビットワードの８つの最下位ビットを総計し、各ビ
ットに関し、２つの結合キャリー選択加算器７８、８０
がある。それぞれのキャリー選択加算器７８、８０は、
前述した同様の方法で構成される。複数のキャリー選択
加算器７８は、２つの８ビットワード、すなわち、ａ
９、ａ１０・・・・・ａ１６及びｂ９、ｂ１０・・・・
・ｂ１６を総計する。ただし、ここで第１加算器ブロッ
ク６４からのキャリーアウトは、１と仮定し、かつ、キ
ャリー選択加算器８０は、キャリーアウトが０であると
仮定する。したがって、各ビットに関し、２つの出力は
計算され、かつ、結合マルチプレクサ８２に供給され
る。Ｓｎを提供する出力は、第１加算器ブロック６４か
らのキャリーアウトによって選択される。
【００３９】動作において、第１加算器ブロックは、８
つの最下位ビットの加法を計算し、そして、キャリーア
ウト値を出力する。同時に、第２加算器ブロックは、最
上位ビットの加法の２つの可能な総計を計算し、正しい
総計は、加算器ブロック６４によって出力されるキャリ
ーアウトによって選択される。結果として、１６ビット
の加算を行うための遅延時間は、最初の８つのビット
（８ＡＤＤ）と最後の８つのビット、すなわち、１つの
マルチプレクサの遅延（ＭＵＸ）の総計の選択における
遅延との和に相当する分だけ遅延される。
つの最下位ビットの加法を計算し、そして、キャリーア
ウト値を出力する。同時に、第２加算器ブロックは、最
上位ビットの加法の２つの可能な総計を計算し、正しい
総計は、加算器ブロック６４によって出力されるキャリ
ーアウトによって選択される。結果として、１６ビット
の加算を行うための遅延時間は、最初の８つのビット
（８ＡＤＤ）と最後の８つのビット、すなわち、１つの
マルチプレクサの遅延（ＭＵＸ）の総計の選択における
遅延との和に相当する分だけ遅延される。
【００４０】各付加的な８ビット加算器ブロックに関
し、遅延時間は、１つのマルチプレクサと等しい。例え
ば、３２ビット加算器は、８ＡＤＤ＋３ Ｘ ＭＵＸの
伝搬遅延を生じる。結果として、開示された加算器構成
は、従来の加算器構成と比較して、動作速度を向上させ
る。
し、遅延時間は、１つのマルチプレクサと等しい。例え
ば、３２ビット加算器は、８ＡＤＤ＋３ Ｘ ＭＵＸの
伝搬遅延を生じる。結果として、開示された加算器構成
は、従来の加算器構成と比較して、動作速度を向上させ
る。
【００４１】図２０は、代替的なセル構成を示し、２つ
のセルを必要とする２つのキャリー選択加算器は、１つ
の構成されたセルによって置換される。
のセルを必要とする２つのキャリー選択加算器は、１つ
の構成されたセルによって置換される。
【００４２】図２１は、１段キャリー選択加算器に関す
る従来の回路を示し、それは、図１９の回路に対する代
替手段として用いられる。
る従来の回路を示し、それは、図１９の回路に対する代
替手段として用いられる。
【００４３】装置の動作を説明するが、最初に、前述し
たように、構成装置４０は、「ハードワイヤード」であ
り又はＤＳＰ構成４０ａ及び多重構成４０ｂが設けられ
ている。
たように、構成装置４０は、「ハードワイヤード」であ
り又はＤＳＰ構成４０ａ及び多重構成４０ｂが設けられ
ている。
【００４４】外部メモリ記憶部（図示せず）は、全ての
必要な構成データを含み、コントローラ及びシーケンサ
とを制御して各セルにおける各データ記憶部（３６ａ〜
３６ｄ、３８）がプログラムされる。データ記憶部をプ
ログラムするため、典型的な手順は、第１に、メモリ選
択４５によってセルを選択すること、命令アップデート
バス４４によって書き込み可能とされるデータ記憶部を
選択すること、及びデータバス４６を介して選択された
記憶部にデータを書き込むことである。
必要な構成データを含み、コントローラ及びシーケンサ
とを制御して各セルにおける各データ記憶部（３６ａ〜
３６ｄ、３８）がプログラムされる。データ記憶部をプ
ログラムするため、典型的な手順は、第１に、メモリ選
択４５によってセルを選択すること、命令アップデート
バス４４によって書き込み可能とされるデータ記憶部を
選択すること、及びデータバス４６を介して選択された
記憶部にデータを書き込むことである。
【００４５】構成キャッシュ３６の各４つのデータ記憶
部は、論理セル２２への入力を選択するため及び論理セ
ル中に含まれる機能の１つを選択するために十分な構成
データを含んでいる。
部は、論理セル２２への入力を選択するため及び論理セ
ル中に含まれる機能の１つを選択するために十分な構成
データを含んでいる。
【００４６】装置の初期ブートアップ動作は、ブートア
ップ命令により、第１の構成４０ａ、４０ｂに従った構
成を生じる。それ故、例えば、ＤＳＰ又はマルチプレク
サ構成が確立される。
ップ命令により、第１の構成４０ａ、４０ｂに従った構
成を生じる。それ故、例えば、ＤＳＰ又はマルチプレク
サ構成が確立される。
【００４７】しかし、装置が、他の構成、例えば、分割
機能を実施することが要求される場合、コントローラ及
びシーケンサ５は、構成を実施するために必要な各セル
の構成キャッシュ３６の必要なデータ記憶部を選択し、
かつ、書き込み可能とする。外部メモリは、必要なデー
タを出力し、それに関し、セル及びデータ記憶部が、要
求される構成を実施するために選択される。
機能を実施することが要求される場合、コントローラ及
びシーケンサ５は、構成を実施するために必要な各セル
の構成キャッシュ３６の必要なデータ記憶部を選択し、
かつ、書き込み可能とする。外部メモリは、必要なデー
タを出力し、それに関し、セル及びデータ記憶部が、要
求される構成を実施するために選択される。
【００４８】また、構成キャッシュから他のプログラム
された構成を取り入れるため並びに他の構成の書き込み
及び置換のためのオプションがある。
された構成を取り入れるため並びに他の構成の書き込み
及び置換のためのオプションがある。
【００４９】それ故、与えられた例に関し、構成キャッ
シュから可能な４つの構成は、十分ではない。ソフトウ
ェアプログラムは、他の構成を実施するために用いられ
る。プログラマーは、装置のための技術的な仕様書を参
照することができ、どのように所望の機能／構成が実施
されるかを決定する（例えば、多くの可能なアーキテク
チャーの変更は、ロード命令の形式で、表にされてい
る）。それ故、ロード命令１−４は、構成キャッシュに
記憶される最も典型的な構成を表示するが、プログラマ
ーは、ロード命令が例えば要求される技術的な仕様書か
ら決定する。それ故、プログラマーは、構成キャッシュ
にロードされた命令を有する。それ以上の構成が、次に
続くデータを処理するために要求され、そして、クロッ
ク速度でアクセスするためにセルメモリに記憶される場
合がある。しかし、この困難性は、ソフトウェアプログ
ラムにおいて再構成命令を含むことにより、その要求よ
り前に、「重複」構成キャッシュを「付加的」構成デー
タによって再プログラムすることによって克服される。
シーケンサは、クロック速度で再構成を制御することが
でき、一方、構成からのデータは、ラッチセルに安全に
保持される。キャッシュの４つの構成（３６ａ−３６
ｄ）は、異なるセルサイトにおいて、異なる組み合わせ
で再使用される。これは、命令キャッシュ（３８）によ
って構成され、命令キャッシュは、命令バス４２に配置
されたグローバル命令から異なるローカルセル構成を選
択する。
シュから可能な４つの構成は、十分ではない。ソフトウ
ェアプログラムは、他の構成を実施するために用いられ
る。プログラマーは、装置のための技術的な仕様書を参
照することができ、どのように所望の機能／構成が実施
されるかを決定する（例えば、多くの可能なアーキテク
チャーの変更は、ロード命令の形式で、表にされてい
る）。それ故、ロード命令１−４は、構成キャッシュに
記憶される最も典型的な構成を表示するが、プログラマ
ーは、ロード命令が例えば要求される技術的な仕様書か
ら決定する。それ故、プログラマーは、構成キャッシュ
にロードされた命令を有する。それ以上の構成が、次に
続くデータを処理するために要求され、そして、クロッ
ク速度でアクセスするためにセルメモリに記憶される場
合がある。しかし、この困難性は、ソフトウェアプログ
ラムにおいて再構成命令を含むことにより、その要求よ
り前に、「重複」構成キャッシュを「付加的」構成デー
タによって再プログラムすることによって克服される。
シーケンサは、クロック速度で再構成を制御することが
でき、一方、構成からのデータは、ラッチセルに安全に
保持される。キャッシュの４つの構成（３６ａ−３６
ｄ）は、異なるセルサイトにおいて、異なる組み合わせ
で再使用される。これは、命令キャッシュ（３８）によ
って構成され、命令キャッシュは、命令バス４２に配置
されたグローバル命令から異なるローカルセル構成を選
択する。
【００５０】
【発明の効果】以上説明したように、本発明の再構成可
能な特定応用装置によれば、２個以上、好ましくは数個
の構成の間で迅速に切替可能な再構成可能なアーキテク
チャーを提供することができる。他の効果は、集約的な
アプリケーション数の機能を実行するために特別に最適
化された装置を提供することができることである。他の
効果は、アプリケーションの支配の前に、装置を意図す
るアプリケーションのために構成するのに適した１以上
のブートアップされた初期構成を含む装置を提供するこ
とができることである。更なる効果は、（基本的な）装
置の連続する構成間をデータが通過するための装備を有
する装置を製造することができることである。また、更
なる効果は、装置の構成の間、データを安全な状態で保
持し、かつ、スイッチング電流を最小にすることを保証
することができることである。また、更なる効果は、現
在使用されていない構成メモリを更新することが可能で
ある構成キャッシュを提供することができることであ
る。本発明の他の効果は、装置が構成データの外部ソー
スからそれ自身の構成を選択することができることであ
る。
能な特定応用装置によれば、２個以上、好ましくは数個
の構成の間で迅速に切替可能な再構成可能なアーキテク
チャーを提供することができる。他の効果は、集約的な
アプリケーション数の機能を実行するために特別に最適
化された装置を提供することができることである。他の
効果は、アプリケーションの支配の前に、装置を意図す
るアプリケーションのために構成するのに適した１以上
のブートアップされた初期構成を含む装置を提供するこ
とができることである。更なる効果は、（基本的な）装
置の連続する構成間をデータが通過するための装備を有
する装置を製造することができることである。また、更
なる効果は、装置の構成の間、データを安全な状態で保
持し、かつ、スイッチング電流を最小にすることを保証
することができることである。また、更なる効果は、現
在使用されていない構成メモリを更新することが可能で
ある構成キャッシュを提供することができることであ
る。本発明の他の効果は、装置が構成データの外部ソー
スからそれ自身の構成を選択することができることであ
る。
【００５１】他の効果は、論理の一部を必要な構成に予
め接続することによって、プログラム可能な相互接続の
数を減少することができることである。
め接続することによって、プログラム可能な相互接続の
数を減少することができることである。
【００５２】更に他の効果は、特定の基本的な機能を装
置の特定の領域に予め実質的にプリワイヤードで配置す
ることによって装置の性能を向上することができること
である。
置の特定の領域に予め実質的にプリワイヤードで配置す
ることによって装置の性能を向上することができること
である。
【図１】本発明の一実施例の再構成な応用特定装置のレ
イアウトを示す概念図である。
イアウトを示す概念図である。
【図２】異なる構成及びアクセスのシーケンスを有する
コアアーキテクチャーの特徴を示すブロック図である。
コアアーキテクチャーの特徴を示すブロック図である。
【図３】異なる構成及びアクセスのシーケンスを有する
コアアーキテクチャーの特徴を示すブロック図である。
コアアーキテクチャーの特徴を示すブロック図である。
【図４】特定機能を実施するために最適化された複数の
セルを有するコアの特徴を示す概念図である。
セルを有するコアの特徴を示す概念図である。
【図５】ディジタル信号処理装置（ＤＳＰ）としての装
置の第１の構成を示すブロック図である。
置の第１の構成を示すブロック図である。
【図６】大規模なマルチプレクサとしての装置の第２の
構成を示すブロック図である。
構成を示すブロック図である。
【図７】構成メモリ手段を含むセルのレイアウトを示す
概念図である。
概念図である。
【図８】（ａ）は、最適化された機能を備えたブロック
におけるセルの可能な構成を示す概念図であり、（ｂ）
は、複数のセルのプログラム可能なローカル及びグロー
バル相互接続資源を示す概念図である。
におけるセルの可能な構成を示す概念図であり、（ｂ）
は、複数のセルのプログラム可能なローカル及びグロー
バル相互接続資源を示す概念図である。
【図９】（ａ）及び（ｂ）は、どのように複数のグロー
バル相互接続資源がセル入力及び複数の接続マルチプレ
クサに接続されるかを示す概念図であり、（ｃ）及び
（ｄ）は、セルブロック内における複数のセルブロック
のアレイ及び複数のセルの構成を示す概念図である。
バル相互接続資源がセル入力及び複数の接続マルチプレ
クサに接続されるかを示す概念図であり、（ｃ）及び
（ｄ）は、セルブロック内における複数のセルブロック
のアレイ及び複数のセルの構成を示す概念図である。
【図１０】セル出力状態制御を示す概念図である。
【図１１】論理セルの変形、即ち、算術論理演算装置
（ＡＬＵ）を示すブロック図である。
（ＡＬＵ）を示すブロック図である。
【図１２】論理セルの変形、即ち、アキュムレータ機能
（ＡＣＣ）を示すブロック図である。
（ＡＣＣ）を示すブロック図である。
【図１３】論理セルの変形、即ち、デコードセル機構を
示すブロック図である。
示すブロック図である。
【図１４】複数のＡＬＵ及びＡＣＣ最適化コアセルと異
なる機能の例を示す概念図である。
なる機能の例を示す概念図である。
【図１５】構成可能なスタティック・ランダム・アクセ
ス・メモリ装置の詳細を示す概念図である。
ス・メモリ装置の詳細を示す概念図である。
【図１６】セル構成メモリの更なる詳細を示す概念図で
ある。
ある。
【図１７】複数のＤＳＰセルに関する複数の命令バス接
続を示す概念図である。
続を示す概念図である。
【図１８】装置によって構成される新規な平衡キャリー
選択加算器アーキテクチャーを示すブロック図である。
選択加算器アーキテクチャーを示すブロック図である。
【図１９】１段キャリー選択加算器を実施するために構
成されたセルを示すブロック図である。
成されたセルを示すブロック図である。
【図２０】２つのキャリー選択加算器を実施するために
構成されたセルを示すブロック図である。
構成されたセルを示すブロック図である。
【図２１】１段キャリー選択加算器を実施するための代
替セル構成を示すブロック図である。
替セル構成を示すブロック図である。
【図２２】ＤＳＰの動作を示すタイミングチャートであ
る。
る。
１ 領域 ２ コアセル ２ａ セル ２ｂ レジスタ ２ｃ プログラムカウンタ ２ｄ 汎用カウンタ ２ｅ 命令デコーダ ２ｆ 入力／出力 ３ 区分ＳＲＡＭ ５ シーケンサ及びコントローラ ７ 制御ライン ９ クロック １１ クロックライン １３ プログラマブル入力／出力 １５ データバス １７ 信号圧縮デコーダ １９ 通信リンク ２１ 入力／出力拡張ポート ２２ 論理セル ２３ アドレスバス ２５ プログラマブルコアセル入力 ２６ 入力マルチプレクサ ２７ セル出力 ３０、３２、３４、４８ ２−４デコーダ ３６ 構成キャッシュ ３６ａ〜３６ｄ ３×２ビットデータ記憶部 ３８ 命令キャッシュ （４０） 固定構成装置 ４０ａ、４０ｂ ３×２ビット構成素子 （４２） 命令選択バス （４４） 命令アップデートバス （４６） データバス ５０ 機能制御セル ５２ プロセス間接続 ５４ ラッチセル ５６ ホールド入力ライン ６０ １６ビット加算器 ６２ キャリー選択加算器 ６４ 第１多重ビット加算器ブロック ６６ 第２多重ビット加算器ブロック ７０ キャリーイン ７２ キャリーアウト ７４ 第１マルチプレクサ ７６ 第２マルチプレクサ ７８、８０ キャリー選択加算器 ８２ マルチプレクサ １００ ブロック １０２ プログラマブル入力／出力 １０４ スイッチ １０６ 区画ＳＲＡＭ
Claims (21)
- 【請求項１】 領域（１）に複数のセル（２）が形成さ
れ、各セルは、少なくとも１つの機能及び少なくともい
くつかの他の前記セル（２）との配線を有する構成可能
な半導体集積回路において、少なくともいくつかの複数
のセル（２）は、それらの導電状態に関して電気的に選
択可能な配線（２５）を有し、かつ、少なくともいくつ
かの複数のセル（２）は、プリワイヤードである配線
（ＹＡ−ＹＤ）を有し、各セルは、２以上の可能な構成
を有し、各構成は、セル機能及び／又はセル構成による
他のセルとの配線によって画定され、更に、少なくとも
２つのセル構成の構成データをセル毎に記憶する手段
（３６、３８、４０）と、選択されたセル構成データに
より、可能なセル構成の１つを可能とするための手段
（３０、３２、３４、４２、４８）とからなることを特
徴とする構成可能な半導体集積回路。 - 【請求項２】 少なくとも２つのセル構成を記憶する手
段（３６、３８、４０）は、セル中に存在する請求項１
記載の構成可能な半導体集積回路。 - 【請求項３】 必要なセル構成を選択する手段は、前記
構成データ記憶部に通じる命令バス（４２）からなる請
求項１又は２記載の集積回路。 - 【請求項４】 少なくともセル構成の中の１つは、集積
回路が選択された際に応用特定機能を有するように、プ
リワイヤード（４０ａ、４０ｂ）される請求項１又は２
記載の集積回路。 - 【請求項５】 少なくとも１つのプログラマブルセル構
成を有する請求項１記載の集積回路。 - 【請求項６】 更に、書き込み可能バス（４４）と、デ
ータバス（４６）とからなり、データバス（４６）は、
再プログラムの目的のため、記憶部にデータを書き込む
目的のためのセル構成データを記憶する手段（３６、３
８）に接続される構成からなる請求項６又は７記載の集
積回路。 - 【請求項７】 更に、複数の構成選択命令を記憶する手
段と、前記手段に通じる命令選択バスと、実施される必
要な構成データ記憶部を選択し又は直接にセル構成を有
効にする出力信号パスとからなり、更に、命令書き込み
バス（４４）と、命令記憶手段（３６、３８）に書き込
むための命令データバス（４６）とからなる請求項１記
載の集積回路。 - 【請求項８】 ラッチ手段（５４）は、構成間の出力を
保持するために設けられる請求項１記載の集積回路。 - 【請求項９】 セルは、第１機能のために最適化される
請求項１記載の集積回路。 - 【請求項１０】 集積回路は、異なる第１機能のために
最適化されたセルからなる請求項１記載の集積回路。 - 【請求項１１】 集積回路は、構成間で切り替えが行わ
れる際の過渡電流を減少するための手段（６０）を含む
請求項１から１０のいずれかに記載の集積回路。 - 【請求項１２】 更に、有効性及び構成の選択を制御す
るためのシーケンサ手段（５）からなる請求項１記載の
集積回路。 - 【請求項１３】 集積回路は、各セル（２）において、
デコード手段（３０、３２、３４、４８）を備え、構成
状態を解読して各セルの構成を制御する請求項１から１
２のいずれかに記載の集積回路。 - 【請求項１４】 構成データ記憶部は、第１又はセルの
応用特定機能に対応し、かつ、不揮発メモリにおける装
置中に含まれる請求項４、９又は１０記載の集積回路。 - 【請求項１５】 複数の（埋め込み）プリワイヤード配
線資源は、第１（応用特定）機能の十分な実施のために
最適化された複数のセルを配線する請求項９又は１０記
載の集積回路。 - 【請求項１６】 複数の最下位ビットを総計する第１多
重ビット加算器ブロック（６４）と、複数の最上位ビッ
トを加算しかつ総計選択手段を有する少なくとも１つの
更なる多重ビット加算器ブロック（６４）とからなり、
前記更なる多重ビット加算器ブロックは、それぞれ０及
び１と等しい前のブロックからのキャリーアウトから生
じる２つの可能な総計を計算し、かつ、総計選択手段
は、前のブロックから計算されたキャリーアウトによ
り、更なる多重ビット加算器ブロックの総計を選択する
ことをからなる少なくとも２つの多重ビットワードを総
計する多重ビット加算器。 - 【請求項１７】 少なくとも２つの構成可能性を備えた
複数のセルを有する構成可能な半導体集積回路を構成す
る方法であって、シーケンサ（５）は、データによって
プログラムされて要求されるセル構成の選択を容易にす
ることからなる構成可能な半導体集積回路を構成する方
法。 - 【請求項１８】 更に、セル構成データを入力しかつ記
憶する構成からなる請求項１７記載の方法。 - 【請求項１９】 更に、データによってシーケンサをプ
ログラムして、回路の動作中における所定のポイントで
予め記憶された構成データ上に書き込むことからなる請
求項１７又は１８記載の方法。 - 【請求項２０】 構成可能な半導体集積回路において、
回路構成は、装置の動作中において、複数の構成の予め
プログラムされたシーケンスにより変更されることを特
徴とする構成可能な半導体集積回路。 - 【請求項２１】 領域は、複数のセルが形成され、各セ
ルは、２以上の可能な構成を有し、各構成は、セル機能
及び／又は構成データにより他のセルとのその配線によ
って画定されることからなる請求項２０記載の集積回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9403030A GB9403030D0 (en) | 1994-02-17 | 1994-02-17 | Re-configurable application specific device |
| GB9403030.1 | 1994-02-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08101761A true JPH08101761A (ja) | 1996-04-16 |
Family
ID=10750492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7029912A Pending JPH08101761A (ja) | 1994-02-17 | 1995-02-17 | 再構成可能な応用特定装置 |
Country Status (10)
| Country | Link |
|---|---|
| EP (1) | EP0668659A2 (ja) |
| JP (1) | JPH08101761A (ja) |
| KR (1) | KR950034751A (ja) |
| CN (1) | CN1126340A (ja) |
| AU (1) | AU1228695A (ja) |
| BR (1) | BR9500680A (ja) |
| CA (1) | CA2142407A1 (ja) |
| GB (2) | GB9403030D0 (ja) |
| RU (1) | RU95102140A (ja) |
| TW (1) | TW357458B (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001506785A (ja) * | 1996-12-20 | 2001-05-22 | ペーアーツェーテー インフォルマツィオーンステヒノロギー ゲゼルシャフト ミット ベシュレンクテル ハフツング | Ｄｆｐ用のｉｏおよびメモリバスシステムならびにプログラミング可能な２次元または多次元のセル構造を有するユニット |
| WO2002095946A1 (fr) * | 2001-05-24 | 2002-11-28 | Ip Flex Inc. | Dispositif a circuit integre |
| JP2005512368A (ja) * | 2001-11-30 | 2005-04-28 | クイックシルヴァー テクノロジイ，インコーポレーテッド | 固定の特定用途向け計算要素を有する適応集積回路の構成および動作のためのシステム |
| JP2007128124A (ja) * | 2005-11-01 | 2007-05-24 | Hitachi Ltd | リコンフィギュラブルプロセッサまたは装置 |
| JP2010002986A (ja) * | 2008-06-18 | 2010-01-07 | Nec Corp | 再構成可能電子回路装置 |
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