JP2619075B2 - 映像信号記憶装置 - Google Patents
映像信号記憶装置Info
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- JP2619075B2 JP2619075B2 JP1282695A JP28269589A JP2619075B2 JP 2619075 B2 JP2619075 B2 JP 2619075B2 JP 1282695 A JP1282695 A JP 1282695A JP 28269589 A JP28269589 A JP 28269589A JP 2619075 B2 JP2619075 B2 JP 2619075B2
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- memory
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、輝度信号およびこの輝度信号より画素数
が少なくされた色差信号をメモリに書き込み読み出す映
像信号記憶装置に関する。
が少なくされた色差信号をメモリに書き込み読み出す映
像信号記憶装置に関する。
［従来の技術］ カラー映像信号をメモリに記憶する方法として、以下
の方法が提案されている。
の方法が提案されている。
カラー映像信号の状態のままでディジタル信号に変
換してメモリに書き込む。
換してメモリに書き込む。
カラー映像信号を輝度信号Ｙと搬送色信号Ｃに分離
し、２系統でディジタル信号に変換してメモリに書き込
む。
し、２系統でディジタル信号に変換してメモリに書き込
む。
カラー映像信号を輝度信号Ｙと搬送色信号Ｃに分離
し、さらに、搬送色信号Ｃより赤色差信号Ｒ−Ｙおよび
青色差信号Ｂ−Ｙを復調し、３系統でディジタル信号に
変換してメモリに書き込む。
し、さらに、搬送色信号Ｃより赤色差信号Ｒ−Ｙおよび
青色差信号Ｂ−Ｙを復調し、３系統でディジタル信号に
変換してメモリに書き込む。
カラー映像信号を輝度信号Ｙと搬送色信号Ｃに分離
し、搬送色信号Ｃより赤色差信号Ｒ−Ｙおよび青色差信
号Ｂ−Ｙを復調し、さらに、これらの信号をマトリック
スして赤、緑、青の原色信号R,G,Bを得、３系統でディ
ジタル信号に変換してメモリに書き込む。
し、搬送色信号Ｃより赤色差信号Ｒ−Ｙおよび青色差信
号Ｂ−Ｙを復調し、さらに、これらの信号をマトリック
スして赤、緑、青の原色信号R,G,Bを得、３系統でディ
ジタル信号に変換してメモリに書き込む。
の方法は、〜の方法のようなコンポーネント化
のための装置を省くことができる。しかし、周波数成分
が高くなることからサンプリングクロックを高く設定し
なければならない。したがって、メモリ容量が大きくな
るため、あまり使用されない。
のための装置を省くことができる。しかし、周波数成分
が高くなることからサンプリングクロックを高く設定し
なければならない。したがって、メモリ容量が大きくな
るため、あまり使用されない。
の方法は、VTR等で使用され、その際搬送色信号Ｃ
を低域変換してディジタル処理をする手法等でメモリの
低容量化を図っているが、画像のサイズ圧縮等の特殊再
生処理をする際には不向きである。
を低域変換してディジタル処理をする手法等でメモリの
低容量化を図っているが、画像のサイズ圧縮等の特殊再
生処理をする際には不向きである。
の方法は、もっともよく使用される方法である。
の方法は、パーソナルコンピュータの画像入力装置
等で使用される。パーソナルコンピュータ側の画面構成
（原色信号R,G,B）に合わせるため、カラー映像信号も
原色信号R,G,Bで入力処理されるケースが多い。
等で使用される。パーソナルコンピュータ側の画面構成
（原色信号R,G,B）に合わせるため、カラー映像信号も
原色信号R,G,Bで入力処理されるケースが多い。
ところで、の方法の場合、通常のシステムにおいて
は、色差信号Ｒ−Y,B−Ｙが輝度信号Ｙと比べて周波数
成分が低いことから、色差信号Ｒ−Y,B−Ｙのサンプリ
ングクロックの周波数を輝度信号Ｙのそれより低く設定
し、色差信号Ｒ−Y,B−Ｙを書き込むメモリの低容量化
を図っている。
は、色差信号Ｒ−Y,B−Ｙが輝度信号Ｙと比べて周波数
成分が低いことから、色差信号Ｒ−Y,B−Ｙのサンプリ
ングクロックの周波数を輝度信号Ｙのそれより低く設定
し、色差信号Ｒ−Y,B−Ｙを書き込むメモリの低容量化
を図っている。
例えば、輝度信号Ｙに対して256×256のドット構成
（解像度）が採られる場合、色差信号Ｒ−Y,B−Ｙに対
しては、64×64のドット構成、または垂直方向の解像度
は輝度信号Ｙと同じくするため64×256のドット構成が
採られる。
（解像度）が採られる場合、色差信号Ｒ−Y,B−Ｙに対
しては、64×64のドット構成、または垂直方向の解像度
は輝度信号Ｙと同じくするため64×256のドット構成が
採られる。
なお、画面の水平方向が256ドットの場合、NTSC信号
において画面有効ライン数の関係から、垂直方向は240
ドットを採るのが普通である。
において画面有効ライン数の関係から、垂直方向は240
ドットを採るのが普通である。
したがって、上述の256×256のドット構成、64×64の
ドット構成、64×256のドット構成は、実際には、それ
ぞれ256×240のドット構成、64×60のドット構成、64×
240のドット構成となる。
ドット構成、64×256のドット構成は、実際には、それ
ぞれ256×240のドット構成、64×60のドット構成、64×
240のドット構成となる。
さらに、階調（深さの方向）に関しても、輝度信号Ｙ
が６ビットであれば、色差信号Ｒ−Y,B−Ｙは５ビット
にするということも少なくない。
が６ビットであれば、色差信号Ｒ−Y,B−Ｙは５ビット
にするということも少なくない。
第６図は、輝度信号Ｙに対しては256×240ドットで５
ビット、色差信号Ｒ−Y,B−Ｙに対しては64×240ドット
で４ビットとした場合の記憶装置の一例である。
ビット、色差信号Ｒ−Y,B−Ｙに対しては64×240ドット
で４ビットとした場合の記憶装置の一例である。
同図において、21〜23はメモリであり、例えば256Kビ
ット（64K×４ビット）のビデオRAMが使用される。
ット（64K×４ビット）のビデオRAMが使用される。
そして、例えばA/D変換器からの５ビットの輝度信号
Ｙのうち４ビットはメモリ21の１〜４ビット目に書き込
まれ、残りの１ビットはメモリ22の１ビット目に書き込
まれる。
Ｙのうち４ビットはメモリ21の１〜４ビット目に書き込
まれ、残りの１ビットはメモリ22の１ビット目に書き込
まれる。
また、例えばA/D変換器からの４ビットの色差信号Ｒ
−Y,B−Ｙはスイッチ回路24に供給され、このスイッチ
回路24からは切換制御信号SW1によって輝度信号Ｙの２
ドットごとに色差信号Ｒ−ＹおよびＢ−Ｙが交互に出力
される。そして、スイッチ回路24より出力される４ビッ
トの色差信号うち３ビットはメモリ22の２〜４ビット目
に書き込まれ、残りの１ビットはメモリ23の１ビット目
き書き込まれる。
−Y,B−Ｙはスイッチ回路24に供給され、このスイッチ
回路24からは切換制御信号SW1によって輝度信号Ｙの２
ドットごとに色差信号Ｒ−ＹおよびＢ−Ｙが交互に出力
される。そして、スイッチ回路24より出力される４ビッ
トの色差信号うち３ビットはメモリ22の２〜４ビット目
に書き込まれ、残りの１ビットはメモリ23の１ビット目
き書き込まれる。
第７図Ａは、メモリ21および22内の輝度信号Ｙ（Y00
〜Y256の画素データ）のデータ配列を示すものである。
同図Ｂは、メモリ22および23内の色差信号Ｒ−Y,B−Ｙ
（Ｒ−Y01〜Ｒ−Y64の画素データ,B−Y01〜Ｂ−Y64の画
素データ）のデータ配列を示すものである。
〜Y256の画素データ）のデータ配列を示すものである。
同図Ｂは、メモリ22および23内の色差信号Ｒ−Y,B−Ｙ
（Ｒ−Y01〜Ｒ−Y64の画素データ,B−Y01〜Ｂ−Y64の画
素データ）のデータ配列を示すものである。
メモリ21および22より読み出される５ビットの輝度信
号Ｙは、例えばD/A変換器に供給される。
号Ｙは、例えばD/A変換器に供給される。
また、メモリ22および23より読み出される４ビットの
色差信号はスイッチ回路25に供給され、このスイッチ回
路25からは切換制御信号SW2によって輝度信号Ｙの２ド
ットごとに色差信号Ｒ−ＹおよびＢ−Ｙが交互に出力さ
れる。そして、スイッチ回路25より出力される４ビット
の色差信号Ｒ−ＹおよびＢ−Ｙは、それぞれ例えばD/A
変換器に供給される。
色差信号はスイッチ回路25に供給され、このスイッチ回
路25からは切換制御信号SW2によって輝度信号Ｙの２ド
ットごとに色差信号Ｒ−ＹおよびＢ−Ｙが交互に出力さ
れる。そして、スイッチ回路25より出力される４ビット
の色差信号Ｒ−ＹおよびＢ−Ｙは、それぞれ例えばD/A
変換器に供給される。
［発明が解決しようとする課題］ この第６図例によれば、メモリ23の１ビット目には色
差信号が書き込まれるが、残りの２〜４ビット目には何
等書き込まれず、無駄となっている。つまり、メモリを
効率よく使用することができない。第６図例におけるド
ット構成、ビット構成は一例であって、他の構成を採る
場合にも、同様にメモリの効率的な使用性が問題とな
る。
差信号が書き込まれるが、残りの２〜４ビット目には何
等書き込まれず、無駄となっている。つまり、メモリを
効率よく使用することができない。第６図例におけるド
ット構成、ビット構成は一例であって、他の構成を採る
場合にも、同様にメモリの効率的な使用性が問題とな
る。
ところで、モデム等を用いて一般電話回線を用いてデ
ータを伝送する場合、CPU処理の関係上、バイト（８ビ
ット）単位で送出するのが一般的である。
ータを伝送する場合、CPU処理の関係上、バイト（８ビ
ット）単位で送出するのが一般的である。
しかし、第６図例によれば、メモリ21〜23の出力信号
は合計９ビットとなり、１ビットは後で送出する必要が
ある。ところが、一般のモデムでは振幅変調、位相変
調、周波数変調、または、これらを複合したAM−PM変調
にしても階調を振幅等に割り当てるものであるため、１
バイトでも１ビットでも伝送スピードとしては同じとな
る。つまり、第６図例においては、メモリ21〜23の出力
信号が合計９ビットとなり１バイトを１ビットだけ越え
たことで、２倍の伝送時間がかかることになる。
は合計９ビットとなり、１ビットは後で送出する必要が
ある。ところが、一般のモデムでは振幅変調、位相変
調、周波数変調、または、これらを複合したAM−PM変調
にしても階調を振幅等に割り当てるものであるため、１
バイトでも１ビットでも伝送スピードとしては同じとな
る。つまり、第６図例においては、メモリ21〜23の出力
信号が合計９ビットとなり１バイトを１ビットだけ越え
たことで、２倍の伝送時間がかかることになる。
そこで、この発明では、特にメモリの使用効率の向上
を図ることを目的とするものである。
を図ることを目的とするものである。
［課題を解決するための手段］ この発明は、画素の輝度信号をA/D変換することによ
り生成される５ビットで表現される輝度信号データおよ
びこの輝度信号データの画素数の1/4のサンプル数の画
素の色差信号をA/D変換することにより生成される４ビ
ットで表現される色差信号データを４ビットのパラレル
データを同時に書き込み読み出すメモリ単位を複数用い
て記憶する映像信号記憶装置において、上記輝度信号デ
ータは５ビットのパラレルデータのままで上記メモリの
第１の単位の全ビット及び第２の単位の１ビットに同時
に入力され、上記色差信号データはパラレル／シリアル
変換手段でシリアルデータとされたのち上記第２の単位
のメモリの残りのビットに入力され、該第２の単位のメ
モリより出力される色差信号データはシリアル／パラレ
ル変換手段でパラレルデータとされたのちこのパラレル
データを次の色差信号の該パラレルデータが作られるま
でラッチ手段によって保持され、上記メモリより出力さ
れる輝度信号データは遅延手段によって上記ラッチ手段
により保持される色差信号データとの時間調整が行なわ
れ、輝度信号データと色差信号データが同時にパラレル
データとして出力されるようにしたものである。
り生成される５ビットで表現される輝度信号データおよ
びこの輝度信号データの画素数の1/4のサンプル数の画
素の色差信号をA/D変換することにより生成される４ビ
ットで表現される色差信号データを４ビットのパラレル
データを同時に書き込み読み出すメモリ単位を複数用い
て記憶する映像信号記憶装置において、上記輝度信号デ
ータは５ビットのパラレルデータのままで上記メモリの
第１の単位の全ビット及び第２の単位の１ビットに同時
に入力され、上記色差信号データはパラレル／シリアル
変換手段でシリアルデータとされたのち上記第２の単位
のメモリの残りのビットに入力され、該第２の単位のメ
モリより出力される色差信号データはシリアル／パラレ
ル変換手段でパラレルデータとされたのちこのパラレル
データを次の色差信号の該パラレルデータが作られるま
でラッチ手段によって保持され、上記メモリより出力さ
れる輝度信号データは遅延手段によって上記ラッチ手段
により保持される色差信号データとの時間調整が行なわ
れ、輝度信号データと色差信号データが同時にパラレル
データとして出力されるようにしたものである。
［作 用］ 上述構成においては、輝度信号Ｙの画素数の1/4のサ
ンプル数の画素の色差信号Ｒ−Y,B−Ｙがシリアルデー
タとされたのちメモリに入力されて書き込まれ、この色
差信号Ｒ−Y,B−Ｙがメモリより読み出されたのちにパ
ラレルデータに戻される。そのため、メモリを効率よく
使用するこが可能となる。
ンプル数の画素の色差信号Ｒ−Y,B−Ｙがシリアルデー
タとされたのちメモリに入力されて書き込まれ、この色
差信号Ｒ−Y,B−Ｙがメモリより読み出されたのちにパ
ラレルデータに戻される。そのため、メモリを効率よく
使用するこが可能となる。
すなわち、輝度信号Ｙを、例えば、256×240ドットと
する場合、輝度信号Y5ビットに対して、色差信号Ｒ−Y,
B−Ｙは64×240ドットで４ビットとなり、５ビットの輝
度信号Ｙのうち４ビットは第１のメモリ（256K＝64K×
４ビット）に書き込まれ、残りの１ビットは第２のメモ
リ（256K＝64K×４ビット）に書き込まれる。また、４
ビットの色差信号Ｒ−ＹおよびＢ−Ｙのシリアルデータ
は、それぞれ第２のメモリの第２ビットおよび第３ビッ
ト目に書き込まれる。したがって、従来３個のメモリを
必要としていたものが、２個で済むようになる。
する場合、輝度信号Y5ビットに対して、色差信号Ｒ−Y,
B−Ｙは64×240ドットで４ビットとなり、５ビットの輝
度信号Ｙのうち４ビットは第１のメモリ（256K＝64K×
４ビット）に書き込まれ、残りの１ビットは第２のメモ
リ（256K＝64K×４ビット）に書き込まれる。また、４
ビットの色差信号Ｒ−ＹおよびＢ−Ｙのシリアルデータ
は、それぞれ第２のメモリの第２ビットおよび第３ビッ
ト目に書き込まれる。したがって、従来３個のメモリを
必要としていたものが、２個で済むようになる。
［実 施 例］ 以下、第１図を参照しながら、この発明の一実施例に
ついて説明する。本例は、輝度信号Ｙに対しては256×2
40ドットで５ビット、色差信号Ｒ−Y,B−Ｙに対しては6
4×240ドットで４ビットとしたものである。
ついて説明する。本例は、輝度信号Ｙに対しては256×2
40ドットで５ビット、色差信号Ｒ−Y,B−Ｙに対しては6
4×240ドットで４ビットとしたものである。
同図において、１および２はメモリであり、例えば25
6Kビット（64K×４ビット）のビデオRAMが使用される。
6Kビット（64K×４ビット）のビデオRAMが使用される。
また、輝度信号ＹはA/D変換器３に供給され、クロッ
クCK1（第３図Ａに図示）によって256×240のドット構
成となるようにサンプリングされ、１サンプル５ビット
のディジタル信号に変換される。このA/D変換器からの
５ビットの輝度信号Ｙのうち４ビットはメモリ１の１〜
４ビット目に書き込まれ、残りの１ビットはメモリ２の
１ビット目に書き込まれる。第３図Ｂは、A/D変換器３
の出力信号を示しており、Y00,Y01,・・・はそれぞれ画
素データである。
クCK1（第３図Ａに図示）によって256×240のドット構
成となるようにサンプリングされ、１サンプル５ビット
のディジタル信号に変換される。このA/D変換器からの
５ビットの輝度信号Ｙのうち４ビットはメモリ１の１〜
４ビット目に書き込まれ、残りの１ビットはメモリ２の
１ビット目に書き込まれる。第３図Ｂは、A/D変換器３
の出力信号を示しており、Y00,Y01,・・・はそれぞれ画
素データである。
また、例えば色復調回路より供給される赤色差信号Ｒ
−ＹはA/D変換器４に供給され、クロックCK1によって25
6×240のドット構成となるようにサンプリングされ、１
サンプル４ビットのディジタル信号に変換される。この
A/D変換器４からの４ビットの色差信号Ｒ−Ｙはパラレ
ル／シリアル変換器（P/S変換器）５に供給される。第
３図Ｃは、A/D変換器４の出力信号を示しており、Ｒ−Y
00,R−Y01,・・・はそれぞれ画素データであり、Ｒ−Y1
〜Ｒ−Y4は各画素データを構成するビットデータであ
る。
−ＹはA/D変換器４に供給され、クロックCK1によって25
6×240のドット構成となるようにサンプリングされ、１
サンプル４ビットのディジタル信号に変換される。この
A/D変換器４からの４ビットの色差信号Ｒ−Ｙはパラレ
ル／シリアル変換器（P/S変換器）５に供給される。第
３図Ｃは、A/D変換器４の出力信号を示しており、Ｒ−Y
00,R−Y01,・・・はそれぞれ画素データであり、Ｒ−Y1
〜Ｒ−Y4は各画素データを構成するビットデータであ
る。
P/S変換器５のレジスタ（図示せず）には、画素デー
タＲ−Y00,R−Y01,・・・のうち、４個ごとの画素デー
タＲ−Y00,R−Y04,・・・が取り込まれる。そして、ク
ロックCK1によって各ビットデータが順次出力され、シ
リアルデータに変換される（第３図Ｄに図示）。このよ
うに、P/S変換器５では４個ごとの画素データが取り込
まれるので、色差信号Ｒ−Ｙのドット構成は実質的に64
×240となる。
タＲ−Y00,R−Y01,・・・のうち、４個ごとの画素デー
タＲ−Y00,R−Y04,・・・が取り込まれる。そして、ク
ロックCK1によって各ビットデータが順次出力され、シ
リアルデータに変換される（第３図Ｄに図示）。このよ
うに、P/S変換器５では４個ごとの画素データが取り込
まれるので、色差信号Ｒ−Ｙのドット構成は実質的に64
×240となる。
P/S変換器５より出力されるシリアルデータはメモリ
２に供給されて２ビット目に書き込まれる。
２に供給されて２ビット目に書き込まれる。
また、例えば色復調回路より供給される青色差信号Ｂ
−ＹはA/D変換器６に供給され、クロックCK1によって25
6×240のドット構成となるようにサンプリングされ、１
サンプル４ビットのディジタル信号に変換される。この
A/D変換器６からの４ビットの色差信号Ｂ−ＹはP/S変換
器７に供給される。第３図Ｅは、A/D変換器６の出力信
号を示しており、Ｂ−Y00,B−Y01,・・・はそれぞれ画
素データであり、Ｂ−Y1〜Ｂ−Y4は各画素データを構成
するビットデータである。
−ＹはA/D変換器６に供給され、クロックCK1によって25
6×240のドット構成となるようにサンプリングされ、１
サンプル４ビットのディジタル信号に変換される。この
A/D変換器６からの４ビットの色差信号Ｂ−ＹはP/S変換
器７に供給される。第３図Ｅは、A/D変換器６の出力信
号を示しており、Ｂ−Y00,B−Y01,・・・はそれぞれ画
素データであり、Ｂ−Y1〜Ｂ−Y4は各画素データを構成
するビットデータである。
P/S変換器７のレジスタ（図示せず）には、画素デー
タＢ−Y00,B−Y01,・・・のうち、４個ごとの画素デー
タＢ−Y00,B−Y04,・・・が取り込まれる。そして、ク
ロックCK1によって各ビットデータが順次出力され、シ
リアルデータに変換される（第６図Ｆに図示）。このよ
うに、P/S変換器７では４個ごとの画素データが取り込
まれるので、色差信号Ｂ−Ｙのドット構成は実質的に64
×240となる。
タＢ−Y00,B−Y01,・・・のうち、４個ごとの画素デー
タＢ−Y00,B−Y04,・・・が取り込まれる。そして、ク
ロックCK1によって各ビットデータが順次出力され、シ
リアルデータに変換される（第６図Ｆに図示）。このよ
うに、P/S変換器７では４個ごとの画素データが取り込
まれるので、色差信号Ｂ−Ｙのドット構成は実質的に64
×240となる。
P/S変換器７より出力されるシリアルデータはメモリ
２に供給されて３ビット目に書き込まれる。
２に供給されて３ビット目に書き込まれる。
上述せずも、メモリ１および２には、クロックCK1が
書き込みクロックとして供給される。
書き込みクロックとして供給される。
第２図は、メモリ１および２内のデータ配列を示すも
のである。この図からも明らかなように、輝度信号Ｙに
ついては一般的であるが、色差信号Ｒ−Y,B−Ｙについ
ては、輝度信号Ｙの４ドット分に対し、４ビットの深さ
方向が展開される配列となる。
のである。この図からも明らかなように、輝度信号Ｙに
ついては一般的であるが、色差信号Ｒ−Y,B−Ｙについ
ては、輝度信号Ｙの４ドット分に対し、４ビットの深さ
方向が展開される配列となる。
第１図に戻って、メモリ１および２よりクロックCK2
（第４図Ａに図示）をもって読み出される輝度信号Ｙ
（同図Ｂに図示）は遅延回路８に供給される。
（第４図Ａに図示）をもって読み出される輝度信号Ｙ
（同図Ｂに図示）は遅延回路８に供給される。
また、メモリ２よりクロックCK2をもって読み出され
る赤色差信号Ｒ−Ｙのシリアルデータ（同図Ｄに図示）
はシリアル／パラレル変換器（S/P変換器）９に供給さ
れて、クロックCK2をもってレジスタ（図示せず）に順
次取り込まれる。このS/P変換器９の出力側からは４ビ
ットのパラレルデータが出力され、このパラレルデータ
はラッチ回路10に供給される。
る赤色差信号Ｒ−Ｙのシリアルデータ（同図Ｄに図示）
はシリアル／パラレル変換器（S/P変換器）９に供給さ
れて、クロックCK2をもってレジスタ（図示せず）に順
次取り込まれる。このS/P変換器９の出力側からは４ビ
ットのパラレルデータが出力され、このパラレルデータ
はラッチ回路10に供給される。
第４図Ｅに示すように、S/P変換器９の出力信号は４
クロックごとに色差信号Ｒ−Ｙの画素データを構成する
ビットデータＲ−Y1〜Ｒ−Y4となる。ラッチ回路10では
ラッチパルスLA（第４図Ｆに図示）をもって、この画素
データがラッチされ、４クロック後に次の画素データが
ラッチされるまで保持される（同図Ｇに図示）。
クロックごとに色差信号Ｒ−Ｙの画素データを構成する
ビットデータＲ−Y1〜Ｒ−Y4となる。ラッチ回路10では
ラッチパルスLA（第４図Ｆに図示）をもって、この画素
データがラッチされ、４クロック後に次の画素データが
ラッチされるまで保持される（同図Ｇに図示）。
ラッチ回路10より出力される色差信号Ｒ−ＹはD/A変
換器11でアナログ信号に変換されて出力される。
換器11でアナログ信号に変換されて出力される。
また、メモリ２よりクロックCK2をもって読み出され
る青色差信号Ｂ−Ｙのシリアルデータ（同図Ｈに図示）
S/P変換器12に供給されて、クロックCK2をもってレジス
タ（図示せず）に順次取り込まれる。このS/P変換器12
の出力側からは４ビットのパラレルデータが出力され、
このパラレルデータはラッチ回路13に供給される。
る青色差信号Ｂ−Ｙのシリアルデータ（同図Ｈに図示）
S/P変換器12に供給されて、クロックCK2をもってレジス
タ（図示せず）に順次取り込まれる。このS/P変換器12
の出力側からは４ビットのパラレルデータが出力され、
このパラレルデータはラッチ回路13に供給される。
第４図Ｉに示すように、S/P変換器12の出力信号は４
クロックごとに色差信号Ｂ−Ｙの画素データを構成する
ビットデータＢ−Y1〜Ｂ−Y4となる。ラッチ回路13では
ラッチパルスLA（第４図Ｆに図示）をもって、この画素
データがラッチされ、４クロック後に次の画素データが
ラッチされるまで保持される（同図Ｊに図示）。
クロックごとに色差信号Ｂ−Ｙの画素データを構成する
ビットデータＢ−Y1〜Ｂ−Y4となる。ラッチ回路13では
ラッチパルスLA（第４図Ｆに図示）をもって、この画素
データがラッチされ、４クロック後に次の画素データが
ラッチされるまで保持される（同図Ｊに図示）。
ラッチ回路13より出力される色差信号Ｂ−ＹはD/A変
換器14でアナログ信号に変換されて出力される。
換器14でアナログ信号に変換されて出力される。
上述したようにS/P変換器9,12の処理によって色差信
号Ｒ−Y,B−Ｙは、輝度信号Ｙに対して略４クロック分
遅れるので、輝度信号Ｙと色差信号Ｒ−Y,B−Ｙの時間
調整のために、遅延回路８では輝度信号Ｙが４クロック
分だけ遅延される（第４図Ｃに図示）。
号Ｒ−Y,B−Ｙは、輝度信号Ｙに対して略４クロック分
遅れるので、輝度信号Ｙと色差信号Ｒ−Y,B−Ｙの時間
調整のために、遅延回路８では輝度信号Ｙが４クロック
分だけ遅延される（第４図Ｃに図示）。
遅延回路８より出力される輝度信号ＹはD/A変換器15
でアナログ信号に変換されて出力される。
でアナログ信号に変換されて出力される。
本例は以上のように構成され、色差信号Ｒ−Ｙおよび
Ｂ−Ｙがそれぞれシリアルデータとされてメモリ２に書
き込まれると共に、この色差信号Ｒ−ＹおよびＢ−Ｙが
メモリ２より読み出されたのちにパラレルデータに戻さ
れるようにしたことにより、従来３個のメモリを必要と
していたものが（第６図参照）、２個で済むようにな
る。つまり、本例によればメモリを効率よく使用するこ
とができる。
Ｂ−Ｙがそれぞれシリアルデータとされてメモリ２に書
き込まれると共に、この色差信号Ｒ−ＹおよびＢ−Ｙが
メモリ２より読み出されたのちにパラレルデータに戻さ
れるようにしたことにより、従来３個のメモリを必要と
していたものが（第６図参照）、２個で済むようにな
る。つまり、本例によればメモリを効率よく使用するこ
とができる。
また、本例によれば、メモリ１および２の出力信号が
合計７ビットとなり、１バイトより少なくでき、バイト
単位の伝送を行なうことができる。つまり、従来に比べ
て伝送スピードを２倍とすることができる。
合計７ビットとなり、１バイトより少なくでき、バイト
単位の伝送を行なうことができる。つまり、従来に比べ
て伝送スピードを２倍とすることができる。
上述せずも、メモリ２で使用されていない残りの１ビ
ットを制御ビット（例えば、パリティビット）等に利用
することができ、データ伝送向きの構成とすることがで
きる。
ットを制御ビット（例えば、パリティビット）等に利用
することができ、データ伝送向きの構成とすることがで
きる。
なお、上述実施例においては、輝度信号Ｙに対しては
256×240ドットで、色差信号Ｒ−Y,B−Ｙに対しては64
×240ドットの画面構成のものを示したが、この半分の
画面構成になったとしても、１ライン分のデータの送出
数が256回から128回に変わるのみであり、送出アルゴリ
ズムを特段変更する必要もなく、データ送出をすること
ができる利益がある。
256×240ドットで、色差信号Ｒ−Y,B−Ｙに対しては64
×240ドットの画面構成のものを示したが、この半分の
画面構成になったとしても、１ライン分のデータの送出
数が256回から128回に変わるのみであり、送出アルゴリ
ズムを特段変更する必要もなく、データ送出をすること
ができる利益がある。
また、上述実施例におけるドット構成、ビット構成は
一例であって、これに限定されるものではない。
一例であって、これに限定されるものではない。
例えば、輝度信号Ｙに対しては256×240ドットで５ビ
ット、色差信号Ｒ−Y,B−Ｙに対しては64×60ドットで
６ビットのときには、色差信号Ｒ−Y,B−Ｙの上位３ビ
ットが輝度信号Ｙの１ドット目に、下位３ビットが輝度
信号Ｙの２ドット目に対応させ、輝度信号Ｙの４ドット
分に色差信号Ｒ−Y,B−Ｙの６ビットを割り当てること
ができる。第５図Ｂは、この場合のメモリ１および２内
のデータ配列を示している。この場合、色差信号Ｒ−Y,
B−Ｙは、上位３ビットと下位３ビットとの間でシリア
ルデータとされてメモリに入力されることになる。また
この場合、メモリ１および２内の８ビットが全て使用さ
れるので、第１図例のように制御ビットを作ることはで
きない。
ット、色差信号Ｒ−Y,B−Ｙに対しては64×60ドットで
６ビットのときには、色差信号Ｒ−Y,B−Ｙの上位３ビ
ットが輝度信号Ｙの１ドット目に、下位３ビットが輝度
信号Ｙの２ドット目に対応させ、輝度信号Ｙの４ドット
分に色差信号Ｒ−Y,B−Ｙの６ビットを割り当てること
ができる。第５図Ｂは、この場合のメモリ１および２内
のデータ配列を示している。この場合、色差信号Ｒ−Y,
B−Ｙは、上位３ビットと下位３ビットとの間でシリア
ルデータとされてメモリに入力されることになる。また
この場合、メモリ１および２内の８ビットが全て使用さ
れるので、第１図例のように制御ビットを作ることはで
きない。
第５図Ａには第１図例のデータ配列を示している。第
５図において、C1,C2,・・・は制御ビットであり、Y1〜
Y5は輝度信号Ｙの各画素データY00,Y01,・・・を構成す
るビットデータであり、Ｒ−Y1〜Ｒ−Y6およびＢ−Y1〜
Ｂ−Y6は色差信号Ｒ−ＹおよびＢ−Ｙの各画素データＲ
−Y00,R−Y01,・・・およびＢ−Y00,B−Y01,・・・を構
成するビットデータである。なお上述せずも、輝度信号
Y,色差信号Ｒ−Y,B−Ｙのビットデータの順番は任意に
変更できることは勿論である。
５図において、C1,C2,・・・は制御ビットであり、Y1〜
Y5は輝度信号Ｙの各画素データY00,Y01,・・・を構成す
るビットデータであり、Ｒ−Y1〜Ｒ−Y6およびＢ−Y1〜
Ｂ−Y6は色差信号Ｒ−ＹおよびＢ−Ｙの各画素データＲ
−Y00,R−Y01,・・・およびＢ−Y00,B−Y01,・・・を構
成するビットデータである。なお上述せずも、輝度信号
Y,色差信号Ｒ−Y,B−Ｙのビットデータの順番は任意に
変更できることは勿論である。
［発明の効果］ 以上説明したように、この発明によれば、５ビットの
輝度信号の1/4のサンプル数の画素の４ビットの色差信
号がシリアルデータとされたのち輝度信号の１ビットと
ともに入力されて書き込まれ、この色差信号がメモリよ
り読み出されたのちにパラレルデータに戻されるという
動作を行うことにより、メモリとして４ビットのパラレ
ルデータを同時に書き込み読み出すメモリ単位が２つで
すむので、メモリを効率よく使用することができる。
輝度信号の1/4のサンプル数の画素の４ビットの色差信
号がシリアルデータとされたのち輝度信号の１ビットと
ともに入力されて書き込まれ、この色差信号がメモリよ
り読み出されたのちにパラレルデータに戻されるという
動作を行うことにより、メモリとして４ビットのパラレ
ルデータを同時に書き込み読み出すメモリ単位が２つで
すむので、メモリを効率よく使用することができる。
第１図はこの発明の一実施例を示す構成図、第２図〜第
４図はその説明のための図、第５図はこの発明の他の実
施例の説明のための図、第６図は従来例の構成図、第７
図はその説明のための図である。 1,2……メモリ 3,4,6……A/D変換器 5,7……パラレル／シリアル変換器 ８……遅延回路 9,12……シリアル／パラレル変換器 10,13……ラッチ回路 11,14,15……D/A変換器
４図はその説明のための図、第５図はこの発明の他の実
施例の説明のための図、第６図は従来例の構成図、第７
図はその説明のための図である。 1,2……メモリ 3,4,6……A/D変換器 5,7……パラレル／シリアル変換器 ８……遅延回路 9,12……シリアル／パラレル変換器 10,13……ラッチ回路 11,14,15……D/A変換器
Claims (1)
- 【請求項１】画素の輝度信号をA/D変換することにより
生成される５ビットで表現される輝度信号データおよび
この輝度信号データの画素数の1/4のサンプル数の画素
の色差信号をA/D変換することにより生成される４ビッ
トで表現される色差信号データを４ビットのパラレルデ
ータを同時に書き込み読み出すメモリ単位を複数用いて
記憶する映像信号記憶装置において、上記輝度信号デー
タは５ビットのパラレルデータのままで上記メモリの第
１の単位の全ビット及び第２の単位の１ビットに同時に
入力され、上記色差信号データはパラレル／シリアル変
換手段でシリアルデータとされたのち上記第２の単位の
メモリの残りのビットに入力され、該第２の単位のメモ
リより出力される色差信号データはシリアル／パラレル
変換手段でパラレルデータとされたのちこのパラレルデ
ータを次の色差信号の該パラレルデータが作られるまで
ラッチ手段によって保持され、上記メモリより出力され
る輝度信号データは遅延手段によって上記ラッチ手段に
より保持される色差信号データとの時間調整が行なわ
れ、輝度信号データと色差信号データが同時にパラレル
データとして出力されるようにしたことを特徴とする映
像信号記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282695A JP2619075B2 (ja) | 1989-10-30 | 1989-10-30 | 映像信号記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282695A JP2619075B2 (ja) | 1989-10-30 | 1989-10-30 | 映像信号記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03143188A JPH03143188A (ja) | 1991-06-18 |
| JP2619075B2 true JP2619075B2 (ja) | 1997-06-11 |
Family
ID=17655855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1282695A Expired - Fee Related JP2619075B2 (ja) | 1989-10-30 | 1989-10-30 | 映像信号記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2619075B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07236117A (ja) * | 1994-02-24 | 1995-09-05 | Nec Corp | 画像処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848591A (ja) * | 1981-09-18 | 1983-03-22 | Matsushita Electric Ind Co Ltd | 画像メモリ−制御装置 |
-
1989
- 1989-10-30 JP JP1282695A patent/JP2619075B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03143188A (ja) | 1991-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080311 Year of fee payment: 11 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090311 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |