JPH0830509A - データ記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 ＮＴＳＣ方式とＰＡＬ方式で画像メモリを共
用する。 【構成】 ＰＡＬ方式では、７／８変換回路１１４は、
８ビット輝度データの下位１ビットを切り捨てて７ビッ
トとした上で、順次８ビットに詰め込む。ＮＴＳＣ方式
では、回路１１４は、輝度データをそのまま出力する。
６／４変換回路１１６，１１８は、方式に関わらず６ビ
ットの入力データを４ビット・データに分配する。回路
１１６，１１８の出力は、回路１１６の出力を上位に、
６／４変換回路１１８の出力を下位に配置した８ビット
・データとしてセレクタ１２０に印加される。セレクタ
１２０は、フィールドに応じて、回路１１４からの８ビ
ット・データと回路１１６，１１８からの８ビット・デ
ータの一方をメモリ２４ａに、他方をメモリ２４ｂに供
給する。メモリ２４ａ，２４ｂから読み出されたデータ
は、逆変換される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ記憶装置に関
し、より具体的には、ビット幅の異なるデータを記憶す
るデータ記憶装置に関する。

【０００２】

【従来の技術】この種の装置は、例えば、静止画像を記
録再生するスチル・ビデオ記録再生装置で利用される。
スチル・ビデオ記録再生装置では、２インチのスチル・
ビデオ・フロッピーを記録媒体として、１枚の５０トラ
ック、１トラックに１フィールドの映像信号をアナログ
記録できる。

【０００３】また、アナログ画像信号をディジタル化し
て、一旦、画像メモリに記憶し、当該画像メモリから読
み出した画像データを再びアナログ信号に戻して、再生
出力する構成が、実用化されている。

【０００４】

【発明が解決しようとする課題】例えば、画像メモリと
してアクセス単位が８ビット長のメモリ素子を用い、輝
度信号を８ビット、色信号を６ビットで記憶するとす
る。ＮＴＳＣ方式の場合、フレーム映像信号の実映像信
号部分を（５３μｓ／１水平ライン）×４８５ラインを
サンプリングするとして、必要なメモリ容量は４Ｍｂｉ
ｔ（４，１９４，３０４ｂｉｔ）以下であり、４Ｍ−Ｄ
ＲＡＭを１個又は１Ｍ−ＤＲＡＭを４個でメモリ・シス
テムを構築できる。しかし、ＰＡＬ方式では、フレーム
映像信号の実映像信号部分を（５２μｓ／１水平ライ
ン）×５６５ラインをサンプリングするととする、必要
なメモリ容量は約４，６００，０００ｂｉｔになり、４
Ｍ−ＤＲＡＭを１個又は１Ｍ−ＤＲＡＭを４個ではメモ
リ・システムを構築できなかった。

【０００５】本発明は、ＮＴＳＣ方式とＰＡＬ方式で共
用できるデータ記憶装置を提示することを目的とする。

【０００６】本発明はまた、メモリ素子の単位ビット長
に適合しないビット長のデータを効率的に記憶するデー
タ記憶装置を提示することを目的とする。

【０００７】

【課題を解決するための手段】本発明に係るデータ記憶
装置は、データを記憶する記憶手段と、当該記憶手段に
記憶すべき入力データのビット幅が当該記憶手段のビッ
ト幅に一致しないとき、当該入力データを当該記憶手段
のビット幅に適合させる第１のビット幅変換手段と、当
該記憶手段から当該記憶手段のビット幅単位で読み出さ
れたデータを、所定のビット幅に変換する第２のビット
幅変換手段とを具備することを特徴とする。

【０００８】

【作用】上記手段により、上記記憶手段のビット幅に適
合しないビット幅のデータも、当該記憶手段に効率的に
無駄なく格納できる。これにより、例えばＮＴＳＣ方式
とＰＡＬ方式のように、データ数の異なるデータで、同
じメモリ・システムを共用できるようになる。

【０００９】

【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。

【００１０】図１は、スチル・ビデオ記録再生装置に適
用した本発明の一実施例の概略構成ブロック図を示して
おり、再生系と記録系を一緒に図示してある。

【００１１】まず、記録系の動作を説明する。外部入力
端子１０には、記録しようとする映像信号が入力する。
Ｙ／Ｃ分離回路１２は、入力端子１０から入力する映像
信号を信号Ｙ＋Ｓ（同期信号の重畳された輝度信号）と
信号Ｃに分離する。Ｙ／Ｃ分離回路１２で分離された信
号Ｙ＋Ｓ，Ｃは、この信号と再生映像信号の同様の信号
Ｙ＋Ｓの一方を選択するスイッチ１４Ｙを介してＡ／Ｄ
変換器１６Ｙと同期分離回路１８に印加され、また、Ｙ
／Ｃ分離回路１２で分離された信号Ｃは、この信号と再
生映像信号の同様の信号Ｃの一方を選択するスイッチ１
４Ｃを介してＡ／Ｄ変換器１６Ｃと白黒判別回路２０に
印加される。

【００１２】Ａ／Ｄ変換器１６Ｙ，１６Ｃは、スイッチ
１４Ｙ，１４Ｃからの信号Ｙ＋Ｓ，Ｃをディジタル信号
に変換し、ディジタル信号処理回路（ＤＳＰ）２２に印
加する。ＤＳＰ２２には、第１メモリ２４ａと第２メモ
リ２４ｂからなるフレーム・メモリが接続し、メモリ２
４ａ，２４ｂは、外部映像信号又は再生映像信号のフリ
ーズに使用され、また、文字画像などのスーパーインポ
ーズにも利用される。

【００１３】同期分離回路１８は、信号Ｙ+Ｓからコン
ポジット同期信号を分離し、更に、水平同期信号ＨＤ及
び垂直同期信号ＶＤを分離して、映像判別回路２６及び
システム制御回路２８に印加する。映像判別回路２６
は、同期分離回路１８からの信号ＨＤ，ＶＤから、処理
しようとする信号が映像信号か否かを判別し、その判別
結果をシステム制御回路２８に出力する。白黒判別回路
２０は、スイッチ１４Ｃからのクロマ信号Ｃから、映像
信号が白黒信号かカラー信号かを判別し、判別結果をシ
ステム制御回路２８に出力する。

【００１４】システム制御回路２８は、同期分離回路１
８からの信号ＨＤ，ＶＤ、映像判別回路２６の判別結果
及び白黒判別回路２０の判別結果に従い、ＤＳＰ２２を
制御する。周知のように、ＤＳＰ２２は、自身の各種タ
イミング信号を外部同期信号（外部入力映像信号から分
離されるコンポジット同期信号、再生映像信号から分離
されるコンポジット同期信号、又はＰＧ信号）に追従さ
せることができる。また、自走（フリー・ラン）も可能
である。システム制御回路２８は、映像信号判別回路２
６の判別結果及び白黒判別回路２０の判別結果により、
処理している信号がカラー映像信号であると判定する
と、ＤＳＰ２２に指示して、外部同期信号に動作タイミ
ングを追従させて映像信号をフリーズさせる。フリーズ
のきっかけは、操作装置４４の所定スイッチをユーザが
操作することにより与えられ、これに応じて、システム
制御回路２８がＤＳＰ２２にフリーズ開始の制御信号を
印加する。

【００１５】ＤＳＰ２２は、メモリ２４ａ，２４ｂを独
立に制御し、入力画像データをディジタル処理したデー
タをメモリ２４ａ，２４ｂにフリーズする。この動作の
詳細は後述する。メモリ２４ａ，２４ｂへの書き込みが
終了すると、ＤＳＰ２２は、外部同期信号への追従を中
止し、自走モードになる。この自走モードで、ＤＳＰ２
２は、メモリ２４ａ，２４ｂから所定速度で記憶データ
を読み出し、それぞれＤ／Ａ変換器３２Ｙ，３２Ｃに印
加する。

【００１６】Ｄ／Ａ変換器３２Ｙ，３２Ｃによりディジ
タル／アナログ変換された信号は加算器３４で加算され
てビデオ信号になり、スイッチ３６で選択されると、加
算器３８及び映像出力端子４０を介して外部に出力され
る。加算器３８には、キャラクタ・ジェネレータ（Ｃ
Ｇ）４２の出力が印加されており、ＣＧ４２はシステム
制御回路２８の制御信号に従って、指定の文字の画像信
号を生成する。加算器３８は、映像出力端子４０から出
力すべき映像信号に指定の文字などを重畳する。

【００１７】ＣＧ４２の出力はＤＳＰ２２にも印加され
ており、ＤＳＰ２２は、システム制御回路２８からの制
御信号に応じて、Ａ／Ｄ変換器１６Ｙ，１６Ｃから供給
される画像データにＣＧ４２からの文字画像を重畳した
画像データをメモリ２４ａ，２４ｂに書き込むこともで
きる。

【００１８】メモリ２４ａ，２４ｂにフリーズした画像
をスチル・ビデオ・フロッピーに記録したいとき、ユー
ザは、操作装置４４の記録ボタンを押す。記録ボタンが
押されると、システム制御回路２８は、液晶表示装置な
どからなる表示装置４６及び／又は外部映像出力に、記
録動作開始を示すメッセージを出力する。これをユーザ
が了承し、確認ボタンを押すことで、記録動作が開始さ
れる。

【００１９】記録動作が開始されると、システム制御回
路２８はまず、駆動回路４８及びモータ５０によりフロ
ッピー５２をビデオ信号の１垂直期間に一定角速度で１
回転させる。ＰＧ検出回路５４が、フロッピーの回転位
相を検出し、ＰＧ信号をシステム制御回路２８に供給す
る。システム制御回路２８はまた、録再ヘッドを記録す
べきトラックに移動する。

【００２０】システム制御回路２８は、フロッピー５２
の回転が安定してフロッピー５２への記録が可能になっ
たら、ＤＳＰ２２に記録開始を指示する。これに応じ
て、ＤＳＰ２２は、Ｙ出力に付加すべきコンポジット同
期信号を、スチル・ビデオ・フォーマットに合うように
ＰＧ信号に追従して生成する。また、メモリ２４ａ又は
同２４ｂから読み出したディジタル・カラー信号を色差
線順次化し、１水平期間おきにＲーＹ信号とＢ−Ｙ信号
を交互にＤ／Ａ変換器３２Ｃに出力する。

【００２１】ＦＭ変調回路５８は、Ｄ／Ａ変換器３２Ｙ
から出力される信号Ｙ＋Ｓをプリエンファシスしてから
ＦＭ変調し、ＦＭ変調回路６０はＤ／Ａ変換器３２Ｃか
ら出力される線順次色差信号をプリエンファシスしてか
らＦＭ変調し、ＤＰＳＫ変調回路６２は、システム制御
回路２８から出力されるＩＤ信号をＤＰＳＫ変調する。
加算器６４はＦＭ変調回路５８，６０，６２の出力を加
算し、録再アンプ（の記録アンプ）５６に印加する。こ
れにより、メモリ２４ａ，２４ｂにフリーズされた画像
がフロッピー５２に記録される。フレーム記録の場合に
は、ヘッドを隣のトラックに移動して、もう一度、記録
を行なう。

【００２２】次に、再生時の動作を説明する。システム
制御回路２８は、まず、駆動回路４８及びモータ５０に
よりフロッピー５２をビデオ信号の１垂直期間に一定角
速度で１回転させる。ＰＧ検出回路５４が、フロッピー
の回転位相を検出し、ＰＧ信号をシステム制御回路２８
に供給する。システム制御回路２８はまた、録再ヘッド
を再生すべき画像の記録されるトラックに移動する。フ
ロッピー５２の回転が安定したら、録再アンプ５６の再
生アンプをオンにし、フロッピー５２から再生信号を読
み出す。再生信号はフィルタ６６によりＦＭ変調輝度信
号、ＦＭ変調線順次色差信号及びＤＰＳＫ変調ＩＤ信号
に分離される。分離されたＦＭ変調輝度信号及びＦＭ変
調線順次色差信号それぞれ、ＦＭ復調回路６８及びＦＭ
復調回路７０によりＦＭ復調及びディエンファシスさ
れ、スイッチ１４Ｙ，１４Ｃに印加される。また、分離
されたＤＰＳＫ変調ＩＤ信号は、ＤＰＳＫ復調回路７２
により復調されてシステム制御回路２８に印加される。

【００２３】録再アンプ５６の再生出力はまた、ＲＦ検
出回路７４にも印加される。ＲＦ検出回路７４は、再生
しているトラックが記録済みか未記録かを判定し、判定
結果をシステム制御回路２８に出力する。

【００２４】ＦＭ復調回路６８，７０の出力はスイッチ
１４Ｙ，１４Ｃ及びＡ／Ｄ変換器１６Ｙ，１６Ｃを介し
てＤＳＰ２２に印加される。ＤＳＰ２２は、この場合に
は、Ａ／Ｄ変換器１６Ｙの出力に含まれる同期信号に同
期して動作し、Ａ／Ｄ変換器１６Ｙ，１６Ｃの出力に雑
音低減処理、ドロップアウト補償及び色差線同時化処理
を施して、メモリ２４ａ，２４ｂに書き込む。フレーム
記録されている画像を再生するときに、隣接するトラッ
クについて同様の動作を繰り返して、第２フィールドの
画像データもメモリ２４ａ，２４ｂに書き込む。

【００２５】メモリ２４ａ，２４ｂへの書き込むが終了
すると、システム制御回路２８は、フロッピー５２の回
転を停止し、ＤＳＰ２２は、自走モードに切り換わり、
メモリ２４ａ，２４ｂの記憶データを所定レートで繰り
返し読み出す。メモリ２４ａ，２４ｂから読み出された
画像データは、Ｄ／Ａ変換器３２Ｙ，３２Ｃ及び加算器
３４によりビデオ信号になり、スイッチ３６により選択
されて加算器３８に印加される。加算器３８は、システ
ム制御回路２８がＣＧ４２に発生させた文字画像を再生
画像に重畳し、出力端子４０に出力する。

【００２６】また、再生時の機能として、マルチ画面表
示機能がある。マルチ画面表示のときには、ＤＳＰ２２
は、再生画像データを水平方法及び垂直方向で１／ｎ
（ｎは整数）にサンプリングしてメモリ２４ａ，２４ｂ
に書き込む。これにより、１画面が縦、横共に、１／ｎ
に縮小されて、メモリ２４ａ，２４ｂにフリーズされ、
この処理をｎ回繰り返すことで、ｎ×ｎ個の画像がメモ
リ２４ａ，２４ｂにフリーズされる。

【００２７】次に、ＤＳＰ２２によるメモリ２４ａ，２
４ｂの制御及びディジタル信号処理を詳細に説明する。
メモリ２４ａ，２４ｂは全く同じメモリ素子からなり、
それぞれ、２６２，１４４ワード×４ビット、即ち、１
ＭビットのＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−
Ｏｕｔ）メモリを２個並列に接続したメモリ構成になっ
ている。従って、メモリ２４ａ，２４ｂは、２６２，１
４４ワード×８ビットのメモリとして機能し、全メモリ
容量は４Ｍビットになる。ＤＳＰ２２は、ライト・イネ
ーブル信号ＷＥ、リード・イネーブル信号ＲＥ、リセッ
ト・ライト信号ＲＳＴＷ及びリセット・リード信号ＲＳ
ＴＲによりメモリ２４ａ，２４ｂの書き込み及び読み出
しを制御する。

【００２８】図２は、フレーム映像信号を記憶するとき
の、メモリ２４ａ，２４ｂ内のデータ配置を示す。縦方
向はアドレスを示し、上方向に行くほど、アドレス値が
小さくなる。横方向は、データ・ビットを示し、右に行
くほど上位ビットになる。各メモリ２４ａ，２４ｂで、
１アドレスに８ビットのデータが記憶される。

【００２９】メモリ２４ａでは、先頭アドレスから奇フ
ィールドの輝度データＹｏが書き込まれ、その後に、偶
フィールドの色差データＲ−Ｙｅ，Ｂ−Ｙｅが同じアド
レスの下位と上位に書き込まれる。メモリ２４ｂでは、
先頭アドレスから奇フィールドの色差データＲ−Ｙｏ，
Ｂ−Ｙｏが同じアドレスの下位と上位に書き込まれ、そ
の後に、偶フィールドの輝度データＹｅが書き込まれ
る。

【００３０】図３は、ＤＳＰ２２内における、メモリ２
４ａ，２４ｂへの書き込み系の概略構成ブロック図を示
す。なお、ＤＳＰ２２は、レジスタの設定とクロック周
波数の変更により、ＮＴＳＣ方式及び有ＰＡＬ方式の何
れにも対応できるようになっており、このような構成は
周知であるので、詳細は説明は省略する。図１のＡ／Ｄ
変換器１６Ｙ，１６Ｃは、輝度信号を８ビットに量子化
し、線順次Ｃ信号を６ビットに量子化する。そのサンプ
リング・レートは、４ｆｓｃ（ｆｓｃは色副搬送波周波
数）である。Ａ／Ｄ変換器１６Ｙの出力はＹ前処理回路
１１０に入力し、Ａ／Ｄ変換器１６Ｃの出力はＣ前処理
回路１１２に入力し、それぞれ前処理される。

【００３１】フロッピーの再生映像信号の場合、Ｙ前処
理回路１１０は、１Ｖ（垂直同期期間）の遅延線として
機能してノイズを低減し、また、１Ｈ（水平同期期間）
の遅延線として機能してドロップアウトを補償すると共
に、アパーチャ補正を実行する。Ｃ前処理回路１１２
は、１Ｈ遅延線として機能して色差線順次信号を同時化
し、Ｒ−Ｙ信号とＢ−Ｙ信号を分離出力する。前処理さ
れた信号はローパス・フィルタ処理により高域を除去さ
れた後、データ・レートを４ｆｓｃからｆｓｃに間引か
れる。

【００３２】Ｙ前処理回路１１０で前処理された８ビッ
トの輝度データは７／８変換回路１１４に印加され、Ｃ
前処理回路１１２で前処理された色データは、６ビット
のＢ−Ｙデータが６／４変換回路１１６に、６ビットの
Ｒ−Ｙデータが６／４変換回路１１８に印加される。Ｐ
ＡＬ方式映像信号をフレーム記憶する場合、７／８変換
回路１１４は、８ビットの入力データの下位１ビットを
切り捨てて７ビットとした上で、メモリ構成に合わせ
て、順次、８ビットに詰込む。即ち、７／８変換回路１
１４は、７ビット・データを８ビットに順に詰め込んで
いくことにより、８ビット・データに変換する。ＮＴＳ
Ｃ方式映像信号をフレーム記憶する場合、７／８変換回
路１１４は、８ビットの入力データをそのまま出力す
る。また、６／４変換回路１１６，１１８は、ＮＴＳＣ
方式及びＰＡＬ方式に関わらず、６ビットの入力データ
を４ビット・データに分割し直して出力する。特定ビッ
トを削除することはしない。これにより、データ・レー
トは１．５倍になる。変換回路１１４，１１６，１１８
の詳細は後述する。

【００３３】７／８変換回路１１４から出力される８ビ
ット・データはセレクタ１２０に印加され、６／４変換
回路１１６，１１８の４ビット・データは、６／４変換
回路１１６の出力（Ｂ−Ｙデータ）を上位に、６／４変
換回路１１８の出力（Ｒ−Ｙデータ）を下位に配置した
８ビット・データとしてセレクタ１２０に印加される。
セレクタ１２０は、これらの２つの８ビット・データ
を、フィールド・タイミングに応じて、一方をメモリ２
４ａに、他方をメモリ２４ｂに供給する。例えば、セレ
クタ１２０は、奇フィールドでは、メモリ２４ａに輝度
データが書き込まれ、メモリ２４ｂに色データが書き込
まれるように、偶フィールドでは、メモリ２４ｂに輝度
データが書き込まれ、メモリ２４ａに色データが書き込
まれるように、切り換えられる。勿論、ＤＳＰ２２は、
制御信号ＲＳＴＷ，ＷＥによりメモリ２４ａ，２４ｂの
書き込みを制御する。

【００３４】図４は、ＤＳＰ２２内における、メモリ２
４ａ，２４ｂからの読み出し系の概略構成ブロック図を
示す。ＤＳＰ２２は、制御信号ＲＥ，ＲＳＴＲ信号によ
りメモリ２４ａ，２４ｂの読み出しを制御する。メモリ
２４ａ，２４ｂから読み出されたデータはセレクタ１３
０に印加される。セレクタ１３０は、入力データの内容
（輝度データか色データか）に応じて切り換えられ、輝
度データを８／７変換回路１３２に供給し、色データ
を、その上位４ビットを４／６変換回路１３４に、下位
４ビットを４／６変換回路１３６に供給する。

【００３５】８／７変換回路１３２は７／８変換回路１
１４の逆の処理を行なう回路であり、ＰＡＬ方式映像信
号の場合には、８ビットの入力データを７ビットに再配
置して出力し、ＮＴＳＣ方式の場合には、入力データを
そのまま出力する。７／８変換回路１１４の詳細は後述
する。

【００３６】４／６変換回路１３４，１３６は６／４変
換回路１１６，１１８の逆の処理をする回路であり、４
ビットの入力データを６ビットに再配置して出力する。
データ・レートは再び、ｆｓｃになる。４／６変換回路
１３４，１３６の詳細は後述する。

【００３７】このようにして、輝度データＹ及び色デー
タＲ−Ｙ，Ｂ−Ｙは、メモリ２４ａ，２４ｂへの書き込
み前のデータ構造に戻され、それぞれ、Ｙ後処理回路１
３８及びＣ後処理回路１４０で後処理されて、Ｄ／Ａ変
換器３２Ｙ，３２Ｃに印加される。

【００３８】図５は、７／８変換回路１１４の回路図を
示す。ＩＮ７，ＩＮ６，・・・，ＩＮ０は入力データ
（ここではＹデータ）の上位ビットから順の各ビットで
あり、ＯＵＴ７，ＯＵＴ６，・・・，ＯＵＴ０は出力デ
ータの上位から順の各ビットである。Ｄフリップフロッ
プのクロック周波数は４ｆｓｃである。この７／８変換
回路１１４は、制御信号ＢＩＴ８７，ＤＳＧ，ＣＱＷ
（３）（ＣＱＷ２，ＣＱＷ１，ＣＱＷ０の３つからなる
意味）により制御される。信号ＤＳＧは、マルチ画面フ
リーズのときにＬ、それ以外ではＨである。ＢＩＴ８７
は、ＰＡＬ方式映像信号のフレーム記憶の時にＬ、それ
以外ではＨである。

【００３９】ＣＱＷ（３）は、図６に示すタイミング発
生回路により生成される。図６に示すタイミング発生回
路は、３ビットの３つのバイナリ・カウンタからなり、
そのＤフリップフロップのクロック周波数は４ｆｓｃで
あり、信号ＤＳＧは通常、Ｈ、信号ＮＢＬＫＷ，ＮＢＣ
ＫＲＹ，ＮＢＬＫＲＣは、映像信号の実映像部分でＨに
なり、その他の部分（例えば、水平ブランキング期間及
び垂直ブランキング期間）ではＬになる信号である。シ
ステム制御回路２８は、信号ＮＢＬＫＷ，ＮＢＣＫＲ
Ｙ，ＮＢＬＫＲＣがＨになるタイミングを自在に調節で
きる。信号ＮＢＬＫＷ，ＮＢＣＫＲＹ，ＮＢＬＫＲＣが
全てＬならば、各カウンタのカウント値は０になる。信
号ＮＢＬＫＷ，ＮＢＣＫＲＹ，ＮＢＬＫＲＣが全てＨ
で、信号ＤＳＧがＨのとき、各カウンタはカウントアッ
プして０から７の範囲で変化し、信号ＤＳＧがＬのと
き、カウント値を保持する。

【００４０】なお、以後で説明するＣＱ（３）（具体的
には、ＣＱＷ（３）、ＣＱＲＹ（３）及びＣＱＲＣ
（３））のカウント値と、これに対応する記号の対応表
を図７に示す。

【００４１】図５に示す７／８変換回路１１４は基本的
に、出力のＤフリップフロップと、その入力を選択する
セレクタとから構成されており、ＣＱＷ（３）のデコー
ド値に応じて、各セレクタが入力ＩＮｎと１クロック遅
延した入力ＩＮｎ−１を切り換えるようになっている。
但し、信号ＤＳＧがＬのとき、全てのＤフリップフロッ
プは前値を保持する。

【００４２】信号ＤＳＧがＨ、信号ＢＩＴ８７がＬのと
きのタイミング・チャートを図８に示す。ＣＱＷ（３）
は０乃至８のカウンタであるので、７／８変換回路１１
４（図５）は、８クロックを１基本単位として動作す
る。ＣＱＷ（３）のカウント値は、図７に示す対応表に
従って記号表記されている。その記号に、括弧を付して
値そのものを示してある。入力データＤｘは、ＣＱＷ
（３）＝ｘのときに、入力ＩＮ（７）に入力されたデー
タであることを示す。図５で、信号ＢＩＴ８７がＬのと
き、ＩＮ０は選択されないので、入力データＤｘは実際
には、７ビット・データであり、図８では、上位ビット
から順に｛７ｘ，６ｘ，５ｘ，４ｘ，３ｘ，２ｘ，１
ｘ｝（但し、ｘ＝ａ〜ｈ）と表記している。

【００４３】図５において、ＯＵＴ７は、Ｌ７を２回ラ
ッチしたものになっており、ＯＵＴ０は、Ｌ１を１回ラ
ッチしたものとなる。従って、図８において、ＯＵＴ７
はＩＮ７を３クロック遅延したもの、ＯＵＴ０はＩＮ１
を２クロック遅延したものになる。ＯＵＴ６〜ＯＵＴ１
については、ＣＱＷ（３）のデコード値に応じて各セレ
クタが切り換えられ、図８に示すようになる。ＷＥＹは
Ｙデータが書き込まれるメモリに対するライト・イネー
ブル信号であり、ＣＱＷ（３）のデコード値に応じて生
成される。ライト・イネーブル信号ＷＥＹも、Ｙデータ
と同様に、セレクタ（図示せず）で切り換えられてメモ
リ２４ａ又は同２４ｂに印加される。信号ＷＥＹはＣＱ
Ｗ（３）がａのとき、Ｌになる。

【００４４】メモリ２４ａ，２４ｂのクロックは４ｆｓ
ｃであるが、ＤＳＰ２２内とは位相が１８０度ずれてお
り、また、セレクタ１２０（図３）の遅延は無視できる
ほど小さいので、図８に示す表はメモリ・マップそのも
のになりうる。信号ＷＥＹがＬのときの出力データＯＵ
Ｔ（８）ａはメモリ２４ａ，２４ｂには書き込まれな
い。但し、７ｆ〜１ｆは、ＣＱＷ（３）＝ｈで書き込ま
れ、１ｇはＣＱＷ（３）＝ｂで書き込まれる。

【００４５】以上のようにして、８クロック内に７ビッ
ト×８ワードのデータが８ビット×７ワードに変換され
てメモリ２４ａ又は同２４ｂに書き込まれる。

【００４６】なお、信号ＢＩＴ８７がＨのとき、入力Ｉ
Ｎ０，ＩＮ７，・・・，ＩＮ１がそのまま出力となる。
即ち、ＯＵＴ（８）は｛ＩＮ０，ＩＮ７，・・・，ＩＮ
１｝となる。このとき、信号ＷＥＹは常にＨになる。

【００４７】８／７変換回路１３２の回路図を図９に示
す。メモリ２４ａ，２４ｂから読み出されたＹデータ
は、上位ビットから順に、ＩＮ７，ＩＮ６，・・・，Ｉ
Ｎ０に入力する。また、ＯＵＴ７，ＯＵＴ６，・・・，
ＯＵＴ０は変換後の出力データの上位から順の各ビット
である。Ｄフリップフロップのクロック周波数は４ｆｓ
ｃである。この変換回路１１８は、制御信号ＢＩＴ８
７，ＣＱＲＹ（３）（ＣＱＲＹ２，ＣＱＲＹ１，ＣＱＲ
Ｙ０の３つからなる意味）により制御される。ＢＩＴ８
７は、図５の場合と同様に、ＰＡＬ方式映像信号のフレ
ーム記憶データを読み出す時にＬ、それ以外ではＨであ
る。ＣＱＲＹ（３）も、図６に示すタイミング発生回路
により生成される。

【００４８】図９に示す８／７変換回路は基本的に、出
力のＤフリップフロップと、その入力を選択するセレク
タとから構成されており、ＣＱＲＹ（３）のデコード値
に応じて、各セレクタが、入力ＩＮｎを４ｆｓｃの反転
でラッチしたデータと、これを１クロック遅延したデー
タとを切り換えるようになっている。

【００４９】信号ＢＩＴ８７がＬのときのタイミング・
チャートを図１０に示す。表記方法は図８と同じであ
り、入力データＤｘは、ＣＱＲＹ（３）＝ｘのときに、
入力ＩＮ（８）に入力されたデータであることを示す。
入力データＤｘ＝｛７ｘ，６ｘ，５ｘ，４ｘ，３ｘ，２
ｘ，１ｘ｝（但し、ｘ＝ａ〜ｈ）と表記される。

【００５０】セレクタ１３０（図４）の遅延は無視で
き、メモリ２４ａ，２４ｂのクロックがＤＳＰ２２内と
位相が１８０度異なるので、Ｄｘは、ＣＱＲＹ（３）＝
ｘのときの、メモリ２４ａ，２４ｂからの読み出しデー
タであると解釈できる。ＲＥＹは、メモリ２４ａ，２４
ｂからＹデータを読み出すためのリード・イネーブル信
号であり、ＣＱＲＹ（３）のデコード値に応じて生成さ
れる。リード・イネーブル信号ＲＥＹも、Ｙデータと同
様に、セレクタ（図示せず）で切り換えられてメモリ２
４ａ又は同２４ｂに印加される。信号ＲＥＹはＣＱＲＹ
（３）がａのとき、Ｌになる。

【００５１】メモリ・クロックは反転されているので、
メモリ２４ａ，２４ｂはＣＱＲＹ（３）＝ａのときには
読み出しされず、Ｄｈが保持される。従って、８クロッ
ク内に８ビット×７ワードのデータがメモリ２４ａ，２
４ｂから読み出されることになる。

【００５２】図９から分かるように、信号ＢＩＴ８７が
Ｌのとき、ＯＵＴ０は常にＬになる。即ち、出力は７ビ
ット・データとなる。図１０には、ＯＵＴ（８）の各ビ
ット値を時間変化と共に示してある。例えば、ＣＱＲＹ
（３）＝ｂのとき、７個のセレクタの切り換え信号とな
るＣＱＲＹ（３）のデコード値はすべてＨになり、Ｌｎ
−１が選択される。従って、ＯＵＴ（８）ｃ＝｛６ｈ，
５ｈ，４ｈ，３ｈ，２ｈ，１ｈ，０ｈ，Ｌ）となる。ま
た、ＣＱＲＹ（３）＝ｃのとき、ＣＱＲＹ（３）のデコ
ード値は全てＬとなり、ＩＮｎが選択される。従って、
ＯＵＴ（８）ｄ＝｛７ｂ，６ｂ，５ｂ，４ｂ，３ｂ，２
ｂ，１ｂ，Ｌ）となる。その他のときも、図１０に示す
ようになる。このようにして、８ビット×７ワードのデ
ータが７ビット×８ワードに変換される。

【００５３】ＢＩＴ８７がＨのとき、ＯＵＴ（８）＝
｛Ｌ６，Ｌ５，Ｌ４，Ｌ３，Ｌ２，Ｌ１，Ｌ０，Ｌ７）
となる。メモリ書き込み前の７／８変換では、ＢＩＴ８
７がＨのときＯＵＴ（８）＝｛ＩＮ０，ＩＮ７，・・
・，ＩＮ１｝であったから、メモリ読み出し後の８／７
変換の出力ＯＵＴ（８）は、結局、｛ＩＮ７，ＩＮ６，
・・・，ＩＮ１，ＩＮ０｝（但し、ＩＮｎは７／８変換
回路１１４の入力）となり、ＢＩＴ８７がＨのときで７
／８変換及び８／７変換が正しく行なわれたことが分か
る。

【００５４】また、 ＢＩＴ８７がＬのときの、７／８
変換及びその逆変換を検証する。検証結果を図１１に示
す。図１１は、ＣＱＲＹ（３）と８／７変換回路１３２
の出力ＯＵＴ（８）との対応を示しており、図１０のＩ
Ｎ（８）（メモリ読み出しデータ）に図８のＯＵＴ
（８）（メモリ書き込みデータ）を代入することにより
作成される。図１１の、８／７変換回路１３２の出力Ｏ
ＵＴ（８）の表で、添え字はＣＱＷ（３）の値になって
おり、７／８変換回路１１４の入力と８／７変換回路１
３２の出力の対応表にもなっている。ＣＱＷ（３）及び
ＣＱＲＹ（３）に対する信号ＷＥＹ，ＲＥＹは同じにな
るので、時間に関しては、７／８変換回路１１４の出力
のメモリ書き込みタイミングとＣＱＷ（３）との関係
と、８／７変換回路１３２の入力のメモリ読み出しタイ
ミングとＣＱＲＹ（３）との関係を対応付ければよい。
このようにして、７／８変換と８／７変換により、元通
りの系列信号が復元される。

【００５５】図１２は、６／４変換回路１１６，１１８
の詳細な回路図である。ＩＮ５，ＩＮ４，・・・，ＩＮ
０はＣ（Ｂ−Ｙ又はＲ−Ｙ）データの上位ビットから順
の各ビットであり、ＯＵＴ３，ＯＵＴ２，ＯＵＴ１，Ｏ
ＵＴ０はＣデータ出力の各ビットである。Ｄフリップフ
ロップのクロック周波数は４ｆｓｃである。図１２に示
す６／４変換回路は、制御信号ＣＱＷ（３），ＤＳＧに
より制御される。信号ＤＳＧは、先と同様に、マルチ画
面フリーズのときにＬ、それ以外ではＨである。

【００５６】図１２に示す６／４変換回路の基本動作は
先に説明した７／８変換回路及び８／７変換回路と同じ
であり、入力とラッチ出力をＣＱＷ（３）のデコード値
により選択して出力するようになっている。但し、デー
タ・レートはｆｓｃである。

【００５７】信号ＤＳＧがＨのときのタイミング・チャ
ートを図１３に示す。表記方法は、図８と同じである。
入力ＩＮ（６）は、ｆｓｃのレートでＣＱＷ（３）がｄ
又はｈのときに変化する。ラッチＬ１，Ｌ０は、ＣＱＷ
（３）がｄ又はｈのときデータをホールドする。セレク
タは、ＣＱＷ（３）がｄのとき、上位ビットから｛Ｌ
１，Ｌ０，Ｉｎ１，ＩＮ０｝を選択し、それ以外では、
上位ビットから｛ＩＮ５，ＩＮ４，ＩＮ３，ＩＮ２｝を
選択する。以上により、図１３に示すような出力にな
る。

【００５８】ＷＥＣはＣデータが書き込まれるメモリに
対するライト・イネーブル信号であり、ＣＱＷ（３）の
デコード値に応じて生成される。ライト・イネーブル信
号ＷＥＣも、ライト・イネーブル信号ＷＥＹと同様に、
Ｃデータを書き込むべきメモリ２４ａ又は同２４ｂに印
加されるように、セレクタ（図示せず）で切り換えられ
る。信号ＷＥＣは、ＣＱＷ（３）がｃ、ｆ又はｇのと
き、Ｈになる。

【００５９】メモリ２４ａ，２４ｂのクロックは４ｆｓ
ｃを反転したものになっているので、ＣＱＷ（３）が
ｃ、ｆ又はｇのときの出力が、メモリ２４ａ又は同２４
ｂに書き込まれる。従って、メモリ２４ａ又は同２４ｂ
には、上位ビットから、｛Ｂ−Ｙ５ｈ，Ｂ−Ｙ４ｈ，Ｂ
−Ｙ３ｈ，Ｂ−Ｙ２ｈ，Ｒ−Ｙ５ｈ，Ｒ−Ｙ４ｈ，Ｒ−
Ｙ３ｈ，Ｒ−Ｙ２ｈ｝、｛Ｂ−Ｙ１ｈ，Ｂ−Ｙ０ｈ，Ｂ
−Ｙ１ｄ，Ｂ−Ｙ０ｄ，Ｒ−Ｙ１ｈ，Ｒ−Ｙ０ｈ，Ｒ−
Ｙ１ｄ，Ｒ−Ｙ０ｄ｝、及び｛Ｂ−Ｙ５ｄ，Ｂ−Ｙ４
ｄ，Ｂ−Ｙ３ｄ，Ｂ−Ｙ２ｄ，Ｒ−Ｙ５ｄ，Ｒ−Ｙ４
ｄ，Ｒ−Ｙ３ｄ，Ｒ−Ｙ２ｄ｝という順番で、８クロッ
クの内に３回だけ書き込まれる。これにより、６ビット
×２ワードのデータが４ビット×３ワードのデータに変
換される。

【００６０】４／６変換回路１３４，１３６の回路図を
図１４に示す。メモリ２４ａ，２４ｂから読み出された
Ｃデータは、上位ビットから順に、ＩＮ３，ＩＮ２，Ｉ
Ｎ１，ＩＮ０に入力する。また、ＯＵＴ５，ＯＵＴ４，
・・・，ＯＵＴ０は変換後のＣ（Ｒ−Ｙ又はＢ−Ｙ）出
力データの上位から順の各ビットである。Ｄフリップフ
ロップのクロック周波数は４ｆｓｃである。この変換回
路１３４，１３６は、制御信号ＣＱＲＣ（３）により制
御される。ＣＱＲＣ（３）も、図６に示すタイミング発
生回路により生成される。

【００６１】図１４に示す４／６変換回路のタイミング
・チャートを図１５に示す。表記方法は、今までと同じ
である。入力データＤｘは、ＣＱＲＣ（３）＝ｘのとき
にメモリ２４ａ又は同２４ｂから読み出されたデータで
ある。但し、先にも述べたように、メモリ２４ａ，２４
ｂは反転クロックなので、ＤＳＰ２２内と１８０度位相
が遅れて変化する。ＲＥＣは、Ｃデータをメモリ２４ａ
又は同２４ｂから読み出すためのリード・イネーブル信
号であり、ＣＱＲＣ（３）のデコード値に従って生成さ
れる。リード・イネーブル信号ＲＥＣも、Ｃデータと同
様に、Ｃデータを読み出すべきメモリ２４ａ又は同２４
ｂに印加されるように、セレクタ（図示せず）で切り換
えられる。

【００６２】Ｌｎは、ＣＱＲＣ（３）がｄ又はｈのと
き、ＩＮｎをホールドし、ＬＬｎは、ＣＱＲＣ（３）が
ｅのときにＩＮｎをホールドする。また、上位４ビット
のセレクタは、ＣＱＲＣ（３）がｅのときのＬｎ−２の
値をホールドする。下位２ビットのセレクタは、ＣＱＲ
Ｃ（３）がａのときＬＬｎを、ＣＱＲＣ（３）がｅのと
きＩＮｎをホールドする。

【００６３】これらにより、出力ＯＵＴ（６）は、図１
５に示すようになり、４ビット×３ワードのデータが６
ビット×２ワードに変換される。

【００６４】６／４変換とその逆変換を検証すると、図
１６に示すようになる。図１６は、ＣＱＲＣ（３）に対
する４／６変換回路１３４，１３６の出力ＯＵＴ（６）
の表を示す。図１６は、図１５のＩＮ（４）（メモリ読
み出しデータ）に図１３のＯＵＴ（４）（メモリ書き込
みデータ）を代入することにより作成されている。従っ
て、図１６の、４／６変換回路１３４，１３６の出力Ｏ
ＵＴ（６）の表で、添え字はＣＱＷ（３）の値になって
おり、６／４変換回路１１６，１１８の入力と４／６変
換回路１３４，１３６の出力の対応表にもなっている。

【００６５】また、メモリ読み出しデータとメモリ書き
込みデータの対応は、イネーブル信号ＷＥＣ，ＲＥＣに
よって決定される。即ち、イネーブル信号ＷＥＣがＨに
なるＣＱＷ（３）＝ｃはイネーブル信号ＲＥＣがＨにな
るＣＱＲＣ（３）＝ｃに対応し、ＣＱＷ（３）＝ｆがＣ
ＱＲＣ（３）＝ｄに対応し、ＣＱＷ（３）＝ｇがＣＱＲ
Ｃ（３）＝ｇに対応するように、それぞれのタイミング
が関連付けられる。このようにして、６／４変換と４／
６変換により、元通りの系列信号が復元される。

【００６６】次に、メモリの記憶ビット数を説明する。
以上に説明した８／７変換及び６／４変換により、ＰＡ
Ｌ方式映像信号の１フレームにおいて、ＮＢＬＫＷを制
御することにより１水平期間５２μｓ×５６５ライン程
度をメモリに記憶しようとすると、全データ量はＢＩＴ
８７がＨのときで約４，６００，０００ｂｉｔ、ＢＩＴ
８７がＬのときで約４，１８０，０００ｂｉｔとなる。
即ち、ＢＩＴ８７がＬのときには、４Ｍｂｉｔ（４，１
９４，３０４ｂｉｔ）に納まる。また、ＮＴＳＣ方式の
場合、１水平期間５３μｓ×４８５ラインの全データ量
はＢＩＴ８７がＨのときで４，１１０，０００ｂｉｔで
あり、これも、４Ｍｂｉｔに納まる。

【００６７】マルチ画面フリーズの場合、例えばｎ×ｎ
のマルチ画では画像データを１／ｎに間引けばよいが、
７／８変換回路、６／４変換回路及びタイミング発生回
路において、ＤＳＧをｎクロックに１回だけＨにするこ
とで対応できる。即ち、それぞれにおいてＤＳＧがＬな
らば全てのＤフリップフロップは前値を保持するので、
データを１／ｎに間引いてメモリ２４ａ，２４ｂに書き
込むことができる。但し、ＣＱＷ（３）のデコード値に
よって生成されるイネーブル信号ＷＥＹ，ＷＥＣはその
ままではｎ倍に間延びした波形になってしまうので、Ｄ
ＳＧもデコードして、イネーブル信号ＷＥＹ，ＷＥＣが
必ず１クロックでだけＨになるようにしている。

【００６８】システム制御回路２８は、図６に示すタイ
ミング発生回路の入力、ＮＢＬＫＲＹ及びＮＢＬＫＲＣ
の立ち上がり及び立ち下がりを、再生同期信号に対して
独立に微調整できる。即ち、ＣＱＲＹ（３）とＣＱＲＣ
（３）は独立に進行する。これにより、ＤＳＰ２２内の
ディジタル信号処理で発生するＹＣ時間差やＤＳＰ２２
内のアナログ信号処理で発生するＹＣ時間差をあらゆる
モードで吸収することができる。

【００６９】上記実施例では、７ビット・データ・バス
を８ビット・データ・バスに変換し、逆変換する構成を
示したが、一般的には、ｍビット・データ・バスからｎ
ビット・データ・バスへの変換及びその逆変換に適用で
きることは明らかである。

【００７０】本実施例では、ＰＡＬ映像信号をフレーム
記憶する場合、ＢＩＴ８７をＬとすることにより、Ｙデ
ータを７／８変換し、Ｙデータのメモリ記憶に要するワ
ード数を減らしてＹデータをメモリに密に格納する。こ
れにより、４Ｍｂｉｔ画像目盛でも、ＰＡＬ映像信号を
フレーム記憶することが可能になり、ＮＴＳＣ方式とＰ
ＡＬ方式に共用できるメモリ・システムを実現できる。

【００７１】また、Ｃデータについては、６／４変換を
行なうことにより、Ｙデータと同じ単位でメモリに読み
書きでき、無駄な未使用メモリ空間を減らすことができ
る。

【００７２】フレーム・メモリを２つの同一のブロック
に分割し、一方のブロックにＹデータ、他方のブロック
にＣデータを書き込むようにし、この関係をフィールド
に応じて切り換えることにより、２つのブロックにデー
タを均等に割り振ることが可能になり、市販の１Ｍｂｉ
ｔメモリを４個使って、必要なメモリ容量を確保でき
る。

【００７３】

【発明の効果】以上の説明から容易に理解できるよう
に、本発明によれば、メモリ素子の単位ビット長に適合
しないビット長のデータを効率的に記憶することがで
き、より少ないメモリ容量で、より多くのデータを記憶
できるようになる。

【００７４】また、ＮＴＳＣ方式用のフレーム・メモリ
・システムにＰＡＬ方式のフレーム映像データを格納で
きるようになり、ＮＴＳＣ方式とＰＡＬ方式で共用でき
るデータ記憶装置を提供できる。

【図面の簡単な説明】

【図１】 本発明の一実施例の概略構成ブロック図であ
る。

【図２】 フレーム映像信号を記憶するときの、メモリ
２４ａ，２４ｂ内のデータ配置である。

【図３】 メモリ２４ａ，２４ｂへの書き込み系の概略
構成ブロック図である。

【図４】 メモリ２４ａ，２４ｂからの読み出し系の概
略構成ブロック図である。

【図５】 ７／８変換回路１１４の回路図である。

【図６】 タイミング発生回路の回路図である。

【図７】 ＣＱ（３）と記号との対応表である。

【図８】 ７／８変換のタイミング図である。

【図９】 ８／７変換回路１３２の回路図である。

【図１０】 ８／７変換のタイミング図である。

【図１１】 ７／８変換及びその逆変換の検証表であ
る。

【図１２】 ６／４変換回路１１６，１１８の回路図で
ある。

【図１３】 ６／４変換のタイミング図である。

【図１４】 ４／６変換回路１３４，１３６の回路図で
ある。

【図１５】 ４／６変換のタイミング図である。

【図１６】 ６／４変換及びその逆変換の検証表であ
る。

【符号の説明】

１０：外部入力端子 １２：Ｙ／Ｃ分離回路 １４Ｙ，１４Ｃ：スイッチ １６Ｙ，１６Ｃ：Ａ／Ｄ変換器 １８：同期分離回路 ２０：白黒判別回路 ２２：ディジタル信号処理回路（ＤＳＰ） ２４ａ：Ｙメモリ ２４ｂ：Ｃメモリ ２６：映像判別回路 ２８：システム制御回路 ３２Ｙ，３２Ｃ：Ｄ／Ａ変換器 ３４：加算器 ３６：スイッチ ３８：加算器 ４０：映像出力端子 ４２：キャラクタ・ジェネレータ（ＣＧ） ４４：操作装置 ４６：表示装置 ４８：駆動回路 ５０：モータ ５２：フロッピー ５４：ＰＧ検出回路 ５６：録再アンプ ５８：ＦＭ変調回路 ６０：ＦＭ変調回路 ６２：ＤＰＳＫ変調回路 ６４：加算器 ６６：フィルタ ６８：ＦＭ復調回路 ７０：ＦＭ復調回路 ７２：ＤＰＳＫ復調回路 ７４：ＲＦ検出回路 １１０：Ｙ前処理回路 １１２：Ｃ前処理回路 １１４：７／８変換回路 １１６，１１８：６／４変換回路 １２０：セレクタ １３０：セレクタ １３２：８／７変換回路 １３４，１３６：４／６変換回路 １３８：Ｙ後処理回路 １４０：Ｃ後処理回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 データを記憶する記憶手段と、当該記憶
   手段に記憶すべき入力データのビット幅が当該記憶手段
   のビット幅に一致しないとき、当該入力データを当該記
   憶手段のビット幅に適合させる第１のビット幅変換手段
   と、当該記憶手段から当該記憶手段のビット幅単位で読
   み出されたデータを、所定のビット幅に変換する第２の
   ビット幅変換手段とを具備することを特徴とするデータ
   記憶装置。