JP2616063B2 - バンプ電極の製造方法 - Google Patents
バンプ電極の製造方法Info
- Publication number
- JP2616063B2 JP2616063B2 JP1298436A JP29843689A JP2616063B2 JP 2616063 B2 JP2616063 B2 JP 2616063B2 JP 1298436 A JP1298436 A JP 1298436A JP 29843689 A JP29843689 A JP 29843689A JP 2616063 B2 JP2616063 B2 JP 2616063B2
- Authority
- JP
- Japan
- Prior art keywords
- bump electrode
- element region
- electrode
- bump
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/06102—Disposition the bonding areas being at different heights
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
- H01L2224/1405—Shape
- H01L2224/14051—Bump connectors having different shapes
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路基板上のバンプ電極の製造
方法に関し、特に、基板の素子領域上にバンプ電極を形
成する技術に関するものである。
方法に関し、特に、基板の素子領域上にバンプ電極を形
成する技術に関するものである。
半導体集積回路の高機能化により外部端子用電極の数
が増加する傾向があり、このため、基板の周辺の非素子
領域に全てのバンプ電極を形成できない場合がある。こ
のような場合において、チップ寸法を拡大せずに、集積
回路の素子領域（能動領域）上にバプ電極を形成する方
法が知られている。
が増加する傾向があり、このため、基板の周辺の非素子
領域に全てのバンプ電極を形成できない場合がある。こ
のような場合において、チップ寸法を拡大せずに、集積
回路の素子領域（能動領域）上にバプ電極を形成する方
法が知られている。
まず、第５図を参照して、この従来の方法によって形
成したバンプ電極の平面配置を説明する。第５図には、
説明の便宜上、基板２の平面を外部端子用電極が形成さ
れている非素子領域2aと各種素子が形成されている素子
領域（能動領域）2bとに分けて示す。非素子領域2a上に
は外部端子用電極部4a,4bが素子領域2bを取り巻くよう
に並んでいる。通常はこの外部端子用電極部4a,4bの直
上にバンプ電極が形成されるが、非素子領域2aには全て
の外部端子用電極部に対応するバンプ電極を形成する面
積がないので、一部の外部端子用電極部4bから素子領域
2b上に配線14を延長し、素子領域2b上にバンプ電極10b
を形成する。したがって、基板２上には、非素子領域2a
上に形成されたバンプ電極10aと素子領域2b上に形成さ
れたバンプ電極10bとが配置されることになり、基板表
面が有効に利用され、数多くのバンプ電極を形成でき
る。
成したバンプ電極の平面配置を説明する。第５図には、
説明の便宜上、基板２の平面を外部端子用電極が形成さ
れている非素子領域2aと各種素子が形成されている素子
領域（能動領域）2bとに分けて示す。非素子領域2a上に
は外部端子用電極部4a,4bが素子領域2bを取り巻くよう
に並んでいる。通常はこの外部端子用電極部4a,4bの直
上にバンプ電極が形成されるが、非素子領域2aには全て
の外部端子用電極部に対応するバンプ電極を形成する面
積がないので、一部の外部端子用電極部4bから素子領域
2b上に配線14を延長し、素子領域2b上にバンプ電極10b
を形成する。したがって、基板２上には、非素子領域2a
上に形成されたバンプ電極10aと素子領域2b上に形成さ
れたバンプ電極10bとが配置されることになり、基板表
面が有効に利用され、数多くのバンプ電極を形成でき
る。
次に、第６図から第８図までを参照して、従来のバン
プ電極の形成方法を説明する。第６図（ａ），第７図
（ａ）及び第８図（ａ）は第５図に示すＡ−Ａ′線に沿
って切断した基板２の断面図である。第６図（ｂ），第
７図（ｂ）及び第８図（ｂ）は第５図に示すＢ−Ｂ′線
に沿って切断した基板２の断面図である。第６図（ａ）
及び（ｂ）に示すように、基板２上に酸化膜３が形成さ
れており、この酸化膜３上にアルミニウムで形成した外
部端子用電極部4aと4bがあり、さらにその上にプラズマ
CVDにより形成された窒化シリコン等の保護膜６が形成
されている。この保護膜６に電極接続用の窓を開口して
開口部5aと5bを形成するが、Ｂ−Ｂ′断面部においては
第６図（ｂ）に示すように、この開口部5bにより外部端
子用電極部4bから素子領域2b上に延長する引込み配線14
をアルミニウム蒸着することにより形成し、この上を更
に保護膜７で被覆して多層配線構造とし、素子領域2b上
の保護膜７に開口部7aを設ける。次に、第７図（ａ）及
び（ｂ）に示すように、Ａ−Ａ′断面部では外部端子用
電極部4a上に、また、Ｂ−Ｂ′断面部では素子領域上に
ある引込み配線14上に、第１層の密着用金属のクロム
と、第２層の拡散バリア用金属の銅からなるバリア層8a
及び8bを形成する。最後に、第８図（ａ）及び（ｂ）に
示すように、レジストによりマスクを形成し、このマス
クを介して電界メッキをすることによりバリア層8a及び
8b上に銅のバンプ電極10a及び10bを形成する。
プ電極の形成方法を説明する。第６図（ａ），第７図
（ａ）及び第８図（ａ）は第５図に示すＡ−Ａ′線に沿
って切断した基板２の断面図である。第６図（ｂ），第
７図（ｂ）及び第８図（ｂ）は第５図に示すＢ−Ｂ′線
に沿って切断した基板２の断面図である。第６図（ａ）
及び（ｂ）に示すように、基板２上に酸化膜３が形成さ
れており、この酸化膜３上にアルミニウムで形成した外
部端子用電極部4aと4bがあり、さらにその上にプラズマ
CVDにより形成された窒化シリコン等の保護膜６が形成
されている。この保護膜６に電極接続用の窓を開口して
開口部5aと5bを形成するが、Ｂ−Ｂ′断面部においては
第６図（ｂ）に示すように、この開口部5bにより外部端
子用電極部4bから素子領域2b上に延長する引込み配線14
をアルミニウム蒸着することにより形成し、この上を更
に保護膜７で被覆して多層配線構造とし、素子領域2b上
の保護膜７に開口部7aを設ける。次に、第７図（ａ）及
び（ｂ）に示すように、Ａ−Ａ′断面部では外部端子用
電極部4a上に、また、Ｂ−Ｂ′断面部では素子領域上に
ある引込み配線14上に、第１層の密着用金属のクロム
と、第２層の拡散バリア用金属の銅からなるバリア層8a
及び8bを形成する。最後に、第８図（ａ）及び（ｂ）に
示すように、レジストによりマスクを形成し、このマス
クを介して電界メッキをすることによりバリア層8a及び
8b上に銅のバンプ電極10a及び10bを形成する。
上記従来のバンプ電極の製造方法においては、次のよ
うな問題点がある。
うな問題点がある。
まず、素子領域2b内に位置するバンプ電極10bの形成
は、外部端子領域2a内に位置するバンプ電極10の形成と
比べて引込み配線14を多層配線技術により形成する工程
が余分に必要であるため、工程数が増えコスト高にな
る。
は、外部端子領域2a内に位置するバンプ電極10の形成と
比べて引込み配線14を多層配線技術により形成する工程
が余分に必要であるため、工程数が増えコスト高にな
る。
また、バリア層8a,8bに用いる密着用と拡散バリア用
のクロム，銅等の金属は腐蝕しやすいため、外部端子用
電極との導電性が悪化したり、バンプ電極が熱歪等によ
り剥離するおそれがある。
のクロム，銅等の金属は腐蝕しやすいため、外部端子用
電極との導電性が悪化したり、バンプ電極が熱歪等によ
り剥離するおそれがある。
そこで、本発明は上記問題点を解決するものであり、
その課題は、従来の工程を利用して引込み配線を形成す
ると共に腐蝕防止手段を付加することにより、工程数を
増加させることなくバンプ電極の耐久性を向上させるこ
とにある。
その課題は、従来の工程を利用して引込み配線を形成す
ると共に腐蝕防止手段を付加することにより、工程数を
増加させることなくバンプ電極の耐久性を向上させるこ
とにある。
上記問題点を解決するために、本発明が講じた手段
は、保護膜で表面が被覆された基板の非素子領域に第１
及び第２の複数の外部端子用電極部を露出させ、このう
ちの第１の外部端子用電極部の上にバリア層を導電被着
する際、これと同時並行して該基板の素子領域の該保護
膜上にバンプ電極用下地層及びこのバンプ電極用下地層
と第２の外部端子用電極部とを接続すべき引込み配線を
該バリア層と同材質により形成し、この後、同時形成さ
れた該非素子領域のバリア層及び該素子領域の該バンプ
電極用下地層の上にバンプ電極を形成し、最後に、該引
込み配線及び該バンプ電極の露出領域を耐腐蝕性金属の
無電解メッキで被覆するものである。
は、保護膜で表面が被覆された基板の非素子領域に第１
及び第２の複数の外部端子用電極部を露出させ、このう
ちの第１の外部端子用電極部の上にバリア層を導電被着
する際、これと同時並行して該基板の素子領域の該保護
膜上にバンプ電極用下地層及びこのバンプ電極用下地層
と第２の外部端子用電極部とを接続すべき引込み配線を
該バリア層と同材質により形成し、この後、同時形成さ
れた該非素子領域のバリア層及び該素子領域の該バンプ
電極用下地層の上にバンプ電極を形成し、最後に、該引
込み配線及び該バンプ電極の露出領域を耐腐蝕性金属の
無電解メッキで被覆するものである。
このような手段によれば、次の作用が得られる。
従来と同様に、基板の非素子領域だけでなく素子領域
上にもバンプ電極を分散して形成するため、基板寸法を
拡大せずに多数のバンプ電極を形成することができる
が、非素子領域から素子領域に延長する引込み配線をバ
リア層と同材質で同時に形成しているので、配線形成の
ための単独工程が不要であり、非素子領域上に形成する
バンプ電極と同一の工程で並行して素子領域内のバンプ
電極を形成できるため、工程上の無駄がない。
上にもバンプ電極を分散して形成するため、基板寸法を
拡大せずに多数のバンプ電極を形成することができる
が、非素子領域から素子領域に延長する引込み配線をバ
リア層と同材質で同時に形成しているので、配線形成の
ための単独工程が不要であり、非素子領域上に形成する
バンプ電極と同一の工程で並行して素子領域内のバンプ
電極を形成できるため、工程上の無駄がない。
更に、バンプ電極の形成後にバンプ電極と引込み配線
を耐腐蝕性金属で被覆するので、バンプ電極と共に引込
み配線の腐蝕の発生が防止できる。
を耐腐蝕性金属で被覆するので、バンプ電極と共に引込
み配線の腐蝕の発生が防止できる。
加えて、上記の耐腐蝕性金属で被覆する工程は無電解
メッキにより施されるので、簡易であり、製造コストを
低く抑えることができる。
メッキにより施されるので、簡易であり、製造コストを
低く抑えることができる。
次に、本発明のバンプ電極に係る実施例を第１図から
第４図までを参照して説明する。
第４図までを参照して説明する。
第１図は、本実施例によりバンプ電極を形成した基板
上のバンプ電極の平面配置を示す。
上のバンプ電極の平面配置を示す。
基板２上の非素子領域2aに複数の外部端子用電極部4a
及び4bが形成されており、外部端子用電極部4aにはバリ
ア層8aを介してその直上にバンプ電極10aが形成され、
また、外部端子用電極部4bと導電接続された素子領域2b
にまで延長する引込み配線19が形成され、この引込み配
線19には素子領域2b上のバンプ電極用下地層9bが連続し
ており、このバンプ電極用下地層9bの上にバンプ電極10
bが形成されている。
及び4bが形成されており、外部端子用電極部4aにはバリ
ア層8aを介してその直上にバンプ電極10aが形成され、
また、外部端子用電極部4bと導電接続された素子領域2b
にまで延長する引込み配線19が形成され、この引込み配
線19には素子領域2b上のバンプ電極用下地層9bが連続し
ており、このバンプ電極用下地層9bの上にバンプ電極10
bが形成されている。
次に、第２図から第４図までに基づいて本発明の実施
例に係るハンプ電極の製造方法について説明する。この
第２図（ａ），第３図（ａ）及び第４図（ａ）は、第１
図のＡ−Ａ′線に沿って切断した断面部を示す。第２図
（ｂ），第３図（ｂ）及び第４図（ｂ）は、第１図のＢ
−Ｂ′線に沿って切断した断面部を示す。
例に係るハンプ電極の製造方法について説明する。この
第２図（ａ），第３図（ａ）及び第４図（ａ）は、第１
図のＡ−Ａ′線に沿って切断した断面部を示す。第２図
（ｂ），第３図（ｂ）及び第４図（ｂ）は、第１図のＢ
−Ｂ′線に沿って切断した断面部を示す。
第２図（ａ）及び（ｂ）に示すように、基板２の非素
子領域2a上に外部端子用電極4a,4bが形成されており、
これらはシリコン窒化膜又はシリコン酸化膜等の保護膜
６で被覆されている。この保護膜６に外部端子用電極4
a,4bの直上に位置する開口部5a,5bを設ける。次に、外
部端子用電極部4aの直上には開口部5aを通して真空蒸着
によりチタンと銅又はクロムと銅の２層の金属膜からな
るバリア層8aを形成する。第１層のチタン又はクロムは
主に外部端子用電極4aとの密着性を高めるためのもので
あり、第２層の銅は上層と下層の合金化防止のためのバ
リアとして若しくはメッキ下地として用いるものであ
る。バリア層は一般に上記のように２層で形成される
が、１層又は３層以上で構成してもよい。一方、素子領
域2b上のバンプ電極用下地層9b及び外部端子用電極部4b
に開口部5bを通して導電接続し、バンプ電極用下地層9b
とも接続する引込み配線19とがＡ−Ａ′断面部のバリア
層8aと同時並行して形成される。この引込み配線19は、
バリア層の前記第１層及び第２層のうち１層の材質のみ
で形成してもよい。
子領域2a上に外部端子用電極4a,4bが形成されており、
これらはシリコン窒化膜又はシリコン酸化膜等の保護膜
６で被覆されている。この保護膜６に外部端子用電極4
a,4bの直上に位置する開口部5a,5bを設ける。次に、外
部端子用電極部4aの直上には開口部5aを通して真空蒸着
によりチタンと銅又はクロムと銅の２層の金属膜からな
るバリア層8aを形成する。第１層のチタン又はクロムは
主に外部端子用電極4aとの密着性を高めるためのもので
あり、第２層の銅は上層と下層の合金化防止のためのバ
リアとして若しくはメッキ下地として用いるものであ
る。バリア層は一般に上記のように２層で形成される
が、１層又は３層以上で構成してもよい。一方、素子領
域2b上のバンプ電極用下地層9b及び外部端子用電極部4b
に開口部5bを通して導電接続し、バンプ電極用下地層9b
とも接続する引込み配線19とがＡ−Ａ′断面部のバリア
層8aと同時並行して形成される。この引込み配線19は、
バリア層の前記第１層及び第２層のうち１層の材質のみ
で形成してもよい。
次に、第３図（ａ）及び（ｂ）に示すように、Ａ−
Ａ′断面部においては外部端子用電極4aの直上に形成さ
れたバリア層8aの上に電界メッキにより銅のバンプ電極
10aを形成するが、この際、Ｂ−Ｂ′断面部では素子領
域2b上のバンプ電極用下地層9bの上にバンプ電極10bを
形成する。
Ａ′断面部においては外部端子用電極4aの直上に形成さ
れたバリア層8aの上に電界メッキにより銅のバンプ電極
10aを形成するが、この際、Ｂ−Ｂ′断面部では素子領
域2b上のバンプ電極用下地層9bの上にバンプ電極10bを
形成する。
この後、第４図（ａ）及び（ｂ）に示すように、引込
み配線19及びバンプ電極10a,10bを、次亜リン酸ナトリ
ウム，塩化ニッケル及び水酸化アンモニウムのメッキ液
を用いて無電界メッキにより0.5〜1.0μｍ厚のニッケル
膜で被覆し、更に、シアン金カリウム液を用いて0.1〜
0.2μｍ厚の金の無電解メッキを施し、メッキ膜12a,12b
を形成する。この場合に、ニッケルメッキを施さずに0.
2〜0.5μｍ厚の金の無電解メッキのみを行なってもよ
い。
み配線19及びバンプ電極10a,10bを、次亜リン酸ナトリ
ウム，塩化ニッケル及び水酸化アンモニウムのメッキ液
を用いて無電界メッキにより0.5〜1.0μｍ厚のニッケル
膜で被覆し、更に、シアン金カリウム液を用いて0.1〜
0.2μｍ厚の金の無電解メッキを施し、メッキ膜12a,12b
を形成する。この場合に、ニッケルメッキを施さずに0.
2〜0.5μｍ厚の金の無電解メッキのみを行なってもよ
い。
この実施例においては、素子領域2b上に延長している
引込み配線19をバリア層8aと同時に同材質で形成するた
め、配線形成工程を別に設ける必要がない。また、基板
２の非素子領域2aにはバンプ電極10aを形成し、素子領
域2bにはバンプ電極10bを形成することにより、基板２
上の非素子領域2aのみにバンプ電極を形成した場合より
も多数のバンプ電極を形成することができる。更に、バ
ンプ電極10a,10bを形成した後にバンプ電極10a,10b及び
引込み配線19を耐腐蝕性の金属で被覆するから、バンプ
電極10a,10bは勿論のこと、腐蝕し易いバリア材質で形
成されている引込み配線19の腐蝕をも防止できる。
引込み配線19をバリア層8aと同時に同材質で形成するた
め、配線形成工程を別に設ける必要がない。また、基板
２の非素子領域2aにはバンプ電極10aを形成し、素子領
域2bにはバンプ電極10bを形成することにより、基板２
上の非素子領域2aのみにバンプ電極を形成した場合より
も多数のバンプ電極を形成することができる。更に、バ
ンプ電極10a,10bを形成した後にバンプ電極10a,10b及び
引込み配線19を耐腐蝕性の金属で被覆するから、バンプ
電極10a,10bは勿論のこと、腐蝕し易いバリア材質で形
成されている引込み配線19の腐蝕をも防止できる。
加えて、耐腐蝕性の金属で被覆する工程は無電解メッ
キにより施されるので、製造コストを低く抑えることが
できる。
キにより施されるので、製造コストを低く抑えることが
できる。
以上説明したように、本発明に係るバンプ電極の製造
方法は、素子領域上に延長する引込み配線をバンプ電極
の形成に必要なバリア層と同時に同材質で形成し、バン
プ電極及び引込み配線を耐腐蝕性金属で被覆することを
特徴とするものであるから、以下の効果を奏する。
方法は、素子領域上に延長する引込み配線をバンプ電極
の形成に必要なバリア層と同時に同材質で形成し、バン
プ電極及び引込み配線を耐腐蝕性金属で被覆することを
特徴とするものであるから、以下の効果を奏する。
素子領域上に延長する引込み配線をバリア層と同時
に同材質で形成するので、素子領域上へのバンプ電極形
成を可能としながら配線形成のみの工程が不要であり、
非素子領域上に形成するバンプ電極と同一の工程で並行
して形成できるから、製造コストを低減することができ
る。
に同材質で形成するので、素子領域上へのバンプ電極形
成を可能としながら配線形成のみの工程が不要であり、
非素子領域上に形成するバンプ電極と同一の工程で並行
して形成できるから、製造コストを低減することができ
る。
バンプ電極及び引込み配線を耐腐蝕性金属で被覆す
るので、バンプ電極と共に引込み配線の腐蝕をも防止す
ることができ、また、環境試験等の際バンプ電極を保護
することができるので、素子全体の耐久性、信頼性を向
上させることができる。
るので、バンプ電極と共に引込み配線の腐蝕をも防止す
ることができ、また、環境試験等の際バンプ電極を保護
することができるので、素子全体の耐久性、信頼性を向
上させることができる。
耐腐蝕性金属で被覆する工程は無電解メッキにより
施されるから、簡易であると共に製造コストを低く抑え
ることができる。
施されるから、簡易であると共に製造コストを低く抑え
ることができる。
第１図は本発明の実施例により形成したバンプ電極の平
面配置を示す基板の平面図である。 第２図（ａ），第３図（ａ）及び第４図（ａ）は第１図
に示すＡ−Ａ′線に沿って切断した基板の断面を示す本
発明の実施例の工程断面図である。 第２図（ｂ），第３図（ｂ）及び第４図（ｂ）は第１図
に示すＢ−Ｂ′線に沿って切断した基板の断面を示す本
発明の実施例の工程断面図である。 第５図は従来の方法によりバンプ電極を形成した基板の
平面図である。 第６図（ａ），第７図（ａ）及び第８図（ａ）は第５図
に示すＡ−Ａ′線に沿って切断した基板の断面を示す従
来のバンプ電極の製造方法の工程断面図である。 第６図（ｂ），第７図（ｂ）及び第８図（ｂ）は第５図
に示すＢ−Ｂ′線に沿って切断した基板の断面を示す従
来のバンプ電極の製造方法の工程断面図である。 〔符号の説明〕 ２……基板 2a……非素子領域 2b……素子領域 ３……酸化膜 4a,4b……外部端子用電極部 5a,5b……開口部 ６……保護膜 8a……バリア層 9b……バンプ電極下地層 10a,10b……バンプ電極 12a,12b……メッキ膜 19……引込み配線。
面配置を示す基板の平面図である。 第２図（ａ），第３図（ａ）及び第４図（ａ）は第１図
に示すＡ−Ａ′線に沿って切断した基板の断面を示す本
発明の実施例の工程断面図である。 第２図（ｂ），第３図（ｂ）及び第４図（ｂ）は第１図
に示すＢ−Ｂ′線に沿って切断した基板の断面を示す本
発明の実施例の工程断面図である。 第５図は従来の方法によりバンプ電極を形成した基板の
平面図である。 第６図（ａ），第７図（ａ）及び第８図（ａ）は第５図
に示すＡ−Ａ′線に沿って切断した基板の断面を示す従
来のバンプ電極の製造方法の工程断面図である。 第６図（ｂ），第７図（ｂ）及び第８図（ｂ）は第５図
に示すＢ−Ｂ′線に沿って切断した基板の断面を示す従
来のバンプ電極の製造方法の工程断面図である。 〔符号の説明〕 ２……基板 2a……非素子領域 2b……素子領域 ３……酸化膜 4a,4b……外部端子用電極部 5a,5b……開口部 ６……保護膜 8a……バリア層 9b……バンプ電極下地層 10a,10b……バンプ電極 12a,12b……メッキ膜 19……引込み配線。
Claims (1)
- 【請求項１】保護膜で表面被覆された基板の非素子領域
に露出する第１及び第２の複数の外部端子用電極部のう
ち、第１の外部端子用電極部上にバリア層を導電被着す
る際、同時並行して該基板の素子領域の該保護膜上にバ
ンプ電極用下地層及びこれと第２の外部端子用電極部と
を接続すべき引込み配線を同バリア材質で以て形成する
工程と、 次に、同時形成された該非素子領域の該バリア層及び該
素子領域の該バンプ電極用下地層の上にそれぞれバンプ
電極を形成する工程と、 次に、該引込み配線及び該バンプ電極の露出領域を耐腐
蝕性金属の無電解メッキにより被覆する工程と、 を有することを特徴とするバンプ電極の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298436A JP2616063B2 (ja) | 1989-11-16 | 1989-11-16 | バンプ電極の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298436A JP2616063B2 (ja) | 1989-11-16 | 1989-11-16 | バンプ電極の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03159152A JPH03159152A (ja) | 1991-07-09 |
| JP2616063B2 true JP2616063B2 (ja) | 1997-06-04 |
Family
ID=17859686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1298436A Expired - Fee Related JP2616063B2 (ja) | 1989-11-16 | 1989-11-16 | バンプ電極の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2616063B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3526548B2 (ja) | 2000-11-29 | 2004-05-17 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
| JP3808030B2 (ja) * | 2002-11-28 | 2006-08-09 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| US7781886B2 (en) * | 2005-06-14 | 2010-08-24 | John Trezza | Electronic chip contact structure |
| US8154131B2 (en) | 2005-06-14 | 2012-04-10 | Cufer Asset Ltd. L.L.C. | Profiled contact |
| JP6373716B2 (ja) * | 2014-04-21 | 2018-08-15 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
-
1989
- 1989-11-16 JP JP1298436A patent/JP2616063B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03159152A (ja) | 1991-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6144100A (en) | Integrated circuit with bonding layer over active circuitry | |
| JPH04155835A (ja) | 集積回路装置の製造方法 | |
| US8049343B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6794732B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP5138248B2 (ja) | 半導体装置及びその製造方法 | |
| JP2616063B2 (ja) | バンプ電極の製造方法 | |
| US20080237853A1 (en) | Semiconductor device and manufacturing method of the same | |
| EP1003209A1 (en) | Process for manufacturing semiconductor device | |
| JPH02224336A (ja) | 半導体装置の製造方法 | |
| JP5273920B2 (ja) | 半導体装置 | |
| JPS6112047A (ja) | 半導体装置の製造方法 | |
| JPS63122248A (ja) | 半導体装置の製造方法 | |
| JPH0697663B2 (ja) | 半導体素子の製造方法 | |
| JPH03101233A (ja) | 電極構造及びその製造方法 | |
| JP3702480B2 (ja) | 電極パッドの形成方法 | |
| JP2720863B2 (ja) | 半導体集積回路装置 | |
| JPH04278542A (ja) | 半導体装置及びその製造方法 | |
| JPH03268385A (ja) | はんだバンプとその製造方法 | |
| JP5273921B2 (ja) | 半導体装置およびその製造方法 | |
| JPS62104142A (ja) | 半導体装置 | |
| JPS62136857A (ja) | 半導体装置の製造方法 | |
| JPH04206528A (ja) | 半導体装置における配線構造 | |
| JPH03131036A (ja) | 半導体装置の製造方法 | |
| JPH0442537A (ja) | 半導体装置及びその製造方法 | |
| JPH01115144A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |