JP3702480B2 - 電極パッドの形成方法 - Google Patents

電極パッドの形成方法 Download PDF

Info

Publication number
JP3702480B2
JP3702480B2 JP2180695A JP2180695A JP3702480B2 JP 3702480 B2 JP3702480 B2 JP 3702480B2 JP 2180695 A JP2180695 A JP 2180695A JP 2180695 A JP2180695 A JP 2180695A JP 3702480 B2 JP3702480 B2 JP 3702480B2
Authority
JP
Japan
Prior art keywords
electrode pad
layer
wiring
opening
wiring portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2180695A
Other languages
English (en)
Other versions
JPH08222626A (ja
Inventor
康志 浅地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Priority to JP2180695A priority Critical patent/JP3702480B2/ja
Publication of JPH08222626A publication Critical patent/JPH08222626A/ja
Application granted granted Critical
Publication of JP3702480B2 publication Critical patent/JP3702480B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemically Coating (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

【０００１】
【産業上の利用分野】
本発明は、プリント基板やアルミナ基板等との接続に用いるために半導体回路の表面部分に形成する電極パッドの形成方法に関するものである。
【０００２】
【従来の技術】
種々の機能を有する受動素子や能動素子等の多数の回路素子および、各種回路素子を相互に接続する配線部とから構成された半導体回路においては、配線部の所定の表面部分には電極パッドが形成される。この半導体回路は、形成された電極パッドを介して、半田バンプを用いた接続方法や、ワイヤ−ボンディングによる接続方法や、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）による接続方法により、プリント基板やアルミナ基板等と電気的に接続される。
【０００３】
図３（ａ）乃至（ｃ）を用いて、従来の電極パッドの形成方法を説明する。
【０００４】
図３（ａ）のように、シリコン、ゲルマニウム等の半導体基板１には、各種回路素子Ｅがイオン拡散等の手段を用いて形成され、また半導体基板１の表面には各種回路素子Ｅを相互に接続するための配線部２が形成される。一般的に、配線部２は、所定形状のマスクパタ−ンを用いて、半導体基板１の表面にアルミニウムを蒸着、スパッタリング等することによって形成される。さらに、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、配線部２の上から、窒化シリコン膜あるいは酸化シリコン膜等の絶縁層３を成膜する。この後、例えばフォトリソグラフィ技術および異方性エッチング技術を用いて、窒化シリコン膜あるいは酸化シリコン膜等の一部を除去して開口部４を形成し、配線部２の所定位置のアルミニウム表面を露出させる。フォトリソグラフィ技術とは、基板の表面にフォトレジスト膜を塗布した後、所定マスクを用いてフォトレジスト膜を露光、現像し、エッチングを施したい基板の表面部分のフォトレジスト膜を除去して、所定パタ−ンのレジストマスクを形成する方法である。異方性エッチング技術とは、一定方向には基板がエッチングされやすいが、他の方向にはエッチングされずらいという性質を利用して行うエッチング方法である。
【０００５】
次に、無電解メッキの一種である亜鉛置換（ジンケ−ト）処理を行い、配線部２のアルミニウム表面と亜鉛置換処理剤とを反応させる。なお、亜鉛置換処理剤と絶縁層４とは反応しない。この結果、開口部４によって露出した配線部２のアルミニウム表面のみが亜鉛と置換して、図３（ｂ）のように、亜鉛置換部５が形成される。
【０００６】
さらに、無電解メッキ処理を行い、半田の濡れ性の良いニッケルあるいは銅等の金属を亜鉛置換部５の表面に析出させて、図３（ｃ）のように、電極パッド６を形成する。
【０００７】
【発明が解決しようとする課題】
しかしながら、半導体回路においては、不純物の濃度差を利用して形成した各種回路素子Ｅが存在するため、形成した亜鉛置換部５のそれぞれの電位は一定とならない。このため、無電解メッキによって亜鉛置換部５および電極パッド６を形成する際に、亜鉛置換部５における亜鉛の析出量や電極パッド６における金属の析出量が一定せず、さらに析出状態にばらつきが生じるため、膜厚や電気的特性が一定しないという欠点があった。
【０００８】
そこで、本発明は、電気的信頼性の高い電極パッドを形成することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、上記目的を達成するために、次のような工程からなる。すなわち、半導体基板の表面に、配線部と、該配線部の所定部分から引き出されるリ−ド線と、該リ−ド線に接続された共通導線を形成する工程と、前記配線部の所定部分を露出する開口部を有した絶縁層を形成する工程と、前記開口部によって露出した前記配線部の所定部分に無電解メッキによって金属を析出させる工程と、前記リ−ド線を切断する工程とからなるものである。
【００１０】
【作用】
本願発明では、配線部は、それぞれからリ−ド線が引き出されて共通導線に接続されるので、短絡されて同電位となる。この結果、絶縁膜に設けられた開口部によって露出した配線部に無電解メッキを行うと、この配線部の表面には均一に金属が析出する。この後、リ−ド線を切断して、この配線部間の絶縁を行なう。
【００１３】
【実施例】
（実施例１）
図１（ａ）乃至（ｃ）を用いて、本発明にかかる電極パッドの形成方法について説明する。なお、本実施例は、配線部２としてアルミニウムを使用した場合について説明する。従来の形成方法と同様の方法については説明を簡略化し、同じ構成部分については同じ番号を使用する。
【００１４】
従来の形成方法と同様に、図１（ａ）のように、半導体基板１には、各種回路素子Ｅが形成される。また半導体基板１の表面には、各種回路素子Ｅを相互に接続するためにアルミニウムの配線部２が形成される。ここで、従来の形成方法と異なる点は、後述する開口部４によって露出する配線部２のアルミニウム部分のそれぞれからはリ−ド線７が引き出され、半導体回路が形成された部分を囲むように、半導体基板１の表面に形成された共通導線８に接続されていることである。この結果、開口部４によって露出した配線部２のアルミニウム部分は、短絡されて等電位となる。なお、リ−ド線７および共通導線８は、配線部２と同じ方法で、同時に形成される。
【００１５】
さらに、窒化シリコン膜あるいは酸化シリコン膜等からなる絶縁層３が形成され、この絶縁層３には配線部２の所定位置の表面を露出させるための開口部４が形成される。
【００１６】
次に、従来の方法と同様に、開口部４によって露出した配線部２のアルミニウム表面に、無電解メッキの一種である亜鉛置換（ジンケ−ト）処理を行い、亜鉛置換部５を形成する。この亜鉛置換部５だけでも電極パッドとして使用することもできる。しかしながら、この電極パッドを介して半導体基板１とプリント基板やアルミナ基板等と接続する際の密着性を向上させるために、一般的にはさらに無電解メッキ処理を行い、図１（ｃ）のように、ニッケルあるいは銅等の金属を亜鉛置換部５の表面に析出させ、電極パッド６を形成する。亜鉛置換処理および亜鉛置換部５の表面に無電解メッキをする際に、亜鉛置換部５は等電位であるために金属が均一に析出し、膜厚、膜質が極めてそろった電極パッド６が形成される。この後、それぞれの電極パッド６の電気的絶縁を行なうため、半導体回路の周縁部に設けられた共通導線８と接続されたリ−ド線７を、絶縁層３の上から切断する。
【００１７】
（実施例２）
図２（ａ）乃至（ｆ）を用いて、本発明にかかる他の電極パッドの形成方法について説明する。なお、従来の形成方法と同様の方法については説明を簡略化し、同じ構成部分については同じ番号を使用する。
【００１８】
従来の形成方法と同様に、図２（ａ）のように、半導体基板１には各種回路素子Ｅが形成され、また半導体基板１の表面には各種回路素子Ｅを相互に接続するための配線部２が形成される。さらに、窒化シリコン膜あるいは酸化シリコン膜等からなる絶縁層３が形成される。そして、開口部４を設けて、配線部２の所定位置のアルミニウム表面を露出させる。
【００１９】
次に、蒸着等の手段を用いて、図２（ｂ）のように、絶縁層３の上から、例えばチタン層９および、例えば銅層１０からなる金属層を順番に、積層状に成膜する。後述する無電解メッキによってニッケルを析出させる際に、銅層１０を下地として設けておくと、ニッケルを容易に析出させることができる。また、アルミニウムの配線部２と銅層１０との間にチタン層９を設けると、配線部２と銅層１０の密着強度を高めることができる。これらの、金属層を設けたことにより、開口部４によって露出した配線部２のアルミニウム表面は短絡されて同電位となる。なお、本実施例のようにチタン層９および銅層１０の２層からなる金属層とせずに、他の組み合わせ、あるいは３層以上又は１層の金属層であっても良い。
【００２０】
さらに、フォトリソグラフィ技術を用いて、図２（ｃ）のように、所定形状のレジストマスク１１を形成する。レジストマスク１１には、絶縁層３に形成された開口部４の上方に開口部１２が形成される。そして、銅層１０の表面部分を露出させる。
【００２１】
この後、図２（ｄ）のように、例えば無電解メッキを施して、開口部１２によって露出した銅層１０の表面部分に、例えばニッケル、銅等の金属層１３を形成する。さらに、この金属層１３の表面には、金属層１３の表面の酸化を防止するため、例えば酸化防止金属、例えば金を用いて金メッキ層１４を形成する。なお、金メッキ層１４は形成しなくても良い。
【００２２】
次に、図２（ｅ）のように、レジストマスク１１を除去して、ニッケル層１３および金メッキ層１４を形成した部分以外の銅層１０の表面部分を露出させる。この後、金メッキ層１４をエッチングマスクとして使用して、銅層１０と熱硫酸等を反応させ、金メッキ層１４を形成した部分以外の銅層１０を除去する。さらに引続き、チタン層９と熱硫酸等を反応させ、金メッキ層１４が形成された下部のチタン層９以外の部分を除去する。このような形成方法により、半導体基板１の表面に形成された配線部２の所定位置表面には、図２（ｆ）のように、電極パッド１５が形成される。なお、本実施例ではエッチングに際して、金メッキ層１４をエッチングマスクとして使用したが、金メッキ層１４を形成しない場合にはフォトレジスト膜等を用いてエッチングしても良い。この電極パッド１５の形成方法においては、亜鉛置換（ジンケ−ト）処理を行なわないので、開口部４によって露出した配線部２のアルミニウム部分の厚みが薄くなり、この部分の抵抗値が高くなるという欠点が生じない。
【００２３】
【発明の効果】
本発明の、半田バンプを形成するために使用する電極パッドは上述のように形成されるため、膜厚および膜質が均一な電極パッドが形成でき、この結果、電気的および機械的信頼性が高まる。また、製品歩留まりが高くなるため、安価に製造できる。
【図面の簡単な説明】
【図１】本発明に係る、電極パッドの形成方法の概略図である。
【図２】本発明に係る、配線部としてアルミニウムを使用した場合の、他の電極パッドの形成方法の概略図である。
【図３】従来の、電極パッドの形成方法の概略図である。
【符号の説明】
１ 半導体基板
２ 配線部
３ 絶縁層
４ 開口部
５ 亜鉛置換部
６ 電極パッド
７ リ−ド線
８ 共通導線
９ チタン層
１０ 銅層
１１ レジストマスク
１２ 開口部
１３ 金属層
１４ 金メッキ層
１５ 電極パッド
Ｅ 回路素子

Claims (1)

  1. 半導体基板の表面に配線部と、該配線部の所定部分から引き出されるリ−ド線と、該リ−ド線に接続された共通導線を形成する工程と、前記配線部の所定部分を露出する開口部を有した絶縁層を形成する工程と、前記開口部によって露出した前記配線部の所定部分に無電解メッキによって金属を析出させる工程と、前記リ−ド線を切断する工程とからなる電極パッドの形成方法。
JP2180695A 1995-02-09 1995-02-09 電極パッドの形成方法 Expired - Lifetime JP3702480B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2180695A JP3702480B2 (ja) 1995-02-09 1995-02-09 電極パッドの形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2180695A JP3702480B2 (ja) 1995-02-09 1995-02-09 電極パッドの形成方法

Publications (2)

Publication Number Publication Date
JPH08222626A JPH08222626A (ja) 1996-08-30
JP3702480B2 true JP3702480B2 (ja) 2005-10-05

Family

ID=12065304

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2180695A Expired - Lifetime JP3702480B2 (ja) 1995-02-09 1995-02-09 電極パッドの形成方法

Country Status (1)

Country Link
JP (1) JP3702480B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4679553B2 (ja) * 2007-07-23 2011-04-27 イビデン株式会社 半導体チップ
JP6558969B2 (ja) * 2015-06-10 2019-08-14 三菱電機株式会社 半導体チップ、半導体装置およびそれらの製造方法

Also Published As

Publication number Publication date
JPH08222626A (ja) 1996-08-30

Similar Documents

Publication Publication Date Title
KR100264479B1 (ko) 범프전극의 구조와 그 형성방법
US6144100A (en) Integrated circuit with bonding layer over active circuitry
USRE46618E1 (en) Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices
US5244833A (en) Method for manufacturing an integrated circuit chip bump electrode using a polymer layer and a photoresist layer
US4742023A (en) Method for producing a semiconductor device
US6187680B1 (en) Method/structure for creating aluminum wirebound pad on copper BEOL
US5631499A (en) Semiconductor device comprising fine bump electrode having small side etch portion and stable characteristics
US5010389A (en) Integrated circuit substrate with contacts thereon for a packaging structure
JP4775007B2 (ja) 半導体装置及びその製造方法
JP3137596B2 (ja) 自己整合コネクタを含む半導体構造及びその製造方法
KR20070096016A (ko) 본드 패드를 갖는 상호 결선 구조체 및 본드 패드 상의범프 사이트 형성 방법
JPH02272737A (ja) 半導体の突起電極構造及び突起電極形成方法
KR20020044590A (ko) 솔더링형 패드 및 와이어 본딩형 패드를 가진 금속 재분배층
TWI408775B (zh) 用於形成與積體電路之接觸墊之連接之方法
JP2622156B2 (ja) 集積回路パッド用の接触方法とその構造
EP1003209A1 (en) Process for manufacturing semiconductor device
JP3702480B2 (ja) 電極パッドの形成方法
KR100325925B1 (ko) 반도체 웨이퍼상에 일정 구조의 금속을 형성하는 방법
JP3351878B2 (ja) 半導体装置およびその製造方法
JPH03101233A (ja) 電極構造及びその製造方法
JP3733077B2 (ja) 半導体装置およびその製造方法
JP2005064193A (ja) 半導体装置及びその製造方法
JPH10199886A (ja) 半導体装置及びその製造方法
JPH03268385A (ja) はんだバンプとその製造方法
JPH0974096A (ja) はんだバンプ実装用端子電極形成方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050329

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050414

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050628

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050711

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080729

Year of fee payment: 3

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090729

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090729

Year of fee payment: 4

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100729

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100729

Year of fee payment: 5

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110729

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110729

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120729

Year of fee payment: 7

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130729

Year of fee payment: 8

EXPY Cancellation because of completion of term