JP2614358B2 - ブロックリードアドレス生成システム - Google Patents

Description

【発明の詳細な説明】 〔目 次〕 概 要 産業上の利用分野 従来の技術（第４図乃至第６図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作 用 実施例（第２図、第３図） 発明の効果 〔概 要〕 ライト突き放し段に共通なアドレス部分生成手段を用
いたブロックリードアドレス生成システムに関し、 ブロックリードのために必要なカウンタ数とライト突
き放し段数との関連性との解除、アドレス部分生成部で
の遅延軽減を目的とし、 プロセッサによるキャッシュメモリからの読み出しに
際して、複数のアドレスバッファの内の予め決められる
セット順位にある１つのアドレスバッファに読み出しア
ドレスをセットし、該読み出しアドレスによる読み出し
につきミスヒットであるとき、当該読み出しアドレスが
セットされたアドレスバッファのアドレスをメモリバス
へ送出してブロックリードを行なう情報処理装置におい
て、選択されたアドレスバッファのブロックリード開始
アドレスからアドレス生成開始アドレス部分の分離、及
びブロックリード開始アドレスの出力を為す分離出力回
路と、アドレス部分から順次のアドレス部分を生成して
出力するアドレス部分生成回路と、ブロックリード開始
アドレスの出力、及びアドレス部分生成手段からのアド
レス部分とアドレス生成開始アドレス部分とを置換して
の出力をメモリバスへ為す出力回路とを設けて構成し
た。

〔産業上の利用分野〕

本発明は、ライト突き放し機能を備えたシステムにお
けるブロックリードのアクセスアドレス生成に各ライト
突き放し段に共通なアドレス部分生成手段を用いたブロ
ックリードアドレス生成システムに関する。

情報処理システムにおいては、処理に用いられるデー
タの高速な書き込みのために、ライト突き放し処理が用
いられ、又処理に用いられるデータを高速に読み出すた
めに、システムにおいて前記ライト突き放し機能を備え
ているか否かを問わず、キャッシュメモリを用いている
情報処理システムがある。

〔従来の技術〕

従来のキャッシュメモリを用いている情報処理システ
ムに、ライト突き放し機能をも備えた情報処理システム
において、キャッシュメモリにミスヒットが生じた場合
に必要になるブロックリード制御回路の例を第４図に示
す。又、第４図は、第５図に示す情報処理システムの、
主として記憶装置系の全体的構成を示す。このシステム
で用いられるアドレスは32ビットで、メモリバスは４バ
イトアクセスが可能であり、キャッシュメモリの１ブロ
ックは16バイトで、ライトスルー方式であり、ライト突
き放し段数は４であるとする。

この情報処理システムにおいて、プロセッサ20が、キ
ャッシュメモリ22へアクセスを行ないたいとき、そのア
クセス要求をアクセス制御部27へ送出し、そのアクセス
要求が可能であるならば、アクセス許可をプロセッサ20
へ返す。そのアクセス許可は、ディレクトリ部24からヒ
ット通知線25を経てヒット情報がなく、フリップフロッ
プ回路38,フリップフロップ回路40,フリップフロップ回
路42,フリップフロップ回路44がすべてセットされたま
まにある（セット状態通知線56,セット状態通知線58,セ
ット状態通知線60,セット状態通知線62を経てセット状
態通知信号がアクセス制御部27へ供給されて来ている）
ときに発生する。アクセス制御部27、フリップフロップ
回路38,フリップフロップ回路40,フリップフロップ回路
42,フリップフロップ回路44、カウンタ46,カウンタ48,
カウンタ50,カウンタ52、マルチプレクサ54は、第５図
のアドレス制御LSI26に設けられている。

前記アクセスにおいて、バス要求が必要になるときが
あるが、そのバス要求はメモリバス28のバス要求線29を
経て他のプロセッサボード30の内のバス使用許可回路へ
出されてそこからバス許可を受け取る。このバス許可
は、例えば、バス要求対応に割り当てられたプライオリ
ティ（優先順位）を基準にして決定され、アクセス制御
部27からのバス要求より高い優先順位のバス要求部から
既にバス要求が前記バス使用許可回路へ出されている
と、前記バス許可は出力されない。前記バス使用許可回
路へ出されているバス要求が、アクセス制御部27からの
バス要求より低いときには前記バス許可が出力される。

プロセッサ20における処理において、キャッシュメモ
リ22からのデータを読み出す必要が生じたとき、プロセ
ッサ20がキャッシュメモリ22に対して読み出しアクセス
要求を発したときに、その読み出しアドレスにつき、ヒ
ット情報がディレクトリ部24から出力されないと、アク
セス制御部27からバス要求をメモリバス28のバス要求線
29を経て前記バス使用許可回路へ出してこれに対してア
クセス制御部27がバス許可線31を経てバス許可を受けた
とき（このバス許可の返送は、前述したところに従
う。）、アクセス制御部27の制御の下に、ミスヒットし
たブロック〔一定数のアクセスデータ単位（例えば、前
述のように16バイト）から成るデータ群〕をメモリボー
ドの主メモリ32からキャッシュメモリ22へリードする処
理が取られる。そのブロックリードを行なうのに必要な
アドレスの生成を行なう回路を示すのが、第５図であ
る。

この図に示すフリップフロップ回路38,フリップフロ
ップ回路40,フリップフロップ回路42,及びフリップフロ
ップ回路44は、前述のライト突き放し処理に用いられる
と同時に、キャッシュメモリからの読み出しにも用いら
れる。

ライト突き放し処理において、フリップフロップ回路
38,フリップフロップ回路40,フリップフロップ回路42,
フリップフロップ回路44へのライト指示をプロセッサ20
が為すとき、そのライト指示が、第６図に示すようにプ
ログラム上において連続しているとき、アクセス制御部
27へアクセス要求が連続してアクセス要求線21を経て送
出される。それらのアクセス要求に対するアクセス許可
をアクセス許可線23を経て受け取ったとき、その各ライ
ト指示毎のアドレスをフリップフロップ回路38,フリッ
プフロップ回路40,フリップフロップ回路42,フリップフ
ロップ回路44、及びカウンタ46,カウンタ48,カウンタ5
0,カウンタ52〔該アドレスの一部（後述するブロックリ
ードで用いるアドレスの各々を生成するアドレス部分）
だけをセットする。〕へ順次に書き込む一方、前述と同
様にしてバス要求線29を経て送出されたバス要求に対す
るバス許可をバス許可線31を経て受けた（バスへのアク
セス権を獲得した）後にメモリバス28を経て前記フリッ
プフロップ回路38,フリップフロップ回路40,フリップフ
ロップ回路42,フリップフロップ回路44に書き込まれて
おり、マルチプレクサ54、メモリバス28のアドレスバス
（又は、アドレスタイムスロット）を経て転送されて来
るアドレスで指定されるメモリボードの主メモリ32の記
憶位置へのライトを順次に行なう。そのメモリボードの
主メモリ32への各ライト（第６図の、、参照）に
対する、ライト突き放し処理のない場合と同様のライト
完了通知についての処理は、第６図の、、に示す
ようにプログラム上の後の方で行なう。第６図のバッフ
ァは、第５図のフリップフロップ回路38,フリップフロ
ップ回路40,フリップフロップ回路42,フリップフロップ
回路44を示している。

このようなライト突き放し処理に用いられる前記フリ
ップフロップ回路38,フリップフロップ回路40,フリップ
フロップ回路42,フリップフロップ回路44、及びカウン
タ46,カウンタ48,カウンタ50,カウンタ52が、又プロセ
ッサ20によるキャッシュメモリ22への読み出しアクセス
においても用いられる。そのリードアドレスは、前記フ
リップフロップ回路38,フリップフロップ回路40,フリッ
プフロップ回路42,フリップフロップ回路44、及びカウ
ンタ46,カウンタ48,カウンタ50,カウンタ52の内の１つ
のフリップフロップ回路にセットされ、次の読み出しに
はその次のフリップフロップ回路を用いる如き順序にあ
る前記フリップフロップ回路38,フリップフロップ回路4
0,フリップフロップ回路42,フリップフロップ回路44、
及びカウンタ46,カウンタ48,カウンタ50,カウンタ52の
内の１つのフリップフロップ回路にアクセス制御部27か
ら順次に出力されるFFセット信号FFSETによってセット
される。このフリップフロップ回路にセットされたアド
レスが、プロセッサ20が必要としているデータのキャッ
シュメモリ22からの読み出しに用いられることになる
が、その読み出したいアドレスに対応するデータが記憶
されていることを示すヒット情報がディレクトリ部24か
らヒット通知線25を経てアクセス制御部27へ転送されて
来ているときには、プロセッサ20から内部アドレスバス
36上へ送出され、キャッシュメモリ22のアドレス入力に
印加されて来ているリードアドレスが、キャッシュメモ
リ22からの読み出しに用いられる。キャッシュメモリ22
から読み出されたデータは、内部データバス37を経てプ
ロセッサ20へ転送される。

しかし、前記読み出したいアドレスに対応するデータ
が記憶されていることを示すヒット情報がディレクトリ
部24からヒット通知線25を経てアクセス制御部27へ転送
されて来ていないときには、そのデータを含むブロック
のリードが、次のようにしてアクセス制御部27の制御の
下にメモリボードの主メモリ32からメモリバス28、デー
タ制御LSI34を経てキャッシュメモリ22へ行なわれる。

例えば、フリップフロップ回路38及びカウンタ46にセ
ットされたリードアドレスにつきミスヒットが生じたと
すると、このミスヒットに対するブロックリードを行な
うための先頭アドレスは、前記フリップフロップ回路38
及びカウンタ46からマルチプレクサ54、メモリバス28の
アドレスバスを経てメモリボードの主メモリ32へ供給さ
れて該先頭アドレスで指定されて格納されているメモリ
ボードの主メモリ32の記憶位置から前記先頭アドレス対
応のデータが読み出され、そのデータはメモリバス28の
データバス、データ制御LSI34を経てプロセッサ20の制
御の下にキャッシュメモリ22の前記フリップフロップ回
路38及びカウンタ46にセットされたリードアドレスへ書
き込まれる。ブロックリードのためのその次のアドレス
は、カウントアップ信号CNTUPによってカウンタ46でカ
ウントアップされた値が、メモリバス28を経てメモリボ
ードの主メモリ32へ供給されて、前述のところと同様に
して当該ブロック内の次のデータがメモリボードの主メ
モリ32から読み出され、メモリバス28、データ制御LSI3
4を経てプロセッサ20の制御の下にキャッシュメモリ22
の前記リードアドレスの次に書き込まれる。以下、同様
にして当該ブロックの各データは、メモリボードの主メ
モリ32から読み出されてキャッシュメモリ22へ、順次に
書き込まれて行くことにより、前記ミスヒットに対する
ブロックリードを行なうことが出来る。

このようなブロックリードの関係は、前記フリップフ
ロップ回路及びカウンタの組の各々について、同様であ
る。

〔発明が解決しようとする課題〕

前述のように、ライト突き放し処理のために、その処
理段数だけ前記フリップフロップ回路及びカウンタの組
を設ける必要があるが、そうすると、その段数だけのカ
ウンタが必要になるばかりでなく、前述のようにキャッ
シュミスヒットのときそのカウンタのインクリメント毎
に、そのインクリメントしたアドレス部分が、マルチプ
レクサ54を経て通過するので、アドレス生成遅延が生ず
る。インクリメント数が多いと、アクセスの低速化とな
る。

本発明は、斯かる技術的課題に鑑みて創作されたもの
で、ブロックリードのために必要なカウンタをライト突
き放し段数に無関係に該ライト突き放し段数よりも少な
い個数に減少させ、ブロックリードのための各アドレス
生成部分の出力において生ずる遅延を軽減させ得るブロ
ックリードアドレス生成システムを提供することを目的
とする。

〔課題を解決るための手段〕

第１図は、請求項１及び請求項２記載の発明の原理ブ
ロック図である。第１図の（Ａ）に示すように、請求項
１に係わる発明は、プロセッサ１によるキャッシュメモ
リ２からの読み出しに際して、複数のアドレスバッファ
３の内の予め決められるセット順位にある１つのアドレ
スバッファに読み出しアドレスをセットし、該読み出し
アドレスによる読み出しにつきミスヒットをディレクト
リ部４が示すとき、当該読み出しアドレスがセットされ
たアドレスバッファをアクセス制御部５の制御の下に選
択回路６にて選択し、メモリバス８へ送出して記憶装置
10からブロックリードを行なう情報処理装置に、次の構
成要素を設けて構成される。その構成要素は、前記選択
されたアドレスバッファのブロックリード開始アドレス
からブロックリードのためのアドレス生成開始アドレス
部分の分離、及び前記ブロックリード開始アドレスの出
力を為す分離出力回路12と、該分離出力回路12から分離
されたアドレス生成開始アドレス部分から順次のアドレ
ス部分を生成して出力するアドレス部分生成回路14と、
前記分離出力回路12からの前記ブロックリード開始アド
レスの出力、及び前記アドレス部分生成回路12からのア
ドレス部分と、前記出力されているブロックリード開始
アドレスのアドレス生成開始アドレス部分とを置換して
の出力を前記メモリバス８へ為す出力回路16であり、こ
れら分離出力回路12、アドレス部分生成回路14、及び出
力回路16の制御を行なうように前記アクセス制御部５を
構成して、前記請求項１に係わる発明は成る。

第１図の（Ｂ）に示すように、請求項２に係わる発明
は、プロセッサ１によるキャッシュメモリ２からの読み
出しに際して、複数のアドレスバッファ３の内の予め決
められるセット順位にある１つのアドレスバッファに読
み出しアドレスをセットし、該読み出しアドレスによる
読み出しにつきミスヒットをディレクトリ部４が示すと
き、当該読み出しアドレスがセットされたアドレスバッ
ファをアクセス制御部５の制御の下に第１の選択回路６
にて選択し、メモリバス８へ送出して記憶装置10からブ
ロックリードを行なう情報処理装置に、次の構成要素を
設けて構成される。その構成要素は、前記選択されたア
ドレスバッファのアドレスからブロックリードのための
アドレス生成開始アドレス部分以外のアドレス部分を転
送する転送路13と、前記アドレス生成開始アドレス部分
を受ける第１の入力と、生成されたアドレス部分を受け
る第２の入力との択一的な出力を為す第２の選択回路15
と、前記転送路13からのアドレス部分と、前記第２の選
択回路15からのアドレス部分とを結合して前記ブロック
リードのためのアドレスとして前記メモリバス８へ出力
する出力回路17と、前記第２の選択回路15から出力され
るアドレス部分から順次のアドレス部分を生成して前記
第２の入力へ出力するアドレス部分生成回路14であり、
これら構成要素の内の、第２の選択回路15と、出力回路
17と、アドレス部分生成回路14とを制御するように前記
アクセス制御部５を構成して、前記請求項２に係わる発
明は成る。

〔作 用〕

プロセッサ１によるキャッシュメモリ２からの読み出
しにおいて、その読み出しアドレス対応のデータがキャ
ッシュメモリ２に格納されていないことが、ディレクト
リ部４から示されたとき、第１の選択回路６を経て出力
されたアドレスバッファのアドレス、即ちブロックリー
ドの先頭アドレスのメモリバス８上への送出は、前記請
求項１に係わる発明にあっては、分離出力回路12、及び
出力回路16、又前記請求項２に係わる発明にあっては、
転送路13、第２の選択回路15、及び出力回路17を経てメ
モリバス８上へ送出されて従来と同様、ブロックの先頭
データが記憶装置から読み出されてキャッシュメモリ２
に格納される。

前記ブロック内の順次の読み出しデータのアドレス
は、次のようにしてメモリバス８上へ順次に送出され
る。

前記請求項１に係わる発明におけるそれらアドレスの
送出は、アドレス部分生成回路14、及び前記出力回路16
によって為され、前記請求項２に係わる発明におけるそ
れらアドレスの送出は、アドレス部分生成回路14、第２
の選択回路15、及び出力回路17によって為される。

ブロックリードにおいて必要なアドレス部分生成回路
14は、アドレスバッファの数より少ない１つ等で足り、
ハードウェアの簡易化となる。又、ブロックリードのア
ドレスの送出にビット数の少ないアドレス部分を第２の
選択回路15で出力すればよいので、該第２の選択回路15
での信号伝搬時間が少なく、ブロックリードの高速化に
寄与する。

〔実施例〕

第２図は、請求項１及び請求項２記載の発明の一実施
例を示す。この実施例のシステム構成は、第５図に示す
ものと同一とする。第２図において、プロセッサ20、キ
ャッシュメモリ22、ディレクトリ部24、メモリバス28、
内部アドレスバス36、フリップフロップ回路39,フリッ
プフロップ回路41,フリップフロップ回路43,及びフリッ
プフロップ回路45、マルチプレクサ54並びにアクセス要
求線21、アクセス許可線23、ビット通知線25、バス要求
線29、バス許可線31、及びセット状態通知線56乃至セッ
ト状態通知線62は、第５図に示すものと同一の構成要素
であり、その説明を繰り返さない。アクセス制御部70に
は、第４図について説明した入力線、及び出力線のほか
に、FFセット線72、MPX1制御線74、カウンタ制御線76、
MPX2制御線78、及びアドレス送出指示線80が設けられて
いるが、これらの線は、それぞれFFセット信号、MPX1制
御信号、カウンタ制御信号、MPX2制御信号、及びアドレ
ス送出指示信号を転送する線である。これらの線の詳細
は、第３図を参照して後述する。FFセット線72は、フリ
ップフロップ回路39,フリップフロップ回路41,フリップ
フロップ回路43,及びフリップフロップ回路45の各セッ
ト制御入力に接続されている。MPX1制御線74は、マルチ
プレクサ54のマルチプレクサ制御入力に接続されてい
る。マルチプレクサ54の出力ビット線の内、第31位ビッ
ト線乃至第５位ビット線、第２位ビット線、及び第１位
ビット線（アドレス部分2³¹乃至2⁴,2¹,2⁰、〔課題を解
決するための手段〕の項で説明したブロックリードのた
めのアドレス生成開始アドレス部分以外のアドレス部分
に対応する。）が、転送線81を経て直接ドライバ82の対
応入力に接続されるのに対して、第４位ビット線、及び
第３位ビット線（アドレス部分2³,2²、〔課題を解決す
るための手段〕の項で説明したブロックリードのための
アドレス生成開始アドレス部分に対応する。）は、マル
チプレクサ84の対応する一方のビット入力A₃,A₂に接続
され、その他方のビット入力B₃,B₂には＋１加算回路86
の２つのビット出力が接続されている。そのマルチプレ
クサ84の第４位出力ビット線、及び第３位出力ビット線
（アドレス2³,2²）は、ドライバ82の対応入力（アドレ
ス2³,2²）に接続されると共に、＋１加算回路86の加算
入力に接続されている。フリップフロップ回路88、及び
＋１加算回路86がカウンタ90を構成している。ドライバ
82の32出力ビット線は、メモリバス28のアドレスバスに
接続されている。ドライバ82の出力制御入力には、アド
レス送出指示線80が接続されている。マルチプレクサ84
のマルチプレクサ制御入力にはMPX2制御線78が接続され
ている。＋１加算回路86のセット制御入力にはカウンタ
制御線76が接続されている。

第３図に示すように、アクセス制御部70は、アクセス
監視部92、FFセット信号生成部94、MPX1制御部96、メモ
リバス監視部98、及びメモリバスステージ部100から成
る。アクセス監視部92には、プロセッサ20からのアクセ
ス要求線21、及びアクセス許可線23、ディレクトリ部24
からのヒット通知線25、並びにフリップフロップ回路3
9,フリップフロップ回路41,フリップフロップ回路43,及
びフリップフロップ回路45からのセット状態通知線56,
セット状態通知線58,セット状態通知線60,及びセット状
態通知線62が接続されており、アクセス許可線93上にア
クセス許可が与えられたことを示す信号を送出する。そ
のアクセス許可線93は、FFセット信号生成部94、MPX1制
御部96、メモリバス監視部98、及びメモリバスステージ
部100へ接続されている。又、ディレクトリ部24からの
ヒット通知線25は、FFセット信号生成部94、MPX1制御部
96、メモリバス監視部98、及びメモリバスステージ部10
0へ接続されている。ヒット通知線25、及びアクセス許
可線93を経て信号を受けたFFセット信号生成部94は、FF
セット線72上にFFセット信号を送出する。ヒット通知線
25、及びアクセス許可線93を経て信号を受けたMPX1制御
部96は、MPX1制御線74上にMPX1制御信号を送出する。メ
モリバス監視部98には、又ヒット通知線25が接続されて
おり、アクセス許可線93上を経てアクセス許可信号を受
けたが、ヒット通知線25を経てヒット信号を受けていな
いとき、メモリバス28のバス要求線29を経てバス使用許
可回路へバス要求を送出する。そのバス使用許可回路か
らバス許可をバス許可線31を経て受け取ったとき、メモ
リバス監視部98は、アドレス生成制御線99上にアドレス
生成開始信号を送出する。このアドレス生成制御線99を
経てアドレス生成開始信号を受け取ったメモリバスステ
ージ部100は、カウンタ制御線76、MPX2制御線78、及び
アドレス送出指示線80上に、それぞれカウンタ制御信
号、MPX2制御信号、及びアドレス送出指示信号を送出す
る。

第２図及び第３図において、プロセッサ20は、第１図
のプロセッサ１に対応し、キャッシュメモリ22は、第１
図のキャッシュメモリ２に対応する。フリップフロップ
回路39乃至45は、第１図のアドレスバッファ３に対応
し、ディレクトリ部24は、第１図のディレクトリ部４に
対応する。アクセス制御部70は、第１図のアクセス制御
部５に対応し、マルチプレクサ54は、第１図の第１の選
択回路６に対応する。メモリバス28は、第１図のメモリ
バス８に対応し、主メモリ32は、第１図の記憶装置10に
対応する。転送線81は、第１図の転送路13に対応し、＋
１加算回路86及びフリップフロップ回路88は、第１図の
アドレス部分生成回路14に対応する。マルチプレクサ84
は、第１図の第２の選択回路15に対応し、ドライバ82
は、第１図の出力回路16,17に対応する。

前述のように構成される請求項１及び請求項２記載の
発明の実施例の動作を以下に説明する。

第５図で説明したように、プロセッサ20のアクセス要
求に対しアクセス許可が、プロセッサ20へ返されたと
き、内部アドレスバス36へアドレスが送出され、ディレ
クトリ部24におけるキャッシュメモリ22の対応データに
ついてのヒット判定に供されると同時に、フリップフロ
ップ回路39,フリップフロップ回路41,フリップフロップ
回路43,フリップフロップ回路45の内のアドレス未設定
フリップフロップ回路（バッファ）にもセットされる。
このアドレスセットは、プロセッサ20による内部アドレ
スバス36へのアドレス送出毎に行なわれるが、そのセッ
トされるフリップフロップ回路は、前述のライト突き放
し処理におけるセット制御と同様に、次のアドレス未設
定フリップフロップ回路である。このアドレスセット制
御は、アクセス制御部70のFFセット信号生成部94からFF
セット線72上に前述のライト突き放し処理と同じ順序で
出力されるFFセット信号によって行なわれる。又、フリ
ップフロップ回路39,フリップフロップ回路41,フリップ
フロップ回路43,フリップフロップ回路45の内のいずれ
かの選択は、アクセス制御部70のMPX1制御部96からMPX1
制御線74上に送出されたMPX1制御信号によってマルチプ
レクサ54において行なわれる。

キャッシュメモリ22への書き込み（以下、書き込みア
クセス態様と言う。）のとき、アクセス制御部70のMPX1
制御部96からMPX1制御線74上に送出されたMPX1制御信号
によってマルチプレクサ54で選択されたフリップフロッ
プ回路のアドレスが、マルチプレクサ84、及びドライバ
82を経てメモリバス28のアドレスバスへ供給されてその
アクセスに用いられる。この場合におけるアクセス制御
部70のメモリバスステージ部100からMPX2制御線78上に
送出されるMPX2制御信号は、マルチプレクサ54を選択す
る信号となっている。又、キャッシュメモリ22からの読
み出しであって、ディレクトリ部24におけるヒット判定
が肯定判定となる読み出し（以下、第１の読み出しアク
セス態様と言う。）のときには、内部アドレスバス36上
に送出されている読み出しアドレスによってキャッシュ
メモリ32からの読み出しが行なわれ、内部データバス37
を経てプロセッサ20へ転送される。

キャッシュメモリ22からの読み出しにおいて、ディレ
クトリ部24がミスヒットを示す情報をヒット通知線25を
経てアクセス制御部70へ出力するときには（以下、第２
の読み出しアクセス態様と言う。）、アクセス制御部70
は、メモリバス監視部98からメモリバス28のバス要求線
29へバス要求を送出する。そのバス要求に対して前述の
方式で、バス許可がバス許可線31を経て返されて来る
と、該ミスヒット対応のフリップフロップ回路のアドレ
スが、MPX1制御部96からMPX1制御線74上に送出されたMP
X1制御信号によってマルチプレクサ54を経て出力され、
そのアドレス（ブロックリードの先頭アドレス）につい
ては前記書き込みアクセス態様の場合と同様に、マルチ
プレクサ84、及びドライバ82を経てメモリバス28のアド
レスバスへ送出される。そのアドレスは、メモリバス28
のアドレスバスを経てメモリボードの主メモリ32のアド
レス入力へ転送されて前記ミスヒット対応のデータを格
納しているメモリボードの主メモリ32のブロック内の先
頭格納位置からの読み出しに用いられる。このようにし
て読み出されたデータは、前述と同様にしてメモリバス
28のデータバス、データ制御LSI34を経てプロセッサ20
にて受け取られた後に、内部アドレスバス36を経てキャ
ッシュメモリ22のアドレス入力へ印加されているキャッ
シュメモリ22のブロックリードの先頭アドレスに書き込
まれる。

前記第２の読み出しアクセス態様における前記ブロッ
ク内の次のデータは、マルチプレクサ84の第４位出力ビ
ット線、及び第３位出力ビット線（アドレス部分2³,
2²）を経て＋１加算回路86の加算入力に供給されて来た
アドレス部分2³,2²を前記次のデータの読み出しアドレ
スのアドレス部分2³,2²へ＋１加算回路86において更新
し、これをメモリバスステージ部100からカウンタ制御
線76上に送出されたカウンタ制御信号によってフリップ
フロップ回路88にセットする。その更新アドレス部分
2³,2²をメモリバスステージ部100からMPX2制御線78上に
送出されたMPX2制御信号によってマルチプレクサ84を通
過させ、そしてドライバ82において既に供給済のアドレ
ス2³¹乃至2⁰の内の、アドレス部分2³,2²と入れ換えて次
の読み出しアドレスとし、メモリバス28のアドレスバス
を経てメモリボードの主メモリ32のアドレス入力部に供
給して前記ブロック内の次のデータの読み出しに用いら
れる。又、次のアドレス以降についても、前述のところ
に従ってその各アドレスの生成は行なわれる。

このように、ライト突き放し処理とブロックリードと
において共用するアドレス制御系で必要なカウンタは１
個で足りるので、ハードウェアの削減となるし、前記順
次のアドレス生成においてマルチプレクサで生ずる遅延
を２ビットのマルチプレクサで生ずる遅延まで少なくす
ることが出来る。

その読み出されたデータのキャッシュメモリ22への書
き込みは、前述のところと変わるところはない。

なお、前記実施例においては、ブロックリードのため
のアドレス部分の生成系（マルチプレクサ84、フリップ
フロップ回路88、及び＋１加算回路86）をブロックリー
ドの先頭アドレスからのアドレス生成開始部分の分離部
分と、分離されたアドレス生成開始部分について加算を
施す加算部分と、前記先頭アドレスの内の、ブロックリ
ードのためのアドレス生成開始部分と前記加算部分で生
成されたアドレス部分との結合を行なう出力部分とで構
成するようにしてもよい。

〔発明の効果〕

上述したように本発明によれば、ライト突き放し処理
とブロックリードとにおいて共用するアドレス制御系で
必要なカウンタの削減により、ハードウェアの削減と同
時に、ブロックリードにおいて順次に生成されてその読
み出しに用いられるアドレス信号のアドレス部分生成系
内における伝搬遅延の短縮化とを同時に享受し得る。

【図面の簡単な説明】

第１図は請求項１及び請求項２記載の発明の原理ブロッ
ク図、 第２図は請求項１及び請求項２記載の発明の一実施例を
示す図、 第３図はアクセス制御部の詳細図、 第４図は情報処理システムの記憶装置系の全体的構成
図、 第５図は第４図記憶装置系のブロックリード制御回路を
示す図、 第６図は第４図及び第５図に示すシステム構成における
ライト突き放し処理を示す図である。 第１図乃至第３図において、 １はプロセッサ（プロセッサ20）、 ２はキャッシュメモリ（キャッシュメモリ22）、 ３はアドレスバッファ（フリップフロップ回路39,41,4
3,45）、 ４はディレクトリ部（ディレクトリ部24）、 ５はアクセス制御部（アクセス制御部70）、 ６は第１の選択回路（マルチプレクサ54）、 ８はメモリバス（メモリバス28）、 10は記憶装置（主メモリ32）、 12は分離出力回路（マルチプレクサ84）、 13は転送路（転送線81）、 14はアドレス部分生成回路（＋１加算回路86、フリップ
フロップ回路88）、 15は第２の選択回路（マルチプレクサ84）、 16,17は出力回路（ドライバ82）である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 星 健二 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 金谷 英治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平１−37641（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】プロセッサによるキャッシュメモリからの
   読み出しに際して、複数のアドレスバッファの内の予め
   決められるセット順位にある１つのアドレスバッファに
   読み出しアドレスをセットし、該読み出しアドレスによ
   る読み出しにつきミスヒットをディレクトリ部が示すと
   き、当該読み出しアドレスがセットされたアドレスバッ
   ファをアクセス制御部の制御の下に選択回路にて選択
   し、メモリバスへ送出して記憶装置からブロックリード
   を行なう情報処理装置において、 前記選択されたアドレスバッファのブロックリード開始
   アドレスからブロックリードのためのアドレス生成開始
   アドレス部分の分離、及び前記ブロックリード開始アド
   レスの出力を為す分離出力回路と、 該分離出力回路から分離されたアドレス生成開始アドレ
   ス部分から順次のアドレス部分を生成して出力するアド
   レス部分生成回路と、 前記分離出力回路からの前記ブロックリード開始アドレ
   スの出力、及び前記アドレス部分生成回路からのアドレ
   ス部分と、前記出力されるブロックリード開始アドレス
   のアドレス生成開始アドレス部分とを置換しての出力を
   前記メモリバスへ為す出力回路とを設け、 前記分離出力回路と、前記アドレス部分生成回路と、前
   記出力回路との制御を行なうように前記アクセス制御部
   を構成したことを特徴とするブロックリードアドレス生
   成システム。
2. 【請求項２】プロセッサによるキャッシュメモリからの
   読み出しに際して、複数のアドレスバッファの内の予め
   決められるセット順位にある１つのアドレスバッファに
   読み出しアドレスをセットし、該読み出しアドレスによ
   る読み出しにつきミスヒットをディレクトリ部が示すと
   き、当該読み出しアドレスがセットされたアドレスバッ
   ファをアクセス制御部の制御の下に第１の選択回路にて
   選択し、メモリバスへ送出して記憶装置からブロックリ
   ードを行なう情報処理装置において、 前記選択されたアドレスバッファのアドレスからブロッ
   クリードのためのアドレス生成開始アドレス部分以外の
   アドレス部分を転送する転送路と、 前記アドレス生成開始アドレス部分を受ける第１の入力
   と、生成されたアドレス部分を受ける第２の入力との択
   一的な出力を為す第２の選択回路と、 前記転送路からのアドレス部分と、前記第２の選択回路
   からのアドレス部分とを結合して前記ブロックリードの
   ためのアドレスとして前記メモリバスへ出力する出力回
   路と、 前記第２の選択回路から出力されるアドレス部分から順
   次のアドレス部分を生成して前記第２の入力へ出力する
   アドレス部分生成回路とを設け、 前記第２の選択回路と、前記出力回路と、前記アドレス
   部分生成回路とを制御するように前記アクセス制御部を
   構成したことを特徴とするブロックリードアドレス生成
   システム。