JP2614169B2 - プログラム可能アレイ論理装置およびプログラム可能論理装置 - Google Patents
プログラム可能アレイ論理装置およびプログラム可能論理装置Info
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
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Description
【0001】
【産業上の利用分野】この発明は集積回路チップに関す
るものであって、特にプログラム可能アレイ論理素子を
含む集積回路チップ上の入力/出力にそしてそこから交
信する信号を制御するための回路に関するものである。
るものであって、特にプログラム可能アレイ論理素子を
含む集積回路チップ上の入力/出力にそしてそこから交
信する信号を制御するための回路に関するものである。
【0002】
【従来の技術および発明が解決しようとする課題】集積
回路を製造する技術が進むにつれて、単一の集積回路チ
ップ上により多くのディスクリートな論理構成要素を置
くことが可能になってきている。たとえば、単一の集積
回路チップ上にANDゲート、ORゲート、インバータ
およびレジスタのような何千ものディスクリートな論理
構成要素があり得る。しかしながら、パッケージ技術の
限界のために所与の集積回路チップへの入力および出力
ポートの数は限られている。こうして、何千ものディス
クリートな論理構成要素は典型的には数ダースのオーダ
の入力/出力(I/O)ポートだけによって扱われなけ
ればならない。こうして所与の集積回路で得られるわず
かな数の入力/出力ポートは集積回路チップ上で実現さ
れる論理回路の設計における融通性を厳しく限定する。
回路を製造する技術が進むにつれて、単一の集積回路チ
ップ上により多くのディスクリートな論理構成要素を置
くことが可能になってきている。たとえば、単一の集積
回路チップ上にANDゲート、ORゲート、インバータ
およびレジスタのような何千ものディスクリートな論理
構成要素があり得る。しかしながら、パッケージ技術の
限界のために所与の集積回路チップへの入力および出力
ポートの数は限られている。こうして、何千ものディス
クリートな論理構成要素は典型的には数ダースのオーダ
の入力/出力(I/O)ポートだけによって扱われなけ
ればならない。こうして所与の集積回路で得られるわず
かな数の入力/出力ポートは集積回路チップ上で実現さ
れる論理回路の設計における融通性を厳しく限定する。
【0003】設計における融通性はプログラム可能アレ
イ論理素子のような素子にとっては特に重要である。プ
ログラム可能アレイ論理素子では素子のユーザはフィー
ルドプログラミング技術を用いて論理アレイを特定の必
要に応じて形づくる。ユーザは入力/出力ピンの形状に
よってその設計の選択が強制されるので、プログラム可
能論理アレイの有用性は限られる。
イ論理素子のような素子にとっては特に重要である。プ
ログラム可能アレイ論理素子では素子のユーザはフィー
ルドプログラミング技術を用いて論理アレイを特定の必
要に応じて形づくる。ユーザは入力/出力ピンの形状に
よってその設計の選択が強制されるので、プログラム可
能論理アレイの有用性は限られる。
【0004】この出願と同じ譲受人によって所有され
る、「単一出力での複数個の信号のいずれかを生産する
ための装置(APPARATUS FOR PROD
UCING ANY ONE OF A PLURAL
ITY OF SIGNALSAT A SINGLE
OUTPUT)」と題される、連続番号第433,2
53,1982年10月7日出願の先行の米国特許出願
は入力/出力ポートの形状をより融通性のあるものにす
る1つの方法を述べている。そこでは、設計者がチップ
上に論理回路を組むたてるとき、ユーザはヒューズを飛
ばしたりまたは飛ばさなかったりといったフィールドプ
ログラミング技術を用いたセレクタ手段を設定すること
によって、所与の出力ピンに出力信号の2つの型のうち
1つを選択することができる。こうして、たとえば設計
者は選択された論理アレイパッケージを所望するとI/
Oピン上にレジスタした出力および組合わせ出力を置く
ことができる。
る、「単一出力での複数個の信号のいずれかを生産する
ための装置(APPARATUS FOR PROD
UCING ANY ONE OF A PLURAL
ITY OF SIGNALSAT A SINGLE
OUTPUT)」と題される、連続番号第433,2
53,1982年10月7日出願の先行の米国特許出願
は入力/出力ポートの形状をより融通性のあるものにす
る1つの方法を述べている。そこでは、設計者がチップ
上に論理回路を組むたてるとき、ユーザはヒューズを飛
ばしたりまたは飛ばさなかったりといったフィールドプ
ログラミング技術を用いたセレクタ手段を設定すること
によって、所与の出力ピンに出力信号の2つの型のうち
1つを選択することができる。こうして、たとえば設計
者は選択された論理アレイパッケージを所望するとI/
Oピン上にレジスタした出力および組合わせ出力を置く
ことができる。
【0005】先行技術のプログラム可能アレイ論理素子
の設計の融通性を増すための別の方法では、出力論理に
選択可能なフィードバックを提供し、そのため設計者は
フィールドプログラミング技術を用いて実際上I/Oピ
ンを入力ピンとして扱ってI/Oピンから論理アレイま
で直接にフィードバック経路を設けるか、または論理ア
レイからレジスタした出力をフィードバックとして選択
するかを選んでもよい。この種のフィードバックシステ
ムはアドバンスト・マイクロ・ディバイシズのためのA
m PAL22V10で記される24−ピンIMOX プ
ログラム可能アレイ論理素子(PALはモノリシック・
メモリズ・インコーポレイテッド(Monolithic Memorie
s,Inc.)の登録商標である)製品文献に説明されてい
る。AMPAL22V10に関連した先行の情報印刷物
は1983年6月、カリフォルニア、サニィベイルのア
ドバンスト・マイクロ・ディバイシズ・インコーポレイ
テッド(Advanced Micro Devices, Inc.)によって発表
された。この先行した情報はこの発明のさらに他の背景
のために参考にしてもよい。
の設計の融通性を増すための別の方法では、出力論理に
選択可能なフィードバックを提供し、そのため設計者は
フィールドプログラミング技術を用いて実際上I/Oピ
ンを入力ピンとして扱ってI/Oピンから論理アレイま
で直接にフィードバック経路を設けるか、または論理ア
レイからレジスタした出力をフィードバックとして選択
するかを選んでもよい。この種のフィードバックシステ
ムはアドバンスト・マイクロ・ディバイシズのためのA
m PAL22V10で記される24−ピンIMOX プ
ログラム可能アレイ論理素子(PALはモノリシック・
メモリズ・インコーポレイテッド(Monolithic Memorie
s,Inc.)の登録商標である)製品文献に説明されてい
る。AMPAL22V10に関連した先行の情報印刷物
は1983年6月、カリフォルニア、サニィベイルのア
ドバンスト・マイクロ・ディバイシズ・インコーポレイ
テッド(Advanced Micro Devices, Inc.)によって発表
された。この先行した情報はこの発明のさらに他の背景
のために参考にしてもよい。
【0006】上で説明された先行技術の出力セレクタお
よびフィードバックセレクタの両方は、特定のI/Oピ
ンにフィードバックまたは出力の型に、設計に組入れた
かまたはフィールドプログラムした選択の型を含んだ。
したがって、ユーザは素子のための各I/Oピンの1つ
の形状に限定された。融通性のある出力論理回路を提供
することが所望であるので、融通性が増加し、かつ先行
技術の限界を克服する出力論理回路が必要である。
よびフィードバックセレクタの両方は、特定のI/Oピ
ンにフィードバックまたは出力の型に、設計に組入れた
かまたはフィールドプログラムした選択の型を含んだ。
したがって、ユーザは素子のための各I/Oピンの1つ
の形状に限定された。融通性のある出力論理回路を提供
することが所望であるので、融通性が増加し、かつ先行
技術の限界を克服する出力論理回路が必要である。
【0007】さらに、ユーザが各I/Oピンを先行技術
の出力論理回路として形づくることができた一方で、I
/Oピンをまた入力論理回路して形づくることがしばし
ば非常に望ましい。さらに、内部の状態カウンタを用い
るシーケンサ内でそのような論理回路を用いるので、論
理回路内に入力、出力または埋込まれた状態レジスタと
して、またはその代わりに入力または出力のトランスペ
アレントラッチとしてレジスタを配置することがしばし
ば望ましい。埋込レジスタとは、回路出力を直接には行
なわない内部レジスタのことをいう。埋込レジスタの出
力が回路出力となるためには、他のロジック回路を経由
する必要がある。トランスペアレントラッチとは、フリ
ップフロップと類似の記憶デバイスであって、ラッチが
可能化されている場合にはその出力は入力に伴って変化
し、ラッチが不能化されている場合には、その最後の値
を保持する。したがって、融通性をもって入力または出
力のいずれかのモードで形づくられ得、そしてそこでレ
ジスタ/ラッチが融通性をもって利用される入力/出力
回路が必要である。論理アレイへのフィードバックの制
御に対する必要性、出力信号の可能化に関する制御およ
びレジスタをプリロード、リセットおよびプレセットす
る態様での融通性が、出力論理回路に欠けている所望の
特徴として認められる。
の出力論理回路として形づくることができた一方で、I
/Oピンをまた入力論理回路して形づくることがしばし
ば非常に望ましい。さらに、内部の状態カウンタを用い
るシーケンサ内でそのような論理回路を用いるので、論
理回路内に入力、出力または埋込まれた状態レジスタと
して、またはその代わりに入力または出力のトランスペ
アレントラッチとしてレジスタを配置することがしばし
ば望ましい。埋込レジスタとは、回路出力を直接には行
なわない内部レジスタのことをいう。埋込レジスタの出
力が回路出力となるためには、他のロジック回路を経由
する必要がある。トランスペアレントラッチとは、フリ
ップフロップと類似の記憶デバイスであって、ラッチが
可能化されている場合にはその出力は入力に伴って変化
し、ラッチが不能化されている場合には、その最後の値
を保持する。したがって、融通性をもって入力または出
力のいずれかのモードで形づくられ得、そしてそこでレ
ジスタ/ラッチが融通性をもって利用される入力/出力
回路が必要である。論理アレイへのフィードバックの制
御に対する必要性、出力信号の可能化に関する制御およ
びレジスタをプリロード、リセットおよびプレセットす
る態様での融通性が、出力論理回路に欠けている所望の
特徴として認められる。
【0008】さらに、ユーザの選択で、通常のクロック
からと同様、論理アレイからも個々の出力論理回路のレ
ジスタ/ラッチのクロック動作を可能にすることがしば
しば望ましい。特に出力論理回路を用いる集積回路チッ
プが、各々がそれ自身のクロックを有する2つの列で配
置されるとき、1対のクロックからのユーザの選択を可
能にすることさえも所望されるかもしれない。
からと同様、論理アレイからも個々の出力論理回路のレ
ジスタ/ラッチのクロック動作を可能にすることがしば
しば望ましい。特に出力論理回路を用いる集積回路チッ
プが、各々がそれ自身のクロックを有する2つの列で配
置されるとき、1対のクロックからのユーザの選択を可
能にすることさえも所望されるかもしれない。
【0009】
【課題を解決するための手段】この発明は、形状のダイ
ナミック制御を可能にし、かつこの発明のユーザのため
に設計の融通性を増やす、入力/出力ポートの形状を制
御するための入力/出力(I/O)セルを含む。入力/
出力セルの形状は、この発明のI/Oセル内の種々のフ
ィールドプログラム可能ヒューズに関連して、ユーザが
プログラム可能アレイ論理素子によって発生された種々
の信号をまとめることによってダイナミックに制御され
る。
ナミック制御を可能にし、かつこの発明のユーザのため
に設計の融通性を増やす、入力/出力ポートの形状を制
御するための入力/出力(I/O)セルを含む。入力/
出力セルの形状は、この発明のI/Oセル内の種々のフ
ィールドプログラム可能ヒューズに関連して、ユーザが
プログラム可能アレイ論理素子によって発生された種々
の信号をまとめることによってダイナミックに制御され
る。
【0010】集積回路の入力/出力ポートの形状を制御
するための入力/出力論理素子が提供される。入力/出
力論理素子は第1の論理信号を集積回路の内部論理から
受取る。クロック/ラッチ可能化信号に応答して、レジ
スタされた信号を与えるために論理信号をラッチするた
めのヒューズ−プログラム可能レジスタ/ラッチはI/
O論理素子に含まれる。ヒューズ−プログラム可能出力
選択マルチプレクサは論理信号とレジスタされた信号の
両方を受取り、出力選択信号にもまた応答して、第1の
論理信号かまたはレジスタされた信号のいずれかを出力
論理手段からの出力として選択する。ヒューズ−プログ
ラム可能入力選択マルチプレクサは第1の論理信号と第
1のフィードバック信号の両方を受取り、そして代わり
に第1のフィードバック信号をレジスタ/ラッチに与え
ることができる。入力選択制御信号は信号の選択がレジ
スタ/ラッチに与えられることを可能にし、そしてまた
内部論理によって発生された信号または外部から与えら
れた信号によってレジスタ/ラッチのプリロードの選択
を可能にする。
するための入力/出力論理素子が提供される。入力/出
力論理素子は第1の論理信号を集積回路の内部論理から
受取る。クロック/ラッチ可能化信号に応答して、レジ
スタされた信号を与えるために論理信号をラッチするた
めのヒューズ−プログラム可能レジスタ/ラッチはI/
O論理素子に含まれる。ヒューズ−プログラム可能出力
選択マルチプレクサは論理信号とレジスタされた信号の
両方を受取り、出力選択信号にもまた応答して、第1の
論理信号かまたはレジスタされた信号のいずれかを出力
論理手段からの出力として選択する。ヒューズ−プログ
ラム可能入力選択マルチプレクサは第1の論理信号と第
1のフィードバック信号の両方を受取り、そして代わり
に第1のフィードバック信号をレジスタ/ラッチに与え
ることができる。入力選択制御信号は信号の選択がレジ
スタ/ラッチに与えられることを可能にし、そしてまた
内部論理によって発生された信号または外部から与えら
れた信号によってレジスタ/ラッチのプリロードの選択
を可能にする。
【0011】専用のフィードバック経路は第1のフィー
ドバック信号を集積回路の内部の論理に導伝する。別の
フィードバック経路は第2のフィードバック信号を集積
回路の内部論理に導伝する。ヒューズ−プログラム可能
フィードバック選択マルチプレクサは第1の論理信号ま
たはレジスタ/ラッチされた信号のいずれかを内部論理
への第2のフィードバック信号として選択する。さら
に、クロック信号および第2の論理信号に応答するヒュ
ーズ−プログラム可能クロック選択マルチプレクサはク
ロック信号を選択し、レジスタをクロック動作させるか
またはラッチを可能化する。したがって、レジスタ/ラ
ッチ、入力選択マルチプレクサ、出力選択マルチプレク
サ、フィードバックマルチプレクサおよびクロック選択
マルチプレクサはそれらのそれぞれのプログラム可能ヒ
ューズおよびダイナミック制御信号の組合わせによって
制御可能である。
ドバック信号を集積回路の内部の論理に導伝する。別の
フィードバック経路は第2のフィードバック信号を集積
回路の内部論理に導伝する。ヒューズ−プログラム可能
フィードバック選択マルチプレクサは第1の論理信号ま
たはレジスタ/ラッチされた信号のいずれかを内部論理
への第2のフィードバック信号として選択する。さら
に、クロック信号および第2の論理信号に応答するヒュ
ーズ−プログラム可能クロック選択マルチプレクサはク
ロック信号を選択し、レジスタをクロック動作させるか
またはラッチを可能化する。したがって、レジスタ/ラ
ッチ、入力選択マルチプレクサ、出力選択マルチプレク
サ、フィードバックマルチプレクサおよびクロック選択
マルチプレクサはそれらのそれぞれのプログラム可能ヒ
ューズおよびダイナミック制御信号の組合わせによって
制御可能である。
【0012】さらなる融通性およびダイナミック制御は
出力可能化信号に応答して出力選択マルチプレクサから
選択された信号を集積回路パッケージ上のI/Oポート
への出力信号として与えるための出力反転バッファを備
えた好ましい実施例において達成される。また、集積回
路の内部論理または外部ピンのいずれかからの出力可能
化信号のソースの選択を可能にする、出力可能化信号を
ダイナミックに与えるためのマルチプレクサ手段が含ま
れる。 融通性およびダイナミック制御を与えるための
他の手段は、非同期のリセットまたはプリセット信号を
レジスタ/ラッチにダイナミックに与えるための手段を
含む。さらに、I/Oポートはフィードバック手段から
独立した入力を集積回路内部論理に与えるような形状に
されてもよい。レジスタクロック/ラッチ可能化極性、
出力可能化極性、および非同期リセットおよびプリセッ
ト極性をプログラムするための手段もまた含まれる。
出力可能化信号に応答して出力選択マルチプレクサから
選択された信号を集積回路パッケージ上のI/Oポート
への出力信号として与えるための出力反転バッファを備
えた好ましい実施例において達成される。また、集積回
路の内部論理または外部ピンのいずれかからの出力可能
化信号のソースの選択を可能にする、出力可能化信号を
ダイナミックに与えるためのマルチプレクサ手段が含ま
れる。 融通性およびダイナミック制御を与えるための
他の手段は、非同期のリセットまたはプリセット信号を
レジスタ/ラッチにダイナミックに与えるための手段を
含む。さらに、I/Oポートはフィードバック手段から
独立した入力を集積回路内部論理に与えるような形状に
されてもよい。レジスタクロック/ラッチ可能化極性、
出力可能化極性、および非同期リセットおよびプリセッ
ト極性をプログラムするための手段もまた含まれる。
【0013】出力可能化信号をダイナミックに与えるた
めの手段と、非同期リセットおよびプリセット信号をダ
イナミックに与えるための手段と、第2の論理クロック
信号をダイナミックに与えるための手段と、リセットお
よびプリセット信号を与えるための手段がこの発明に含
まれる。
めの手段と、非同期リセットおよびプリセット信号をダ
イナミックに与えるための手段と、第2の論理クロック
信号をダイナミックに与えるための手段と、リセットお
よびプリセット信号を与えるための手段がこの発明に含
まれる。
【0014】この発明のI/OセルはI/Oポートで様
々な入力アーキテクチャをおよびそのI/Oポートで様
々な出力アーキテクチャを呈示するように形づくられ得
る。専用の入力、レジスタされた入力またはラッチされ
た入力が与えられることができ、そして専用の入力の場
合、レジスタ/ラッチはまた埋込状態レジスタとして用
いられ得る。その出力モードで、セルはレジスタされた
出力と組合わせの出力とラッチされた出力とを与えるこ
とができる。ヒューズ−プログラム可能入力選択マルチ
プレクサに関連したレジスタ/ラッチは、入力、出力の
ためにまたは埋込レジスタとして用いられ得、そのマル
チプレクサは、内部の論理またはI/Oピンによって与
えられた信号の間で選択し、前者の場合ではレジスタ/
ラッチは出力レジスタとして動作し、後者の場合ではI
/Oセルは内部論理へのレジスタされた入力を与える。
I/Oセルのこの特徴は非同期入力信号を同期化させる
ために非常に有用である。
々な入力アーキテクチャをおよびそのI/Oポートで様
々な出力アーキテクチャを呈示するように形づくられ得
る。専用の入力、レジスタされた入力またはラッチされ
た入力が与えられることができ、そして専用の入力の場
合、レジスタ/ラッチはまた埋込状態レジスタとして用
いられ得る。その出力モードで、セルはレジスタされた
出力と組合わせの出力とラッチされた出力とを与えるこ
とができる。ヒューズ−プログラム可能入力選択マルチ
プレクサに関連したレジスタ/ラッチは、入力、出力の
ためにまたは埋込レジスタとして用いられ得、そのマル
チプレクサは、内部の論理またはI/Oピンによって与
えられた信号の間で選択し、前者の場合ではレジスタ/
ラッチは出力レジスタとして動作し、後者の場合ではI
/Oセルは内部論理へのレジスタされた入力を与える。
I/Oセルのこの特徴は非同期入力信号を同期化させる
ために非常に有用である。
【0015】レジスタ/ラッチはトランスペアレントラ
ッチとして働くようにヒューズ−プログラム可能であ
る。I/Oセルが出力セルとして形づくられるとき、こ
れはラッチされた出力を与える。セルが、信号がI/O
ピンに与えられる入力セルとして形づくられるとき、セ
ルはラッチされた入力を与える。ヒューズ−プログラム
可能クロック選択マルチプレクサはI/Oピンで与えら
れるクロック/ラッチ可能化信号かまたは内部論理によ
って発生された積の項の信号の間で選択する。クロック
/ラッチ可能化信号はレジスタ/ラッチに与えられ、そ
してもしセルがレジスタとして作用するように形づくら
れるならクロック信号として、そしてもしセルがラッチ
として作用するように形づくられるならラッチ可能化と
して機能を果たす。さらに、クロック/ラッチ可能化信
号には極性制御があり、これはクロック信号の立ち上が
りまたは立ち下がり端縁でレジスタをクロック動作さ
せ、そしてアクティブHIGHまたはアクティブLOW
ラッチ可能化信号でラッチを可能化することを可能にす
る。各非同期リセットおよびプリセットの積の項もまた
極性制御を有し、これはアクティブHIGHまたはアク
ティブLOWのリセット能力を可能にする。レジスタ/
ラッチをプリロードするためにチップ内部の論理または
チップの外部ピンのいずれかからのソースの選択のため
の手段が設けられている。 この発明の例示の実施例は
フィールドプログラム可能ヒューズで与えられている一
方、CMOS、EPROMおよびE2PROMメモリセ
ルがヒューズと同等なものとして代わりに開発される。
ッチとして働くようにヒューズ−プログラム可能であ
る。I/Oセルが出力セルとして形づくられるとき、こ
れはラッチされた出力を与える。セルが、信号がI/O
ピンに与えられる入力セルとして形づくられるとき、セ
ルはラッチされた入力を与える。ヒューズ−プログラム
可能クロック選択マルチプレクサはI/Oピンで与えら
れるクロック/ラッチ可能化信号かまたは内部論理によ
って発生された積の項の信号の間で選択する。クロック
/ラッチ可能化信号はレジスタ/ラッチに与えられ、そ
してもしセルがレジスタとして作用するように形づくら
れるならクロック信号として、そしてもしセルがラッチ
として作用するように形づくられるならラッチ可能化と
して機能を果たす。さらに、クロック/ラッチ可能化信
号には極性制御があり、これはクロック信号の立ち上が
りまたは立ち下がり端縁でレジスタをクロック動作さ
せ、そしてアクティブHIGHまたはアクティブLOW
ラッチ可能化信号でラッチを可能化することを可能にす
る。各非同期リセットおよびプリセットの積の項もまた
極性制御を有し、これはアクティブHIGHまたはアク
ティブLOWのリセット能力を可能にする。レジスタ/
ラッチをプリロードするためにチップ内部の論理または
チップの外部ピンのいずれかからのソースの選択のため
の手段が設けられている。 この発明の例示の実施例は
フィールドプログラム可能ヒューズで与えられている一
方、CMOS、EPROMおよびE2PROMメモリセ
ルがヒューズと同等なものとして代わりに開発される。
【0016】マルチプレクサ手段はユーザの選択で、通
常のクロックからと同様、論理アレイからも個々の出力
論理回路のレジスタ/ラッチのクロック動作を可能にす
るために設けられる。例示の実施例でこの特徴は、この
発明の入力/出力論理回路が、各々それ自身のクロック
を有して2列で配置されるとき、1対のクロックからの
ユーザ選択を可能にするために用いられる。クロックの
極性のユーザ選択を可能にするための手段もまた設けら
れている。
常のクロックからと同様、論理アレイからも個々の出力
論理回路のレジスタ/ラッチのクロック動作を可能にす
るために設けられる。例示の実施例でこの特徴は、この
発明の入力/出力論理回路が、各々それ自身のクロック
を有して2列で配置されるとき、1対のクロックからの
ユーザ選択を可能にするために用いられる。クロックの
極性のユーザ選択を可能にするための手段もまた設けら
れている。
【0017】
【実施例】第1図はこの発明のヒューズ−プログラム可
能入力/出力セル10の論理図である。第1図に示され
るセル10はI/Oピン12のような集積回路チップの
入力/出力ポートの形状を制御する。
能入力/出力セル10の論理図である。第1図に示され
るセル10はI/Oピン12のような集積回路チップの
入力/出力ポートの形状を制御する。
【0018】入力/出力セル10はプログラム可能AN
Dアレイのようなプログラム可能アレイ論理(PAL)
素子に接続され、これは1組のライン14上に論理信号
を発生する。プログラム可能ANDアレイの構造は以下
により詳細に論じられる。技術分野では認められるよう
に、複数個のプログラム可能ANDアレイからの論理信
号の組合わせなどの、この発明の制御信号をダイナミッ
クに与えるための他の手段が用いられ得る。
Dアレイのようなプログラム可能アレイ論理(PAL)
素子に接続され、これは1組のライン14上に論理信号
を発生する。プログラム可能ANDアレイの構造は以下
により詳細に論じられる。技術分野では認められるよう
に、複数個のプログラム可能ANDアレイからの論理信
号の組合わせなどの、この発明の制御信号をダイナミッ
クに与えるための他の手段が用いられ得る。
【0019】「積項」と呼ばれる種々の信号はライン1
4上をORゲート16に導伝される。これらのいわゆる
「積項」のさらなる説明もまた以下に含まれる。ORゲ
ート16は2入力/1出力ヒューズ−プログラム可能入
力選択マルチプレクサ(MUX)18の第1の(1D)
入力に接続される。MUX18は制御選択入力(S0)
で、その1Dおよび10入力端子でMUX18に与えら
れるどの信号がMUX18の出力端子で発生されるかを
決定する信号を受取る。
4上をORゲート16に導伝される。これらのいわゆる
「積項」のさらなる説明もまた以下に含まれる。ORゲ
ート16は2入力/1出力ヒューズ−プログラム可能入
力選択マルチプレクサ(MUX)18の第1の(1D)
入力に接続される。MUX18は制御選択入力(S0)
で、その1Dおよび10入力端子でMUX18に与えら
れるどの信号がMUX18の出力端子で発生されるかを
決定する信号を受取る。
【0020】ORゲート19はプログラム可能ANDア
レイによって発生される積項としてプリロード制御信号
を第1の入力で受取り、そしてフィールド−プログラム
可能ヒューズ20はORゲート19の第2の入力に接続
される。集積回路チップの外部の端子(ピン)から導伝
される信号はORゲート19の第3の入力に与えられ
る。ORゲート19の出力で発生される信号はMUX1
8の制御選択入力(S0)に導伝される。
レイによって発生される積項としてプリロード制御信号
を第1の入力で受取り、そしてフィールド−プログラム
可能ヒューズ20はORゲート19の第2の入力に接続
される。集積回路チップの外部の端子(ピン)から導伝
される信号はORゲート19の第3の入力に与えられ
る。ORゲート19の出力で発生される信号はMUX1
8の制御選択入力(S0)に導伝される。
【0021】各フィールド−プログラム可能ヒューズ回
路は高電位Vccに接続される抵抗器(図示されていな
い)を含む。抵抗器と並列にヒューズが接地に接続され
る。ヒューズはフィールドプログラム可能ヒューズであ
り、これはユーザが入力選択およびクロック極性のよう
な種々の特徴を選択するための素子を組立てるとき、ユ
ーザが所望するように飛ばされたりまたは飛ばされなか
ったりしてもよい。制御信号をダイナミックに与えるた
めの手段は、静電フィールド−プログラム可能入力によ
って実現される代わりに、プログラム可能ANDアレ
イ、プログラム可能ANDアレイの組合わせなどによっ
て発生される積項によって実現され得る。さらに、フィ
ールドプログラム可能ヒューズとして図面に示され、か
つここで説明される状態要素によって決定される制御信
号はCMOS、EPROM、またはE2PROMメモリ
要素によってか、または集積回路の外部ピンに与えられ
る信号によって代わりに与えられてもよいことは当業者
によって認められるであろう。
路は高電位Vccに接続される抵抗器(図示されていな
い)を含む。抵抗器と並列にヒューズが接地に接続され
る。ヒューズはフィールドプログラム可能ヒューズであ
り、これはユーザが入力選択およびクロック極性のよう
な種々の特徴を選択するための素子を組立てるとき、ユ
ーザが所望するように飛ばされたりまたは飛ばされなか
ったりしてもよい。制御信号をダイナミックに与えるた
めの手段は、静電フィールド−プログラム可能入力によ
って実現される代わりに、プログラム可能ANDアレ
イ、プログラム可能ANDアレイの組合わせなどによっ
て発生される積項によって実現され得る。さらに、フィ
ールドプログラム可能ヒューズとして図面に示され、か
つここで説明される状態要素によって決定される制御信
号はCMOS、EPROM、またはE2PROMメモリ
要素によってか、または集積回路の外部ピンに与えられ
る信号によって代わりに与えられてもよいことは当業者
によって認められるであろう。
【0022】MUX18の出力端子はヒューズ−プログ
ラム可能出力、入力または埋込D型レジスタ/ラッチ2
2のデータ入力(D)に接続される。レジスタ22は、
レジスタ22の制御(C)入力に接続されるヒューズ2
3の状態に依存して、トランスペアレントラッチか、ま
たは出力、入力、もしくは埋込レジスタのいずれかとし
て機能を果たすようにフィールド−プログラム可能レジ
スタ/ラッチヒューズ23によってプログラム可能であ
る。ライン24上のクロック/ラッチ可能化(CLK/
LE)信号に応答して、レジスタ/ラッチ22はヒュー
ズ23の状態に依存して、MUX18から受取られた論
理信号をラッチするか、またはQ出力端子でレジスタさ
れた信号を発生するかのいずれかである。その代わり
に、レジスタ/ラッチ22の状態はヒューズ20の状態
に関連して選ばれる、プログラム可能ANDアレイから
または外部ピンから受取られるプリロード制御信号を与
えることによってセットされてもよい。
ラム可能出力、入力または埋込D型レジスタ/ラッチ2
2のデータ入力(D)に接続される。レジスタ22は、
レジスタ22の制御(C)入力に接続されるヒューズ2
3の状態に依存して、トランスペアレントラッチか、ま
たは出力、入力、もしくは埋込レジスタのいずれかとし
て機能を果たすようにフィールド−プログラム可能レジ
スタ/ラッチヒューズ23によってプログラム可能であ
る。ライン24上のクロック/ラッチ可能化(CLK/
LE)信号に応答して、レジスタ/ラッチ22はヒュー
ズ23の状態に依存して、MUX18から受取られた論
理信号をラッチするか、またはQ出力端子でレジスタさ
れた信号を発生するかのいずれかである。その代わり
に、レジスタ/ラッチ22の状態はヒューズ20の状態
に関連して選ばれる、プログラム可能ANDアレイから
または外部ピンから受取られるプリロード制御信号を与
えることによってセットされてもよい。
【0023】第1図に示される入力/出力セル10はさ
らに出力選択4ないし1のマルチプレクサ26を含み、
これは第1の真および第1の補数の入力端子でレジスタ
/ラッチ22によって発生される信号を、第2の真よび
第2の補数の入力端子でORゲート16によって発生さ
れる信号を受取る。
らに出力選択4ないし1のマルチプレクサ26を含み、
これは第1の真および第1の補数の入力端子でレジスタ
/ラッチ22によって発生される信号を、第2の真よび
第2の補数の入力端子でORゲート16によって発生さ
れる信号を受取る。
【0024】出力選択マルチプレクサ(MUX)26は
それぞれライン28および30上に設けられる出力選択
入力S1、S2に与えられる信号の状態に依存して、出
力端子でDフリップフロップ22の出力で発生される信
号か、その補数か、ORゲート16によって発生される
論理信号か、またはその補数のいずれかを発生する。1
対のフィールドプログラム可能ヒューズ31および32
はそれぞれライン28および30に接続され、これはそ
れぞれ入力S1およびS2に与えられる出力選択信号の
状態を決定する。入力S1に接続されるヒューズ31は
「出力選択」を決定し、そして入力S2に接続されるヒ
ューズ32は「出力極性」を決定する。
それぞれライン28および30上に設けられる出力選択
入力S1、S2に与えられる信号の状態に依存して、出
力端子でDフリップフロップ22の出力で発生される信
号か、その補数か、ORゲート16によって発生される
論理信号か、またはその補数のいずれかを発生する。1
対のフィールドプログラム可能ヒューズ31および32
はそれぞれライン28および30に接続され、これはそ
れぞれ入力S1およびS2に与えられる出力選択信号の
状態を決定する。入力S1に接続されるヒューズ31は
「出力選択」を決定し、そして入力S2に接続されるヒ
ューズ32は「出力極性」を決定する。
【0025】第1図のヒューズプログラム可能入力/出
力セル10には、ヒューズプログラム可能2入力/1出
力フィードバックマルチプレクサ(MUX)38が含ま
れる。フィードバックMUX38は1D入力端子でOR
ゲート16によって発生される論理信号を受取る。MU
X38は10入力端子でレジスタ/ラッチ22の出力端
子で発生される信号を受取る。
力セル10には、ヒューズプログラム可能2入力/1出
力フィードバックマルチプレクサ(MUX)38が含ま
れる。フィードバックMUX38は1D入力端子でOR
ゲート16によって発生される論理信号を受取る。MU
X38は10入力端子でレジスタ/ラッチ22の出力端
子で発生される信号を受取る。
【0026】フィードバックMUX38はその出力端子
で、MUX38の制御選択入力(S0)に接続されるフ
ィールド−プログラム可能ヒューズ40によって制御さ
れる、その1Dまたは1O端子に与えられる信号の1つ
を発生する。こうしてS0端子に与えられるフィードバ
ック選択制御信号に応答して、フィードバックMUX3
8はその1Dまたは1O入力端子に与えられる信号から
選択して、ライン42上にフィードバック信号を発生す
る。ライン42上のフィードバック信号は集積回路内部
の論理回路へのフィードバックのために真、および補数
のバッファ44のような入力バッファに導伝される。
で、MUX38の制御選択入力(S0)に接続されるフ
ィールド−プログラム可能ヒューズ40によって制御さ
れる、その1Dまたは1O端子に与えられる信号の1つ
を発生する。こうしてS0端子に与えられるフィードバ
ック選択制御信号に応答して、フィードバックMUX3
8はその1Dまたは1O入力端子に与えられる信号から
選択して、ライン42上にフィードバック信号を発生す
る。ライン42上のフィードバック信号は集積回路内部
の論理回路へのフィードバックのために真、および補数
のバッファ44のような入力バッファに導伝される。
【0027】第1図に示される入力/出力セル10は4
入力、1出力プログラム可能クロック信号選択マルチプ
レクサ(CLK SELECT MUX)46をさらに
含み、これは真および補数の入力端子でクロック(CL
K)信号を、そして真および補数の入力端子で独立した
クロック動作する積項を受取り、ライン24上に、レジ
スタ/ラッチ22のクロック入力で受取られるクロック
/ラッチ可能化(CLK/LE)信号を発生する。クロ
ック手段(図示されていない)はクロック信号CLKを
与え、そしてプログラム可能ANDアレイ(図示されて
いない)は積項(CPT)を与える。1対のフィールド
−プログラム可能ヒューズ47および48はMUX46
の制御選択出力に接続され、その状態はMUX46の入
力で与えられる信号を決定し、これはCLK SELE
CT MUX46の出力で発生されるであろう。
入力、1出力プログラム可能クロック信号選択マルチプ
レクサ(CLK SELECT MUX)46をさらに
含み、これは真および補数の入力端子でクロック(CL
K)信号を、そして真および補数の入力端子で独立した
クロック動作する積項を受取り、ライン24上に、レジ
スタ/ラッチ22のクロック入力で受取られるクロック
/ラッチ可能化(CLK/LE)信号を発生する。クロ
ック手段(図示されていない)はクロック信号CLKを
与え、そしてプログラム可能ANDアレイ(図示されて
いない)は積項(CPT)を与える。1対のフィールド
−プログラム可能ヒューズ47および48はMUX46
の制御選択出力に接続され、その状態はMUX46の入
力で与えられる信号を決定し、これはCLK SELE
CT MUX46の出力で発生されるであろう。
【0028】独立したクロック動作する積項(CPT)
はクロック動作する積項をダイナミックに提供するため
の手段によって、ライン24上にクロック/ラッチ可能
化信号CLK/LEを発生する。第1図に示されるよう
に、これはプログラム可能ANDアレイ(図示されてい
ない)または他の論理回路を用いて達成されてもよい。
はクロック動作する積項をダイナミックに提供するため
の手段によって、ライン24上にクロック/ラッチ可能
化信号CLK/LEを発生する。第1図に示されるよう
に、これはプログラム可能ANDアレイ(図示されてい
ない)または他の論理回路を用いて達成されてもよい。
【0029】第1図に示される好ましい実施例の付加の
特徴は、レジスタ/ラッチ22のリセット(RST)入
力端子に独立した非同期リセット(ASYN RST)
信号をダイナミックに与えることを含む。これはプログ
ラム可能ANDアレイまたは他の論理回路によって第1
図で達成される。極性制御XORゲート54は第1の入
力端子でASYN RST信号を受取り、そしてフィー
ルドプログラム可能ヒューズ56はXORゲート54の
第2の入力に接続される。このフィールドプログラム技
術を用いることによって、ASYN RST信号の極性
は制御され得る。極性制御された非同期リセット信号
(AR)はゲート54の出力で発生され、そしてレジス
タ/ラッチ22のリセット(RST)端子に導伝され
る。非同期リセット信号はレジスタ/ラッチ22が、非
同期リセット信号ASYN RSTがHIGHにいくと
き、そのQ出力端子で論理ZERO出力信号を発生する
ことを引き起こす。この切換はレジスタ/ラッチ22に
与えられるCLK/LE信号と独立して発生する。非同
期リセット信号ARはレジスタ/ラッチ22によってラ
イン58上で受取られる。
特徴は、レジスタ/ラッチ22のリセット(RST)入
力端子に独立した非同期リセット(ASYN RST)
信号をダイナミックに与えることを含む。これはプログ
ラム可能ANDアレイまたは他の論理回路によって第1
図で達成される。極性制御XORゲート54は第1の入
力端子でASYN RST信号を受取り、そしてフィー
ルドプログラム可能ヒューズ56はXORゲート54の
第2の入力に接続される。このフィールドプログラム技
術を用いることによって、ASYN RST信号の極性
は制御され得る。極性制御された非同期リセット信号
(AR)はゲート54の出力で発生され、そしてレジス
タ/ラッチ22のリセット(RST)端子に導伝され
る。非同期リセット信号はレジスタ/ラッチ22が、非
同期リセット信号ASYN RSTがHIGHにいくと
き、そのQ出力端子で論理ZERO出力信号を発生する
ことを引き起こす。この切換はレジスタ/ラッチ22に
与えられるCLK/LE信号と独立して発生する。非同
期リセット信号ARはレジスタ/ラッチ22によってラ
イン58上で受取られる。
【0030】レジスタ/ラッチ22はまた、ライン60
上でそのプリセット(P)端子に導伝される独立した非
同期プリセット(ASYN PRST)信号を受取る。
極性制御XORゲート61は第1の入力端子でASYN
PRST信号を受取り、そしてフィールド−プログラ
ム可能ヒューズ59はXORゲート61の第2の入力に
接続される。このフィールド−プログラム技術を用いる
ことによって、ASYN PSRTの信号の極性は制御
され得る。極性制御された非同期プリセット信号(A
P)はゲート61の出力で発生され、レジスタ/ラッチ
22のプリセット(PRST)端子に導伝される。非同
期プリセット信号がセットされると、レジスタラッチ2
2のQ出力で発生される信号は、レジスタ/ラッチ22
によって受取られるCLK/LE信号によってクロック
動作されるとき、HIGH信号にセットされる。非同期
プリセット信号ASYN PRSTまたは非同期リセッ
ト信号ASYN RSTを与える手段は第1図には示さ
れていないが、プログラム可能ANDアレイなどによっ
て発生される種々の積項をダイナミックに用いて実現さ
れ得る。
上でそのプリセット(P)端子に導伝される独立した非
同期プリセット(ASYN PRST)信号を受取る。
極性制御XORゲート61は第1の入力端子でASYN
PRST信号を受取り、そしてフィールド−プログラ
ム可能ヒューズ59はXORゲート61の第2の入力に
接続される。このフィールド−プログラム技術を用いる
ことによって、ASYN PSRTの信号の極性は制御
され得る。極性制御された非同期プリセット信号(A
P)はゲート61の出力で発生され、レジスタ/ラッチ
22のプリセット(PRST)端子に導伝される。非同
期プリセット信号がセットされると、レジスタラッチ2
2のQ出力で発生される信号は、レジスタ/ラッチ22
によって受取られるCLK/LE信号によってクロック
動作されるとき、HIGH信号にセットされる。非同期
プリセット信号ASYN PRSTまたは非同期リセッ
ト信号ASYN RSTを与える手段は第1図には示さ
れていないが、プログラム可能ANDアレイなどによっ
て発生される種々の積項をダイナミックに用いて実現さ
れ得る。
【0031】第1図の入力/出力セル10はまた出力選
択MUX26によって発生される出力信号を受取る出力
反転バッファ62を含む。出力反転バッファ62はライ
ン64上で受取られる出力可能化信号によって可能化さ
れる。ライン64上に出力可能化信号をダイナミックに
与えるための手段もまた含まれる。第1図に示されるよ
うに、プログラム可能ANDアレイによって与えられる
積項はライン68a上のプログラム可能4入力、1出力
出力可能化マルチプレクサ(MUX)66の入力に与え
られる。MUX66はまた第2の入力で、信号ライン6
8bを介して集積回路チップの外部ピンから出力可能化
信号を受取る。MUX66はまた第3および第4の入力
で、それぞれ高電位Vccおよび接地電位Gndを受取
る。1対のフィールド−プログラム可能ヒューズ69お
よび70は、MUX66の1対の出力選択入力に接続さ
れ、これはMUX66の出力で発生される信号を決定す
る。MUX66によって発生される出力可能化信号は信
号ライン64を介してバッファ62に導伝される。バッ
ファ62によって発生される信号はI/Oピン12に、
INPUT SELECT MUX18の10入力端子
に導伝され、そしてフィードバック回路経路72を介し
てI/Oピン12から直接に新および補数バッファ74
に導伝される。バッファ74の出力端子で発生された信
号はチップ内部の回路に導伝される。
択MUX26によって発生される出力信号を受取る出力
反転バッファ62を含む。出力反転バッファ62はライ
ン64上で受取られる出力可能化信号によって可能化さ
れる。ライン64上に出力可能化信号をダイナミックに
与えるための手段もまた含まれる。第1図に示されるよ
うに、プログラム可能ANDアレイによって与えられる
積項はライン68a上のプログラム可能4入力、1出力
出力可能化マルチプレクサ(MUX)66の入力に与え
られる。MUX66はまた第2の入力で、信号ライン6
8bを介して集積回路チップの外部ピンから出力可能化
信号を受取る。MUX66はまた第3および第4の入力
で、それぞれ高電位Vccおよび接地電位Gndを受取
る。1対のフィールド−プログラム可能ヒューズ69お
よび70は、MUX66の1対の出力選択入力に接続さ
れ、これはMUX66の出力で発生される信号を決定す
る。MUX66によって発生される出力可能化信号は信
号ライン64を介してバッファ62に導伝される。バッ
ファ62によって発生される信号はI/Oピン12に、
INPUT SELECT MUX18の10入力端子
に導伝され、そしてフィードバック回路経路72を介し
てI/Oピン12から直接に新および補数バッファ74
に導伝される。バッファ74の出力端子で発生された信
号はチップ内部の回路に導伝される。
【0032】以前に述べられたように、プログラム可能
ヒューズ20、31、32、40、56、59、69お
よび70による第1図に示される回路要素の制御は、回
路10を含む集積回路チップ内部の回路によって発生さ
れる積項によって代わりに与えられることができる。別
のそれに代る方法としては当業者にとって認められるで
あろうように、集積回路チップの外部端子(ピン)に与
えられる信号によってこれらの要素のいずれかを制御す
ることである。第2図に示される回路の説明を簡潔にす
るために、点線76内の入力/出力セル10の部分は入
力/出力(I/O)論理マクロセル78と称される。
ヒューズ20、31、32、40、56、59、69お
よび70による第1図に示される回路要素の制御は、回
路10を含む集積回路チップ内部の回路によって発生さ
れる積項によって代わりに与えられることができる。別
のそれに代る方法としては当業者にとって認められるで
あろうように、集積回路チップの外部端子(ピン)に与
えられる信号によってこれらの要素のいずれかを制御す
ることである。第2図に示される回路の説明を簡潔にす
るために、点線76内の入力/出力セル10の部分は入
力/出力(I/O)論理マクロセル78と称される。
【0033】この発明の入力/出力セル10の機能をよ
り明確に論じるために、第2図はプログラム可能アレイ
論理(PAL)素子100でのこの発明の実現化例を示
す。第2図に示されるプログラム可能アレイ論理(PA
L)素子100は、論理セルの他の組合わせが用いられ
得るけれども、当業者にとって馴染みの深い積の総和の
機構を用いて構成される。したがって複数個の多重入力
プログラム可能ANDアレイ101が素子上に形成され
る。ANDアレイ101は、複数個の多重入力ORゲー
ト102を用いて合計される「積項」として周知のもの
を提供する。したがって、ORゲート102の各々の出
力は「積の総和の項」である。PALの内部構造をさら
に詳細に知るためには、著作権1984年アドバンスト
・マイクロ・ディバイシズ・インコーポレイテッド(Ad
vanced Micro Devices, Inc.)の「プログラム可能アレ
イ論理ハンドブック(Programmable Array Logic
Handbook )」を参照することができる。
り明確に論じるために、第2図はプログラム可能アレイ
論理(PAL)素子100でのこの発明の実現化例を示
す。第2図に示されるプログラム可能アレイ論理(PA
L)素子100は、論理セルの他の組合わせが用いられ
得るけれども、当業者にとって馴染みの深い積の総和の
機構を用いて構成される。したがって複数個の多重入力
プログラム可能ANDアレイ101が素子上に形成され
る。ANDアレイ101は、複数個の多重入力ORゲー
ト102を用いて合計される「積項」として周知のもの
を提供する。したがって、ORゲート102の各々の出
力は「積の総和の項」である。PALの内部構造をさら
に詳細に知るためには、著作権1984年アドバンスト
・マイクロ・ディバイシズ・インコーポレイテッド(Ad
vanced Micro Devices, Inc.)の「プログラム可能アレ
イ論理ハンドブック(Programmable Array Logic
Handbook )」を参照することができる。
【0034】第2図の図はラインのグリッド110を用
いるプログラム可能ANDアレイを概略的に示す。第3
図はグリッド110の論理的同等物を例示するために用
いられる。第2図の垂直線103の各々は真および補数
のバッファ44および74からの入力信号104または
フィードバック信号の1つを表わす。第2図に示される
水平ライン105の各々は、プログラム可能ANDアレ
イ101へのラインの各交差111について1つの、複
数個の入力を表わす。第3図に例示されるように、水平
ラインと垂直ラインの各交差111は垂直ライン103
の1つとプログラム可能ANDアレイ101への多重入
力112の1つとの間の可融リンク105a として示さ
れる。プログラム可能ANDアレイ101は周知のヒュ
ーズプログラム技術を用いてフィールドプログラム可能
であり、特定のプログラム可能ANDアレイ101の積
項を制御する入力を選択する。
いるプログラム可能ANDアレイを概略的に示す。第3
図はグリッド110の論理的同等物を例示するために用
いられる。第2図の垂直線103の各々は真および補数
のバッファ44および74からの入力信号104または
フィードバック信号の1つを表わす。第2図に示される
水平ライン105の各々は、プログラム可能ANDアレ
イ101へのラインの各交差111について1つの、複
数個の入力を表わす。第3図に例示されるように、水平
ラインと垂直ラインの各交差111は垂直ライン103
の1つとプログラム可能ANDアレイ101への多重入
力112の1つとの間の可融リンク105a として示さ
れる。プログラム可能ANDアレイ101は周知のヒュ
ーズプログラム技術を用いてフィールドプログラム可能
であり、特定のプログラム可能ANDアレイ101の積
項を制御する入力を選択する。
【0035】第2図に見られるように、入力信号の各々
は真および補数のバッファ113のようなバッファを介
して入力ライン104に与えられる。真および補数のバ
ッファ113、44、74からの入力信号およびフィー
ドバック信号の各々はプログラム可能リンクを介してプ
ログラム可能アレイ論理素子上のプログラム可能AND
アレイ101のいずれかに連結され得る。こうしてプロ
グラム可能アレイ論理素子100はユーザによって形が
変えられ、広い多様な論理タスクをなしとげる。この発
明の出力論理回路10はプログラム可能アレイ論理素子
100の融通性を増す。
は真および補数のバッファ113のようなバッファを介
して入力ライン104に与えられる。真および補数のバ
ッファ113、44、74からの入力信号およびフィー
ドバック信号の各々はプログラム可能リンクを介してプ
ログラム可能アレイ論理素子上のプログラム可能AND
アレイ101のいずれかに連結され得る。こうしてプロ
グラム可能アレイ論理素子100はユーザによって形が
変えられ、広い多様な論理タスクをなしとげる。この発
明の出力論理回路10はプログラム可能アレイ論理素子
100の融通性を増す。
【0036】プログラム可能アレイ論理(PAL)素子
100上でのこの発明の入力/出力セル10の実現が説
明される。第1図に用いられる参照番号は同様の構成要
素を識別するために第2図で用いられるであろう。
100上でのこの発明の入力/出力セル10の実現が説
明される。第1図に用いられる参照番号は同様の構成要
素を識別するために第2図で用いられるであろう。
【0037】したがって、第1図に説明される入力/出
力論理マクロセル78はプログラム可能アレイ論理素子
内の入力/出力(I/O)ピン12の各々で、プログラ
ム可能アレイ論理素子100内に含まれる。この発明の
入力/出力セル10は、第1図を参照して上に詳細に論
じられる入力/出力ピン12を形づくる。
力論理マクロセル78はプログラム可能アレイ論理素子
内の入力/出力(I/O)ピン12の各々で、プログラ
ム可能アレイ論理素子100内に含まれる。この発明の
入力/出力セル10は、第1図を参照して上に詳細に論
じられる入力/出力ピン12を形づくる。
【0038】I/Oピンは第1図を参照して論じられた
反転バッファ62を介してI/O論理マクロセル76に
接続される。ライン64上に保持される出力可能化信号
はライン68上のプログラム可能ANDアレイから導伝
される積項から発生される。こうしてプログラム可能A
NDアレイから出力の総和を含む回路はライン64上に
出力可能化信号をダイナミックに提供する。
反転バッファ62を介してI/O論理マクロセル76に
接続される。ライン64上に保持される出力可能化信号
はライン68上のプログラム可能ANDアレイから導伝
される積項から発生される。こうしてプログラム可能A
NDアレイから出力の総和を含む回路はライン64上に
出力可能化信号をダイナミックに提供する。
【0039】第2図に示されるように、ライン14上の
論理信号はORゲート106a および106b からの積
項の総和の組合わせ信号として与えられる。第2図で
は、5つの別々のプログラム可能ANDゲート101か
らの信号を受取る5入力ORゲート106a が入力選択
MUX18によって受取られた組合わせの信号を与え
る。しかしながら、技術分野で認められるように、プロ
グラム可能ANDゲートのいかなる数もこの組合わせ信
号を与えるためにORゲート106a への入力として設
計され得る。
論理信号はORゲート106a および106b からの積
項の総和の組合わせ信号として与えられる。第2図で
は、5つの別々のプログラム可能ANDゲート101か
らの信号を受取る5入力ORゲート106a が入力選択
MUX18によって受取られた組合わせの信号を与え
る。しかしながら、技術分野で認められるように、プロ
グラム可能ANDゲートのいかなる数もこの組合わせ信
号を与えるためにORゲート106a への入力として設
計され得る。
【0040】好ましい実施例では、クロックは入力ピン
(図示されていない)に接続されており、ライン107
a 上のクロック信号CLKに加えて、ライン107上の
クロック(CK)信号をプログラム可能アレイに与え
る。第2図では、アレイへ入力を与えるクロック信号ラ
イン107と107a の間の接続はそれはこの発明に必
要ではないので図示されていない。
(図示されていない)に接続されており、ライン107
a 上のクロック信号CLKに加えて、ライン107上の
クロック(CK)信号をプログラム可能アレイに与え
る。第2図では、アレイへ入力を与えるクロック信号ラ
イン107と107a の間の接続はそれはこの発明に必
要ではないので図示されていない。
【0041】第1図を参照して論じられたライン60上
の入力選択MUX信号および同期プリセット信号以外
に、ダイナミック制御信号の各々は単一のプログラム可
能ANDアレイの出力として与えられる。したがって、
非同期リセット信号(ASYNRST)はライン120
上でプログラム可能ANDアレイの出力として与えられ
る。クロック動作する積項(CPT)信号はライン12
2上にプログラム可能ANDアレイの出力として与えら
れる。出力可能化選択信号は5入力ORゲート106b
を介してライン68b 上にプログラム可能ANDアレイ
の出力として与えられる。出力可能化信号はライン68
上にプログラム可能ANDアレイの出力として与えられ
る。上で述べられた制御信号のいずれも、もし所望され
るなら積の項の総和のようなより複雑な論理回路によっ
て実現され得る。
の入力選択MUX信号および同期プリセット信号以外
に、ダイナミック制御信号の各々は単一のプログラム可
能ANDアレイの出力として与えられる。したがって、
非同期リセット信号(ASYNRST)はライン120
上でプログラム可能ANDアレイの出力として与えられ
る。クロック動作する積項(CPT)信号はライン12
2上にプログラム可能ANDアレイの出力として与えら
れる。出力可能化選択信号は5入力ORゲート106b
を介してライン68b 上にプログラム可能ANDアレイ
の出力として与えられる。出力可能化信号はライン68
上にプログラム可能ANDアレイの出力として与えられ
る。上で述べられた制御信号のいずれも、もし所望され
るなら積の項の総和のようなより複雑な論理回路によっ
て実現され得る。
【0042】プログラム可能アレイ論理素子100上の
入力/出力セル10の各々は入力/出力論理マクロセル
76を含む。種々のダイナミック制御信号を与える手段
は単一のプログラム可能ANDアレイ101の出力から
の単純な積項としてか、または複数個のプログラム可能
ANDアレイを総和するORゲート102の出力からの
積項の総和のいずれかとして、種々の態様で形づくられ
得る。さらに、各I/Oピンは独特の形にされ得る。
入力/出力セル10の各々は入力/出力論理マクロセル
76を含む。種々のダイナミック制御信号を与える手段
は単一のプログラム可能ANDアレイ101の出力から
の単純な積項としてか、または複数個のプログラム可能
ANDアレイを総和するORゲート102の出力からの
積項の総和のいずれかとして、種々の態様で形づくられ
得る。さらに、各I/Oピンは独特の形にされ得る。
【0043】第2図に示されるプログラム可能アレイ論
理(PAL)素子100は2つの別々のI/Oピンを形
づくる2つの入力/出力セル10とともに例示されてい
る。しかしながら、省略記号116および117はいか
なる数のI/Oピンおよび入力も素子内に設計され得、
そしてプログラム可能アレイ論理グリッド110のいか
なる大きさも集積回路およびパッキング技術の制限内で
形成され得ることを示す。
理(PAL)素子100は2つの別々のI/Oピンを形
づくる2つの入力/出力セル10とともに例示されてい
る。しかしながら、省略記号116および117はいか
なる数のI/Oピンおよび入力も素子内に設計され得、
そしてプログラム可能アレイ論理グリッド110のいか
なる大きさも集積回路およびパッキング技術の制限内で
形成され得ることを示す。
【0044】典型的なプログラム可能アレイ論理素子は
たとえば24の外部ピンを含んでもよく、それらの大多
数はこの発明によって教えられたような入力/出力セル
10を用いる入力/出力ピンとして形づくられる。
たとえば24の外部ピンを含んでもよく、それらの大多
数はこの発明によって教えられたような入力/出力セル
10を用いる入力/出力ピンとして形づくられる。
【0045】第2図では、非同期プリセット信号ASY
N PRSTはプログラム可能アレイ論理素子100上
の出力論理マクロセル76のレジスタ/ラッチ22(第
1図を参照)のすべてに共通に与えられる。非同期プリ
セット信号はライン60上でプログラム可能ANDアレ
イの出力からの積項としてダイナミックに与えられる。
他のダイナミック制御信号と同様に、非同期プリセット
ASYN PRST信号または非同期リセット信号AS
YN RSTはこの発明に従った積の項の総和のような
他の論理回路で実現され得る。ASYN PRST信号
は図面を簡単にするために出力論理マクロセル76の各
々に接続されずに示されている。
N PRSTはプログラム可能アレイ論理素子100上
の出力論理マクロセル76のレジスタ/ラッチ22(第
1図を参照)のすべてに共通に与えられる。非同期プリ
セット信号はライン60上でプログラム可能ANDアレ
イの出力からの積項としてダイナミックに与えられる。
他のダイナミック制御信号と同様に、非同期プリセット
ASYN PRST信号または非同期リセット信号AS
YN RSTはこの発明に従った積の項の総和のような
他の論理回路で実現され得る。ASYN PRST信号
は図面を簡単にするために出力論理マクロセル76の各
々に接続されずに示されている。
【0046】プログラム可能アレイ論理素子100の機
能は11のプログラム可能ヒューズ20、23、31、
32、40、47、48、56、59、69および70
と関連してダイナミックに与えられた制御信号によって
向上される。この発明のヒューズ−プログラム可能入力
/出力セル10の機能説明は第IA表、第IB表、第I
C表、第ID表および第IE表で表の形で示されてい
る。
能は11のプログラム可能ヒューズ20、23、31、
32、40、47、48、56、59、69および70
と関連してダイナミックに与えられた制御信号によって
向上される。この発明のヒューズ−プログラム可能入力
/出力セル10の機能説明は第IA表、第IB表、第I
C表、第ID表および第IE表で表の形で示されてい
る。
【0047】第IA表に関すれば、I/Oセル10の種
々の可融リンク20、23、30、32および40は示
された機能を発生するようにセットされ得、そこではヒ
ューズ20の場合、項目「0」と「1」はそれぞれヒュ
ーズ20が入力選択MUX18がそれぞれ1D入力と1
0入力で信号を渡すようにセットされるという意味であ
る。ヒューズ23の場合、項目「0」および「1」はそ
れぞれ、ヒューズ23がレジスタ/ラッチ22がそれぞ
れレジスタとラッチとして動作するようにセットされる
という意味である。ヒューズ31(出力選択ヒューズ)
の場合、項目「0」および「1」はそれぞれ、ヒューズ
31が出力選択MUX26がそれぞれORゲート16お
よびレジスタ/ラッチ22から信号を渡すようにセット
されることを、そしてヒューズ32(出力極性ヒュー
ズ)の場合、項目「0」および「1」はそれぞれ、ヒュ
ーズ32が出力選択MUX26はそれぞれ真および補数
の入力で信号を渡すようにセットされることを意味す
る。ヒューズ40の場合、項目「0」および「1」はそ
れぞれヒューズ40がフィードバックMUX38がそれ
ぞれ「OR」ゲート16およびレジスタ/ラッチ22か
らの信号を渡すようにセットされることを意味する。第
IB図ないし第IE図における項目を解釈するために同
様の機構が用いられる。項目「X」は「関係がない」を
指す。「入力/出力」と示される列の項目はレジスタ/
ラッチ22(ヒューズ20および23によって制御され
る)によって行なわれる機能を示す。「出力極性」で示
される列の項目は出力選択MUX26によって発生され
る信号がアクティブHIGHかまたはアクティブLOW
(ヒューズ32によって制御される)のどちらであるか
を示し、そしてヒューズ31はMUX26で発生された
出力の性質を組合わせか、レジスタされたかまたはラッ
チされたかのいずれかとして決定する。「フィードバッ
ク」で示される列の項目はフィードバック選択MUX3
8(ヒューズ40によって制御される)によって発生さ
れる信号の性質を示す。
々の可融リンク20、23、30、32および40は示
された機能を発生するようにセットされ得、そこではヒ
ューズ20の場合、項目「0」と「1」はそれぞれヒュ
ーズ20が入力選択MUX18がそれぞれ1D入力と1
0入力で信号を渡すようにセットされるという意味であ
る。ヒューズ23の場合、項目「0」および「1」はそ
れぞれ、ヒューズ23がレジスタ/ラッチ22がそれぞ
れレジスタとラッチとして動作するようにセットされる
という意味である。ヒューズ31(出力選択ヒューズ)
の場合、項目「0」および「1」はそれぞれ、ヒューズ
31が出力選択MUX26がそれぞれORゲート16お
よびレジスタ/ラッチ22から信号を渡すようにセット
されることを、そしてヒューズ32(出力極性ヒュー
ズ)の場合、項目「0」および「1」はそれぞれ、ヒュ
ーズ32が出力選択MUX26はそれぞれ真および補数
の入力で信号を渡すようにセットされることを意味す
る。ヒューズ40の場合、項目「0」および「1」はそ
れぞれヒューズ40がフィードバックMUX38がそれ
ぞれ「OR」ゲート16およびレジスタ/ラッチ22か
らの信号を渡すようにセットされることを意味する。第
IB図ないし第IE図における項目を解釈するために同
様の機構が用いられる。項目「X」は「関係がない」を
指す。「入力/出力」と示される列の項目はレジスタ/
ラッチ22(ヒューズ20および23によって制御され
る)によって行なわれる機能を示す。「出力極性」で示
される列の項目は出力選択MUX26によって発生され
る信号がアクティブHIGHかまたはアクティブLOW
(ヒューズ32によって制御される)のどちらであるか
を示し、そしてヒューズ31はMUX26で発生された
出力の性質を組合わせか、レジスタされたかまたはラッ
チされたかのいずれかとして決定する。「フィードバッ
ク」で示される列の項目はフィードバック選択MUX3
8(ヒューズ40によって制御される)によって発生さ
れる信号の性質を示す。
【0048】
【表1】
【0049】
【表2】
【0050】
【表3】
【0051】
【表4】
【0052】
【表5】
【0053】具体例によって、飛ばされたヒューズ70
と関連したライン68a 上のプログラム可能なダイナミ
ックに変化する出力可能化信号は出力反転バッファ62
を不能化することができ、そしてI/Oピン12が入力
/出力論理マクロセル76の出力選択MUX26によっ
て与えられた出力と独立した入力信号を与えることを可
能にする。I/Oピン12からの入力信号はプログラム
可能論理アレイグリッド110へのフィードバックとし
てライン72の上で真および補数のバッファ74に与え
られる。ライン68上の出力可能化信号がダイナミック
に後ろに変化するとき、I/Oピン12は出力ピンとし
てその機能を再開する。
と関連したライン68a 上のプログラム可能なダイナミ
ックに変化する出力可能化信号は出力反転バッファ62
を不能化することができ、そしてI/Oピン12が入力
/出力論理マクロセル76の出力選択MUX26によっ
て与えられた出力と独立した入力信号を与えることを可
能にする。I/Oピン12からの入力信号はプログラム
可能論理アレイグリッド110へのフィードバックとし
てライン72の上で真および補数のバッファ74に与え
られる。ライン68上の出力可能化信号がダイナミック
に後ろに変化するとき、I/Oピン12は出力ピンとし
てその機能を再開する。
【0054】ライン120上にダイナミックに与えられ
た非同期リセット信号ASYN RSTを介して利用可
能な機能における向上の具体例は、以下のように進む。
ライン120上の非同期リセット信号ASYN RST
がHIGHになるとき、出力選択MUX26によって受
取られるレジスタ/ラッチ22の出力はLOWに変化す
るであろう。こうして出力選択MUX26によって受取
られたレジスタ/ラッチ22の出力の補数はHIGHに
行く。ダイナミックフィードバックMUX38選択信号
S0およびダイナミック出力選択MUX26信号S1お
よびS2はその時選択すべき予測可能なレジスタされた
出力を有し、これはORゲート16によって発生される
組合わせの論理信号から独立している。こうして、非同
期リセット信号ASYN RST、プログラム可能ヒュ
ーズ40を介したフィードバック選択信号S0、プログ
ラム可能ヒューズ32を介した出力選択信号S1および
ライン30を介して出力選択信号S2を制御する信号を
与えるプログラム可能ANDアレイのプログラミングを
まとめることによって、先行技術の素子ではなされ得な
いプログラム可能アレイ論理素子100の特定の機能が
実現され得る。制御信号の他の組合わせは他の機能を与
えるために考えられ得る。
た非同期リセット信号ASYN RSTを介して利用可
能な機能における向上の具体例は、以下のように進む。
ライン120上の非同期リセット信号ASYN RST
がHIGHになるとき、出力選択MUX26によって受
取られるレジスタ/ラッチ22の出力はLOWに変化す
るであろう。こうして出力選択MUX26によって受取
られたレジスタ/ラッチ22の出力の補数はHIGHに
行く。ダイナミックフィードバックMUX38選択信号
S0およびダイナミック出力選択MUX26信号S1お
よびS2はその時選択すべき予測可能なレジスタされた
出力を有し、これはORゲート16によって発生される
組合わせの論理信号から独立している。こうして、非同
期リセット信号ASYN RST、プログラム可能ヒュ
ーズ40を介したフィードバック選択信号S0、プログ
ラム可能ヒューズ32を介した出力選択信号S1および
ライン30を介して出力選択信号S2を制御する信号を
与えるプログラム可能ANDアレイのプログラミングを
まとめることによって、先行技術の素子ではなされ得な
いプログラム可能アレイ論理素子100の特定の機能が
実現され得る。制御信号の他の組合わせは他の機能を与
えるために考えられ得る。
【0055】PAL素子100の動作の向上の別の具体
例は、ユーザがレジスタ/ラッチ22を入力、出力とし
て、または埋込レジスタとしてダイナミックに配置する
ことができることを含む。プログラム可能ヒューズ20
に関連して、ORゲート16によって発生された積の項
の総和すなわち、入力選択MUX18の1D入力端子に
与えられる信号、を与えるプログラム可能ANDアレイ
をプログラミングすることによって、ユーザは出力選択
MUX26がレジスタ/ラッチ22のQ出力端子で発生
される信号をI/Oピン12に送ったりまたは送らなか
ったりすることを引き起こし、そしてOUTPUT S
ELECT MUX26の出力で与えられる信号が真お
よび補数のバッファ74を介してプログラム可能AND
アレイに戻って導伝されることを引き起こし得る。さら
に、プログラム可能アレイによって発生されるOE信号
のプログラミングをまとめることによって、反転バッフ
ァ62は不能化され得、そしてI/Oピン12は入力と
して機能を果たし、そのためそこに与えられる信号は真
および補数のバッファ74を介してプログラム可能AN
Dアレイに戻って導伝されるであろう。
例は、ユーザがレジスタ/ラッチ22を入力、出力とし
て、または埋込レジスタとしてダイナミックに配置する
ことができることを含む。プログラム可能ヒューズ20
に関連して、ORゲート16によって発生された積の項
の総和すなわち、入力選択MUX18の1D入力端子に
与えられる信号、を与えるプログラム可能ANDアレイ
をプログラミングすることによって、ユーザは出力選択
MUX26がレジスタ/ラッチ22のQ出力端子で発生
される信号をI/Oピン12に送ったりまたは送らなか
ったりすることを引き起こし、そしてOUTPUT S
ELECT MUX26の出力で与えられる信号が真お
よび補数のバッファ74を介してプログラム可能AND
アレイに戻って導伝されることを引き起こし得る。さら
に、プログラム可能アレイによって発生されるOE信号
のプログラミングをまとめることによって、反転バッフ
ァ62は不能化され得、そしてI/Oピン12は入力と
して機能を果たし、そのためそこに与えられる信号は真
および補数のバッファ74を介してプログラム可能AN
Dアレイに戻って導伝されるであろう。
【0056】第2図の実施例には示されていないが、非
同期プリセット信号は同様に、独立してこの発明の入力
/出力セル10に付加の融通性を与える入力/出力マク
ロセル76の各々にダイナミックに与えられ得る。
同期プリセット信号は同様に、独立してこの発明の入力
/出力セル10に付加の融通性を与える入力/出力マク
ロセル76の各々にダイナミックに与えられ得る。
【0057】レジスタ/ラッチ22から受取られる信号
とゲート16を介して出力選択MUX26によって発生
される信号から独立して受取られる組合わせの信号とを
選択するフィードバックマルチプレクサ38を提供する
ことによって、プログラム可能アレイ論理素子100の
性能を向上させる付加の特徴が見られる。こうしてヒュ
ーズ40を介したフィードバック選択とライン64上の
出力可能化信号をまとめることによって、反転バッファ
62は不能化され、レジスタまたは組合わせ信号のいず
れかである論理信号が真および補数のバッファ41を介
してプログラム可能論理アレイに戻って供給され得るの
と同時に、I/Oピン12がライン72を横切って入力
信号を真および補数のバッファ74に与えることを可能
にする。こうして真および補数バッファ44を介したフ
ィードバックは出力反転バッファ62の不能化によって
は影響されない。
とゲート16を介して出力選択MUX26によって発生
される信号から独立して受取られる組合わせの信号とを
選択するフィードバックマルチプレクサ38を提供する
ことによって、プログラム可能アレイ論理素子100の
性能を向上させる付加の特徴が見られる。こうしてヒュ
ーズ40を介したフィードバック選択とライン64上の
出力可能化信号をまとめることによって、反転バッファ
62は不能化され、レジスタまたは組合わせ信号のいず
れかである論理信号が真および補数のバッファ41を介
してプログラム可能論理アレイに戻って供給され得るの
と同時に、I/Oピン12がライン72を横切って入力
信号を真および補数のバッファ74に与えることを可能
にする。こうして真および補数バッファ44を介したフ
ィードバックは出力反転バッファ62の不能化によって
は影響されない。
【0058】前述の具体例が例示するように、プログラ
ム可能アレイ論理素子100の機能はこの発明の出力論
理回路10によって非常に向上される。さらに出力論理
回路10は集積回路チップ上で実現される特定の回路の
融通性およびダイナミック制御を高めるために様々な集
積回路素子で利用され得る。このように、チップ上で実
現される論理素子の数に関して所与の集積回路チップ上
の入力/出力ポートの数が比較的少ないことによって生
じる限界は最小にされ得る。
ム可能アレイ論理素子100の機能はこの発明の出力論
理回路10によって非常に向上される。さらに出力論理
回路10は集積回路チップ上で実現される特定の回路の
融通性およびダイナミック制御を高めるために様々な集
積回路素子で利用され得る。このように、チップ上で実
現される論理素子の数に関して所与の集積回路チップ上
の入力/出力ポートの数が比較的少ないことによって生
じる限界は最小にされ得る。
【0059】この発明のI/O論理マクロセル76を用
いるプログラム可能アレイ論理(PAL)素子200の
代わりの実施例は第4図に示される。プログラム可能A
NDアレイ200は、8I/Oピン12a の代表のもの
にインターフェイスするI/O論理マクロセルの第1の
列76a と、8I/Oピン12b の代表のものにインタ
ーフェイスするI/O論理マクロセルの第2の列76b
を有して示される。この実施例はクロック動作の機構に
おいてのみが第2図に例示されるものと異なっているの
で、そこで示される要素の多くは明解さのために第4図
から省かれている。それぞれマクロセル76a またはマ
クロセル76b の部分を形成する要素を参照するとき接
尾辞「a 」または「b 」が第4図でその説明に用いられ
ている。
いるプログラム可能アレイ論理(PAL)素子200の
代わりの実施例は第4図に示される。プログラム可能A
NDアレイ200は、8I/Oピン12a の代表のもの
にインターフェイスするI/O論理マクロセルの第1の
列76a と、8I/Oピン12b の代表のものにインタ
ーフェイスするI/O論理マクロセルの第2の列76b
を有して示される。この実施例はクロック動作の機構に
おいてのみが第2図に例示されるものと異なっているの
で、そこで示される要素の多くは明解さのために第4図
から省かれている。それぞれマクロセル76a またはマ
クロセル76b の部分を形成する要素を参照するとき接
尾辞「a 」または「b 」が第4図でその説明に用いられ
ている。
【0060】PAL200を含む集積回路パッケージに
与えられる第1のクロック信号(CLK/I)は信号ラ
イン202上をI/O論理マクロセル76b のCLK選
択MUX46b の1D入力におよびヒューズ−プログラ
ム可能クロックマルチプレクサ(CLK MUX)20
4の第1の入力端子に導伝され、PAL200に与えら
れる第2のクロック信号(CLK/II)はCLK M
UX204の第2の入力端子のみならず、プログラム可
能ANDアレイ208にクロックを与えるクロック駆動
/インバータ206にも導伝される。CLK MUX2
04の制御選択入力(SO)に接続されるフィールド−
プログラム可能ヒューズ210の適切なプログラミング
によって、その出力で発生されたクロック信号はCLK
IまたはCLK II信号のいずれかである。MUX
204によって発生されるクロック信号は、I/O論理
マクロセル76a のCLK選択MUX46a の1D入力
に導伝される。各マクロセルはヒューズ−プログラム可
能クロック極性選択を可能にするので、各列は別々のプ
ログラム可能クロック極性を有することができる。さら
に、ヒューズ−プログラム可能CLK MUX204を
提供することによって、各列で共通のクロック(CLK
I)または異なるクロックCLK IおよびCLK
IIを使用することが可能になる。
与えられる第1のクロック信号(CLK/I)は信号ラ
イン202上をI/O論理マクロセル76b のCLK選
択MUX46b の1D入力におよびヒューズ−プログラ
ム可能クロックマルチプレクサ(CLK MUX)20
4の第1の入力端子に導伝され、PAL200に与えら
れる第2のクロック信号(CLK/II)はCLK M
UX204の第2の入力端子のみならず、プログラム可
能ANDアレイ208にクロックを与えるクロック駆動
/インバータ206にも導伝される。CLK MUX2
04の制御選択入力(SO)に接続されるフィールド−
プログラム可能ヒューズ210の適切なプログラミング
によって、その出力で発生されたクロック信号はCLK
IまたはCLK II信号のいずれかである。MUX
204によって発生されるクロック信号は、I/O論理
マクロセル76a のCLK選択MUX46a の1D入力
に導伝される。各マクロセルはヒューズ−プログラム可
能クロック極性選択を可能にするので、各列は別々のプ
ログラム可能クロック極性を有することができる。さら
に、ヒューズ−プログラム可能CLK MUX204を
提供することによって、各列で共通のクロック(CLK
I)または異なるクロックCLK IおよびCLK
IIを使用することが可能になる。
【0061】この発明の好ましい実施例の前述の説明は
例示および説明の目的で提示されている。これはあます
ところない訳ではなく、また発明を開示された正確な形
状に制限することも意図されておらず、そして上の教示
を考慮すれば明らかに多くの修正および変形が可能であ
る。プログラム可能アレイ論理素子の実施例はこの発明
の原理およびその実際の応用を最善に説明し、それによ
って他の技術分野の当業者が種々の実施例においてそし
て考えられる特定の使用に適合される種々の修正でこの
発明を最善に利用することを可能にするために選択され
そして説明された。この発明の範囲は添付の特許請求の
範囲によって規定されることが意図される。
例示および説明の目的で提示されている。これはあます
ところない訳ではなく、また発明を開示された正確な形
状に制限することも意図されておらず、そして上の教示
を考慮すれば明らかに多くの修正および変形が可能であ
る。プログラム可能アレイ論理素子の実施例はこの発明
の原理およびその実際の応用を最善に説明し、それによ
って他の技術分野の当業者が種々の実施例においてそし
て考えられる特定の使用に適合される種々の修正でこの
発明を最善に利用することを可能にするために選択され
そして説明された。この発明の範囲は添付の特許請求の
範囲によって規定されることが意図される。
【図1】第1図はこの発明の好ましい実施例の論理図で
ある。
ある。
【図2】第2図はこの発明を実現するプログラム可能ア
レイ論理素子の概略図である。
レイ論理素子の概略図である。
【図3】第3図は第1図および第2図にその複数個が概
略に示されたプログラム可能ANDアレイの論理的同等
物の図である。
略に示されたプログラム可能ANDアレイの論理的同等
物の図である。
【図4】第4図は2重クロックを用いてこの発明を実現
するプログラム可能アレイ論理素子の概略図である。
するプログラム可能アレイ論理素子の概略図である。
図において、10は入力/出力セル、12はI/Oピ
ン、14,24,28,30,42,58,60,64
および107はライン、16はORゲート、18は入力
選択マルチプレクサ、19はORゲート、20はフィー
ルドプログラム可能ヒューズ、22はレジスタ、23は
フィールドプログラム可能レジスタ/ラッチヒューズ、
26は出力選択マルチプレクサ、31および32はフィ
ールドプログラム可能ヒューズ、38はフィードバック
マルチプレクサ、40はフィールドプログラム可能ヒュ
ーズ、44,74および113は真および補数バッフ
ァ、46はプログラム可能クロック信号選択マルチプレ
クサ、47,48,56,59,69,70および21
0はフィールドプログラム可能ヒューズ、54および6
1はXORゲート、62は出力反転バッファ、66は出
力可能化マルチプレクサ、72はフィードバック回路経
路、100はプログラム可能アレイ論理素子、101は
ANDアレイ、102は多数入力ORゲート、103は
縦のライン、105は水平のライン、110はグリッ
ド、105a は可融リンク、112は多重入力、104
は入力ライン、200はプログラム可能ANDアレイ、
202は信号ライン、204はヒューズプログラム可能
クロックマルチプレクサ、206はクロック駆動器/イ
ンバータ、208はプログラム可能ANDアレイ、であ
る。
ン、14,24,28,30,42,58,60,64
および107はライン、16はORゲート、18は入力
選択マルチプレクサ、19はORゲート、20はフィー
ルドプログラム可能ヒューズ、22はレジスタ、23は
フィールドプログラム可能レジスタ/ラッチヒューズ、
26は出力選択マルチプレクサ、31および32はフィ
ールドプログラム可能ヒューズ、38はフィードバック
マルチプレクサ、40はフィールドプログラム可能ヒュ
ーズ、44,74および113は真および補数バッフ
ァ、46はプログラム可能クロック信号選択マルチプレ
クサ、47,48,56,59,69,70および21
0はフィールドプログラム可能ヒューズ、54および6
1はXORゲート、62は出力反転バッファ、66は出
力可能化マルチプレクサ、72はフィードバック回路経
路、100はプログラム可能アレイ論理素子、101は
ANDアレイ、102は多数入力ORゲート、103は
縦のライン、105は水平のライン、110はグリッ
ド、105a は可融リンク、112は多重入力、104
は入力ライン、200はプログラム可能ANDアレイ、
202は信号ライン、204はヒューズプログラム可能
クロックマルチプレクサ、206はクロック駆動器/イ
ンバータ、208はプログラム可能ANDアレイ、であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カピル・シャンカー アメリカ合衆国、カリフォルニア州、サ ン・ホセ、ノース・カピトゥル・アベニ ュー、247、ナンバー、128−3 (72)発明者 ファラス・エヌ・ムバラク アメリカ合衆国、カリフォルニア州、サ ン・ホセ、ボイントン・アベニュー、 429、ナンバー、1
Claims (13)
- 【請求項1】 第1のクロック信号と第2のクロック信
号とを有するプログラム可能アレイ論理装置であって、 複数の組合せ論理信号を発生するための組合せ論理と、 第1のポートと、 第2のポートと、 前記第1のポートおよび前記組合せ論理に接続された第
1の入出力論理装置とを含み、前記第1の入出力論理装
置は、第1の複数の制御信号に応答して、前記第1のポ
ートに第1のデータを出力するように適合され、前記第
1のデータは前記組合せ論理信号の第1のサブセットに
基づくものであり、前記第1の複数の制御信号は、前記
プログラム可能アレイ論理装置の外部ピンに印加される
第1の信号セットと、前記組合せ論理信号の第2のサブ
セットとから選択可能であり、前記第1の入出力論理装
置は、前記第1のクロック信号と前記第2のクロック信
号とのいずれかに選択的に応答し、 前記プログラム可能アレイ論理装置はさらに、 前記第2のポートおよび前記組合せ論理に接続された第
2の入出力論理装置を含み、前記第2の入出力論理装置
は、第2の複数の制御信号に応答して、前記第2のポー
トに第2のデータを出力するように適合され、前記第2
のデータは前記組合せ論理信号の第3のサブセットに基
づくものであり、前記第2の複数の制御信号は、前記プ
ログラム可能アレイ論理論理装置の外部ピンに印加され
る第2の信号セットと、前記組合せ論理信号の第4のサ
ブセットとから選択可能であり、前記第2の入出力論理
装置は、前記第1のクロック信号と前記第2のクロック
信号とのいずれかに選択的に応答する、プログラム可能
アレイ論理装置。 - 【請求項2】 前記第1の入出力論理装置は、前記第1
のクロック信号に応答可能であり、前記第2の入出力論
理装置は前記第2のクロック信号に応答する、請求項1
に記載のプログラム可能アレイ論理装置。 - 【請求項3】 前記第1の入出力論理装置は、前記第1
のクロック信号に応答可能であり、前記第2の入出力論
理装置は前記第1のクロック信号と前記第2のクロック
信号とのいずれかに応答可能である、請求項1に記載の
プログラム可能アレイ論理装置。 - 【請求項4】 前記第1のクロック信号と前記第2のク
ロック信号とを受け、前記第1のクロック信号と前記第
2のクロック信号との一方を選択的に前記第1の入出力
論理装置に与えるためのマルチプレクサをさらに含む、
請求項1に記載のプログラム可能アレイ論理装置。 - 【請求項5】 集積回路の一部分によって発生されたデ
ータ信号と複数個のダイナミック制御信号とに応答する
プログラム可能論理装置であって、 プログラム可能モード制御信号を受信し、かつ前記デー
タ信号を受信し、レジスタまたはラッチモードのいずれ
かで選択的に動作可能なクロック/ラッチ可能化信号に
応答し、前記モード選択信号に応答して前記データ信号
をレジスタまたはラッチし、かつレジスタ/ラッチ出力
でレジスタまたはラッチされた信号を出力するためのレ
ジスタ/ラッチ手段と、 第1のプログラム可能クロック選択信号に応答し、かつ
クロック信号と前記ダイナミック制御信号の第1の信号
とを受信し、前記第1のクロック選択信号に応答して前
記受信された信号の1つを出力に選択的に結合させるた
めのクロック選択マルチプレクサ手段とを含み、前記ク
ロック選択マルチプレクサ手段の前記出力で発生された
前記信号は前記レジスタ/ラッチ手段によって受信され
た前記クロック/ラッチ可能化信号である、プログラム
可能論理装置。 - 【請求項6】 前記クロック選択マルチプレクサ手段は
第2のプログラム可能クロック選択信号をさらに受信
し、前記クロック選択マルチプレクサ手段は前記第2の
クロック選択信号に応答して真または逆の極性で前記レ
ジスタ/トランスペアレントラッチ手段によって受信さ
れた前記クロック/ラッチ可能化信号をさらに選択的に
発生する、請求項5に記載のプログラム可能論理装置。 - 【請求項7】 前記クロック選択マルチプレクサ手段は
その状態が前記第2のクロック選択信号を決定する第2
のプログラム可能可融リンクを含む、請求項6に記載の
プログラム可能論理装置。 - 【請求項8】 前記第2のクロック選択信号はメモリセ
ルによって発生される、請求項6に記載のプログラム可
能論理装置。 - 【請求項9】 前記クロック選択マルチプレクサ手段は
その状態が前記第1のクロック選択信号を決定する第1
のプログラム可能可融リンクを含む、請求項5に記載の
プログラム可能論理装置。 - 【請求項10】 前記第1のクロック選択信号はメモリ
セルによって発生される、請求項5に記載のプログラム
可能論理装置。 - 【請求項11】 集積回路チップ上に含まれたプログラ
ム可能アレイ論理装置において、前記装置は第1および
第2のバンククロック信号を受信し、前記装置はそれぞ
れ第1および第2のクロック信号に応答する少なくとも
第1および第2の複数個の論理回路を含み、前記第1の
クロック信号は前記第1のバンククロック信号であり、 プログラム可能クロック選択信号に応答し、かつ前記第
1および第2のバンククロック信号を受信し、前記クロ
ック選択信号に応答して前記受信された信号の1つを出
力に選択的に結合させるためのバンククロック選択マル
チプレクサ手段を含み、前記バンククロック選択マルチ
プレクサ手段で発生された信号は前記第2のクロック信
号である、プログラム可能アレイ論理装置。 - 【請求項12】 前記クロック選択信号はメモリセルに
よって発生される、請求項11に記載のプログラム可能
アレイ論理装置。 - 【請求項13】 前記バンククロック選択マルチプレク
サ手段はその状態が前記クロック選択信号を決定するプ
ログラム可能可融リンクを含む、請求項11に記載のプ
ログラム可能アレイ論理装置。
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1993
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