JPH0210772A - β−SiCを用いたMOS・FET及びその製造方法 - Google Patents
β−SiCを用いたMOS・FET及びその製造方法Info
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- JPH0210772A JPH0210772A JP16208088A JP16208088A JPH0210772A JP H0210772 A JPH0210772 A JP H0210772A JP 16208088 A JP16208088 A JP 16208088A JP 16208088 A JP16208088 A JP 16208088A JP H0210772 A JPH0210772 A JP H0210772A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、β−SiCを用いたMOS−FET及びそ
の製造方法、特に高温で使用可能なMOS−FET及び
その製造方法に関する。
の製造方法、特に高温で使用可能なMOS−FET及び
その製造方法に関する。
〔従来の技術J
近年、半導体装置の技術的発展に伴い、各種の機器にお
いてIC,LSI等の半導体装置が用いられている。そ
して、このような半導体装置の基本素子の1つとしてM
OS−F E T (Metal 0xideSea
+1conduetor @Field Effect
Translstor )があり、各種の10%LS
I等において非常に重要な役割を果している。
いてIC,LSI等の半導体装置が用いられている。そ
して、このような半導体装置の基本素子の1つとしてM
OS−F E T (Metal 0xideSea
+1conduetor @Field Effect
Translstor )があり、各種の10%LS
I等において非常に重要な役割を果している。
ここで、従来のMOS−FETの素子構造及び製造方法
について第5図に基づいて説明する。
について第5図に基づいて説明する。
MOS−FETの素子構造には縦型、横型等各種の構造
が考えられるが、IC,LSIの基本素子としては図に
示すような横型の構造のものが広く採用されている。
が考えられるが、IC,LSIの基本素子としては図に
示すような横型の構造のものが広く採用されている。
このようなMOS−FETは、N型あるいはP型のSi
基板30の上面部に他導電型(P型あるいはN型)から
なるソース領域32及びドレイン領域34を有している
。そして、このソース領域32とドレイン領域34に挟
まれた領域がチャネル領域30aとされ、これらのソー
ス領域32、ドレイン領域34、チャネル領域30aの
上面には電気的絶縁体である酸化層36が形成されてい
る。
基板30の上面部に他導電型(P型あるいはN型)から
なるソース領域32及びドレイン領域34を有している
。そして、このソース領域32とドレイン領域34に挟
まれた領域がチャネル領域30aとされ、これらのソー
ス領域32、ドレイン領域34、チャネル領域30aの
上面には電気的絶縁体である酸化層36が形成されてい
る。
また、ソース領域32にはソース電極38が接続され、
ドレイン領域34にはドレイン電極40が接続されてい
る。更に、チャネル領域30aの上方には、酸化層36
を介しゲート電極42が形成されている。
ドレイン領域34にはドレイン電極40が接続されてい
る。更に、チャネル領域30aの上方には、酸化層36
を介しゲート電極42が形成されている。
そして、ゲート電極42に所定の電圧を供給することに
よって、ソース領域32とドレイン領域34間に流れる
電流を制御する。
よって、ソース領域32とドレイン領域34間に流れる
電流を制御する。
一方、このような従来のSi半導体を用いたMOS−F
ETは次のような方法によって作製されていた。
ETは次のような方法によって作製されていた。
即ち、最初に半導体装置が作製可能な程度の大きさのS
t(シリコン)の単結晶を作製し、これにほう素、リン
等の不純物をまぜ、P型やN型のものとする。なお、こ
のSi単結晶の作製は、引上げ法やフローティング法な
ど公知の方法で行うことができる。
t(シリコン)の単結晶を作製し、これにほう素、リン
等の不純物をまぜ、P型やN型のものとする。なお、こ
のSi単結晶の作製は、引上げ法やフローティング法な
ど公知の方法で行うことができる。
次に、こうして得られたSi単結晶からなる基板30の
上面に酸化層(S i02 ) 36を形成する。そし
て、この酸化層36の一部をマスク44によって覆い、
上方から不純物のイオン注入を行い、マスク44に覆わ
れていない所定の部位に基板30とは導電型の異なるソ
ース領域32及びドレイン領域34を形成する。このよ
うにして形成されたソース領域32及びドレイン領域3
4の中間部の基板30の上部がチャネル領域30aとな
る。
上面に酸化層(S i02 ) 36を形成する。そし
て、この酸化層36の一部をマスク44によって覆い、
上方から不純物のイオン注入を行い、マスク44に覆わ
れていない所定の部位に基板30とは導電型の異なるソ
ース領域32及びドレイン領域34を形成する。このよ
うにして形成されたソース領域32及びドレイン領域3
4の中間部の基板30の上部がチャネル領域30aとな
る。
ここで、このようにイオン注入によって、ソース領域3
2、ドレイン領域34形成した場合、この部分において
アモルファス化が起こる。このため、熱アニール処理に
よって再結晶化する。この熱アニール処理は通常800
℃程度の温度で行う。
2、ドレイン領域34形成した場合、この部分において
アモルファス化が起こる。このため、熱アニール処理に
よって再結晶化する。この熱アニール処理は通常800
℃程度の温度で行う。
この後、ソース領域32及びドレイン領域34の上部の
酸化層36の一部をエツチング等により除去する。そし
て、この除去された部分を介し、ソース領域32、ドレ
イン領域34にそれぞれ接続されるソース電極38及び
ドレイン電極40を形成する。また、ソース電極38、
ドレイン電極40の中間に当たるチャネル領域30aの
上方に当たる部分にはゲート電極42を形成する。
酸化層36の一部をエツチング等により除去する。そし
て、この除去された部分を介し、ソース領域32、ドレ
イン領域34にそれぞれ接続されるソース電極38及び
ドレイン電極40を形成する。また、ソース電極38、
ドレイン電極40の中間に当たるチャネル領域30aの
上方に当たる部分にはゲート電極42を形成する。
従来のSi基板を用いたMOS−FETは、このような
方法によって作製されていた。
方法によって作製されていた。
そして、上述のようにSi半導体によるMOS・FET
は各種機器に広く利用されている。例えば、自動車にお
いても各種の制御回路等に多くのMOS−FETを有す
る半導体装置が用いられている。
は各種機器に広く利用されている。例えば、自動車にお
いても各種の制御回路等に多くのMOS−FETを有す
る半導体装置が用いられている。
しかし、エンジン、トランスミッション等は、その周辺
に半導体装置を設置し、制御等を行えば、その性能の向
上が期待されるにも拘らず、余り使用されていない。こ
れは、これらの場所は高温となる場所であり、従来の半
導体装置は、通常Si半導体を用いたものだからである
。即ち、Si半導体を用いたIC,LSIの通常の使用
温度範囲は、上限が120℃程度であり、これ以上の高
温となる場合には使用できない。これは、Si半導体の
バンドギャップ(禁止帯のエネルギーギャップ)が、1
.leVであるというSi半導体の物性値に起因するも
のである。従って、Si半導体をもって高温で使用可能
なIC%LSIを作製することは不可能である。そこで
、高温で使用可能な半導体装置の開発には、SL半導体
以外のバンドギャップの広い半導体を用いる必要がある
。
に半導体装置を設置し、制御等を行えば、その性能の向
上が期待されるにも拘らず、余り使用されていない。こ
れは、これらの場所は高温となる場所であり、従来の半
導体装置は、通常Si半導体を用いたものだからである
。即ち、Si半導体を用いたIC,LSIの通常の使用
温度範囲は、上限が120℃程度であり、これ以上の高
温となる場合には使用できない。これは、Si半導体の
バンドギャップ(禁止帯のエネルギーギャップ)が、1
.leVであるというSi半導体の物性値に起因するも
のである。従って、Si半導体をもって高温で使用可能
なIC%LSIを作製することは不可能である。そこで
、高温で使用可能な半導体装置の開発には、SL半導体
以外のバンドギャップの広い半導体を用いる必要がある
。
一方、β−SiC(炭化硅素)半導体はバンドギャップ
が2.2eVとSi半導体の1.leVより広い。そし
て、β−SiCは、高温でも分解し難く、他物質との反
応性が低いなどの特徴を持つ安定な物質である。このた
め、β−SiC半導体を用いたIC,、LSIは500
℃程度の高温まで使用が可能と考えられ、β−SiCは
素材として高温で動作可能な半導体装置に好適なものと
考えられる。
が2.2eVとSi半導体の1.leVより広い。そし
て、β−SiCは、高温でも分解し難く、他物質との反
応性が低いなどの特徴を持つ安定な物質である。このた
め、β−SiC半導体を用いたIC,、LSIは500
℃程度の高温まで使用が可能と考えられ、β−SiCは
素材として高温で動作可能な半導体装置に好適なものと
考えられる。
しかし、β−SiCの単結晶を作製することは極めて困
難であり、特に半導体装置を作製可能な程度の大きさの
単結晶を得ることができなかった。
難であり、特に半導体装置を作製可能な程度の大きさの
単結晶を得ることができなかった。
そこでβ−SiC半導体を用いたトランジスタ等を作製
することが難しかった。しかし、最近になり化学気相成
長法により、半導体装置を作製可能な程度のβ−SiC
半導体の単結晶が得られるようになった。これは、13
00℃程度の温度で、水素ガスをキャリアガスとして用
い、シラン、プロパンガスを反応ガスとして用いてSt
基板上にβ−SiCの単結晶を成長させるものである。
することが難しかった。しかし、最近になり化学気相成
長法により、半導体装置を作製可能な程度のβ−SiC
半導体の単結晶が得られるようになった。これは、13
00℃程度の温度で、水素ガスをキャリアガスとして用
い、シラン、プロパンガスを反応ガスとして用いてSt
基板上にβ−SiCの単結晶を成長させるものである。
これについては、例えば、r S、N15h1no e
t at“Epitaxial growth and
electrical Characterlatl
cs of’ cubic Sac on 5ilic
on J、^ppl 、Phys、61(10)、15
1987 P4889Jに示されている。
t at“Epitaxial growth and
electrical Characterlatl
cs of’ cubic Sac on 5ilic
on J、^ppl 、Phys、61(10)、15
1987 P4889Jに示されている。
そして、このような方法で得られたβ−SiC単結晶を
用いたβ−S i CMOS−FETの試作も、例えば
r Y 、Kondo、et、al″IExper1m
ental 3C−9iCMO8PIET’ 、IEE
E ELl+CTCTRON DIEVICE LHT
TER8゜VOL、1EDL−7,1986P2O3J
に報告されている。
用いたβ−S i CMOS−FETの試作も、例えば
r Y 、Kondo、et、al″IExper1m
ental 3C−9iCMO8PIET’ 、IEE
E ELl+CTCTRON DIEVICE LHT
TER8゜VOL、1EDL−7,1986P2O3J
に報告されている。
なお、高温で使用可能な半導体装置の利用分野としては
、上記の自動車におけるエンジン等の周囲にとどまらず
、航空機のジェットエンジン周辺、原子炉の反応炉周辺
、人口衛星に代表される宇宙産業分野等多くの産業分野
があげられる。
、上記の自動車におけるエンジン等の周囲にとどまらず
、航空機のジェットエンジン周辺、原子炉の反応炉周辺
、人口衛星に代表される宇宙産業分野等多くの産業分野
があげられる。
[発明が解決しようとする課題]
上記のようにβ−SiC半導体を用いたMOSφFET
についてその提案はある。しかし、現状ではIC,LS
Iの基本素子となるMOS−FET等単体素子の開発が
検討されているだけの段階であり、十分な特性を有する
β−SiCを用いたMOS−FETはいまだ作製されて
いない。これは、上述のようにβ−SiCの単結晶の作
製が困難であるのと同様に、その加工が非常に難しいた
めである。
についてその提案はある。しかし、現状ではIC,LS
Iの基本素子となるMOS−FET等単体素子の開発が
検討されているだけの段階であり、十分な特性を有する
β−SiCを用いたMOS−FETはいまだ作製されて
いない。これは、上述のようにβ−SiCの単結晶の作
製が困難であるのと同様に、その加工が非常に難しいた
めである。
すなわち、β−SiC半導体を用いたIC,LSI等に
おいても従来例と同様の第7図に示すような構造のもの
が最も適当と考えられるが、β−SiC半導体をこのよ
うな構造とするのは、次のような理由により困難だから
である。
おいても従来例と同様の第7図に示すような構造のもの
が最も適当と考えられるが、β−SiC半導体をこのよ
うな構造とするのは、次のような理由により困難だから
である。
まず、β−SiC半導体を用いた場合には、イオン注入
法を用いて十分な特性のソース、ドレイン領域を作製す
ることができない。即ち、イオン注入によりイオンを単
結晶に注入した場合、単結晶はアモルファス化する。そ
こで、Si半導体の場合は上述のように熱アニールによ
り再結晶化を行っている。Siの場合には、800℃程
度の温度で再結晶化が行えるため、熱アニールを支障な
く行える。ところが、β−SiC単結晶の場合、再結晶
化する温度が通常1500℃以上と極めて高い。そこで
、イオン注入層の熱アニールを行う場合、この程度の温
度とする必要がある。しかし、ゲート電極を電気的に絶
縁する酸化膜の軟化点は1400℃程度であり、β−S
iC単結晶の場合も、熱アニールの為の温度は1300
℃程度以下で行わなければならない。このため、熱アニ
ールが不十分となり、再結晶化を十分に行うことができ
なかった。
法を用いて十分な特性のソース、ドレイン領域を作製す
ることができない。即ち、イオン注入によりイオンを単
結晶に注入した場合、単結晶はアモルファス化する。そ
こで、Si半導体の場合は上述のように熱アニールによ
り再結晶化を行っている。Siの場合には、800℃程
度の温度で再結晶化が行えるため、熱アニールを支障な
く行える。ところが、β−SiC単結晶の場合、再結晶
化する温度が通常1500℃以上と極めて高い。そこで
、イオン注入層の熱アニールを行う場合、この程度の温
度とする必要がある。しかし、ゲート電極を電気的に絶
縁する酸化膜の軟化点は1400℃程度であり、β−S
iC単結晶の場合も、熱アニールの為の温度は1300
℃程度以下で行わなければならない。このため、熱アニ
ールが不十分となり、再結晶化を十分に行うことができ
なかった。
また、酸化膜に対する温度上昇防御手段を購じるなどし
て、1500℃以上で熱アニールを行ったとしても、イ
オン注入によりアモルファス化した領域から、St原子
の蒸発が生じるため、所望のソース、ドレイン領域を形
成することができなかった。
て、1500℃以上で熱アニールを行ったとしても、イ
オン注入によりアモルファス化した領域から、St原子
の蒸発が生じるため、所望のソース、ドレイン領域を形
成することができなかった。
このようにソース、ドレイン領域を形成する方法として
、イオン注入法を用いることができない。
、イオン注入法を用いることができない。
そこで、他の方法によりソース、ドレイン領域を形成し
なければならない。ソース、ドレイン領域を形成する方
法としては、イオン注入以外に、(1)拡散による形成
法、(2)エピタキシャル成長による形成法が知られて
いる。
なければならない。ソース、ドレイン領域を形成する方
法としては、イオン注入以外に、(1)拡散による形成
法、(2)エピタキシャル成長による形成法が知られて
いる。
そして、これらについて検討すると、まず拡散による形
成法は、既に形成されているSiとCの結合を切断し、
不純物をその間に割り込ませ、その後再び切断された結
合を再結合させる工程が必要である。すなわち、拡散に
よる形成法においてもイオン注入の場合と同様に再結晶
化を行う必要があり、イオン注入の場合と同等の温度が
必要となる。このため、イオン注入法の場合と同様に、
拡散による形成法をβ−SiC単結晶におけるソース、
ドレイン領域の形成に用いることはできない。
成法は、既に形成されているSiとCの結合を切断し、
不純物をその間に割り込ませ、その後再び切断された結
合を再結合させる工程が必要である。すなわち、拡散に
よる形成法においてもイオン注入の場合と同様に再結晶
化を行う必要があり、イオン注入の場合と同等の温度が
必要となる。このため、イオン注入法の場合と同様に、
拡散による形成法をβ−SiC単結晶におけるソース、
ドレイン領域の形成に用いることはできない。
次に、エピタキシャル法は、SiとCの結合を切断する
工程は基本的には含まない。そして、1300℃程度の
温度で良好なPN接合(基板に対するソース、ドレイン
領域)を形成することができる。このため、エピタキシ
ャル法によりPN接合を作製する方法が採用可能である
考えられる。
工程は基本的には含まない。そして、1300℃程度の
温度で良好なPN接合(基板に対するソース、ドレイン
領域)を形成することができる。このため、エピタキシ
ャル法によりPN接合を作製する方法が採用可能である
考えられる。
しかし、エピタキシャル法は、エピタキシャル装置内に
設置された基板上で均一にPN接合が形成されるため、
第5図に示すような構造のMOS・FETを作製するこ
とは不可能である。
設置された基板上で均一にPN接合が形成されるため、
第5図に示すような構造のMOS・FETを作製するこ
とは不可能である。
史に、エピタキシャル成長法に加えて他の手段を用いた
としても、第5図に示すような構造のMOS−FETを
作製することは極めて困難である。
としても、第5図に示すような構造のMOS−FETを
作製することは極めて困難である。
このため、β−SiCは、その素材としてMOS・FE
Tに非常に適したものではあるが、これを用いて十分な
特性を有するMOS−FETを作製することができず、
このようなMOS−FETは知られていない。
Tに非常に適したものではあるが、これを用いて十分な
特性を有するMOS−FETを作製することができず、
このようなMOS−FETは知られていない。
この発明は上述のような問題点を解決することを課題と
して為されたものであり、高温においても十分な特性を
有するβ−SiCを用いたMOS・FET及びその製造
方法を提供することを目的とする。
して為されたものであり、高温においても十分な特性を
有するβ−SiCを用いたMOS・FET及びその製造
方法を提供することを目的とする。
[課題を解決するための手段]
この発明に係るβ−SiCを用いたMOS・FETは、
第1図(F)に示すように、半導体からなる基板と、こ
の基板に接合形成された基板とは異なる導電型の半導体
からなるソース領域及びドレイン領域を有するMOS−
FETにおいて、基板10をP型β−SiCによって形
成すると共に、ソース領域12a及びドレイン領域12
bを基板10上に積層したN型β−5LCによって形成
したことを特徴とする。
第1図(F)に示すように、半導体からなる基板と、こ
の基板に接合形成された基板とは異なる導電型の半導体
からなるソース領域及びドレイン領域を有するMOS−
FETにおいて、基板10をP型β−SiCによって形
成すると共に、ソース領域12a及びドレイン領域12
bを基板10上に積層したN型β−5LCによって形成
したことを特徴とする。
すなわち、この発明においては、P型β−3tC単結晶
を基板10として用いている。このため、ソース領域1
2a1 ドレイン領域12bをN型β−SiC層で形成
することができ、これら領域を低抵抗とできる。そこで
、MOS−FETとして十分な特性を発揮することがで
きる。P型β−SiCは一般的に高抵抗となり、十分な
特性を得ることができない。
を基板10として用いている。このため、ソース領域1
2a1 ドレイン領域12bをN型β−SiC層で形成
することができ、これら領域を低抵抗とできる。そこで
、MOS−FETとして十分な特性を発揮することがで
きる。P型β−SiCは一般的に高抵抗となり、十分な
特性を得ることができない。
なお、P型β−SiCを用いた基板の不純物濃度は1×
1018/C113以下とすることが望ましい。
1018/C113以下とすることが望ましい。
これは、不純物濃度がこれ以上となるとMOS・FET
の耐圧が著しく低下し、十分な機能を発揮できなくなる
からである。
の耐圧が著しく低下し、十分な機能を発揮できなくなる
からである。
また、この発明においては、基板10上にN型β−Si
Cからなるソース領域12a及びドレイン領域12bを
積層形成している。このため、これらソース領域12a
及びドレイン領域12bをエピタキシャル成長によって
形成することが可能となる。そこで、これらソース領域
12a1 ドレイン領゛域12bにおけるN型β−Si
Cの結晶構造を十分良好なものとでき、素子としての動
作特性を良好なものとできる。
Cからなるソース領域12a及びドレイン領域12bを
積層形成している。このため、これらソース領域12a
及びドレイン領域12bをエピタキシャル成長によって
形成することが可能となる。そこで、これらソース領域
12a1 ドレイン領゛域12bにおけるN型β−Si
Cの結晶構造を十分良好なものとでき、素子としての動
作特性を良好なものとできる。
さらに、ソース領域12a及びドレイン領域12b以外
のN型β−SiC層をリアクティブイオンエツチングに
よって除去することができ、良好な特性のMOS−FE
Tが得られる。なお、N型β−SiC層の厚さは、1マ
イクロメートル以下にすることが望ましい。これは、ゲ
ート部における段差が1マイクロメートル以上となると
作製上の都合及びMOS−FETの信頼性の点で問題が
あるからである。
のN型β−SiC層をリアクティブイオンエツチングに
よって除去することができ、良好な特性のMOS−FE
Tが得られる。なお、N型β−SiC層の厚さは、1マ
イクロメートル以下にすることが望ましい。これは、ゲ
ート部における段差が1マイクロメートル以上となると
作製上の都合及びMOS−FETの信頼性の点で問題が
あるからである。
次に、この発明にかかるβ−SiCを用いたMOS−F
ETの製造方法は、第1図(A)〜(F)に示すように
、P型β−SiCからなる基板10上にエピキタキシャ
ル成長によってN型β−SiC層12を形成する工程と
、上記N型β−SiC層12のソース及びドレインとな
る領域以外の領域をガスプラズマを用いたリアクティブ
イオンエッチングにより除去し、基板のチャネル領域を
挟んでN型β−SiC層からなるソース領域12a及び
ドレイン領域12bを形成する工程と、上記ソース領域
12a1 ドレイン領域12b及びチャネル領域10a
の上面に酸化層16を形成する工程と、この酸化層16
の上記ソース領域12a及びドレイン領域12b上に位
置する個所の一部を除去し電極接続部24を形成する工
程と、ソース領域12aに電極接続部24を介し接続さ
れたソース電極18と、ドレイン領域12bに電極接続
部24を介し接続されたドレイン電極2oと、チャネル
領域10aの上部に酸化層16を介し設けられたゲート
電極22を形成する工程と、を有することを特徴とする
。
ETの製造方法は、第1図(A)〜(F)に示すように
、P型β−SiCからなる基板10上にエピキタキシャ
ル成長によってN型β−SiC層12を形成する工程と
、上記N型β−SiC層12のソース及びドレインとな
る領域以外の領域をガスプラズマを用いたリアクティブ
イオンエッチングにより除去し、基板のチャネル領域を
挟んでN型β−SiC層からなるソース領域12a及び
ドレイン領域12bを形成する工程と、上記ソース領域
12a1 ドレイン領域12b及びチャネル領域10a
の上面に酸化層16を形成する工程と、この酸化層16
の上記ソース領域12a及びドレイン領域12b上に位
置する個所の一部を除去し電極接続部24を形成する工
程と、ソース領域12aに電極接続部24を介し接続さ
れたソース電極18と、ドレイン領域12bに電極接続
部24を介し接続されたドレイン電極2oと、チャネル
領域10aの上部に酸化層16を介し設けられたゲート
電極22を形成する工程と、を有することを特徴とする
。
このように、この発明によればソース領域12a及びド
レイン領域12bをP型β−SiC単結晶の基板10上
にN型β−SiC層12をエピタキシャル成長すること
によって形成している。このため、良好な結晶構造を有
するN型β−SiC層12が均一に形成できる。
レイン領域12bをP型β−SiC単結晶の基板10上
にN型β−SiC層12をエピタキシャル成長すること
によって形成している。このため、良好な結晶構造を有
するN型β−SiC層12が均一に形成できる。
また、このP型β−SiC単結晶の基板lo上に、エピ
タキシャル成長させるN型β−SiC単結晶は不純物濃
度1x1017/cα3〜1×1o20/C−程度もの
とし、この厚さは1マイクロメートル以下の厚さとする
とよい。なお、エピタキシャル成長法としては化学気相
成長法、MBE法等が適宜採用できる。さらに、N型β
−SiC層12の不純物の濃度は層内において均一であ
る必要はないが、ソース電極18、ドレイン電極2゜と
のオーミック性を得るため及び素子の動作抵抗を低減す
るため、表面側において少なくとも1×1017/cL
113以上にすると良い。
タキシャル成長させるN型β−SiC単結晶は不純物濃
度1x1017/cα3〜1×1o20/C−程度もの
とし、この厚さは1マイクロメートル以下の厚さとする
とよい。なお、エピタキシャル成長法としては化学気相
成長法、MBE法等が適宜採用できる。さらに、N型β
−SiC層12の不純物の濃度は層内において均一であ
る必要はないが、ソース電極18、ドレイン電極2゜と
のオーミック性を得るため及び素子の動作抵抗を低減す
るため、表面側において少なくとも1×1017/cL
113以上にすると良い。
そして、N’4!!β−SiC層12が積層されたもの
に対し、ガスプラズマを用いたリアクティブイオンエッ
チングにより所定の部位のエツチング除去を行う。即ち
、ソース領域12a1 ドレイン領域12b以外のN型
β−SiC層をガスプラズマを用いたリアクティブイオ
ンエッチングによって除去している。このため、非常に
高精度の加工、すなわち1マイクロメートル以下の段差
も正確に形成できる。そして、これによって加工の非常
に難しいβ−SiCに対して複雑なパターン等も効果的
に作製することができる。
に対し、ガスプラズマを用いたリアクティブイオンエッ
チングにより所定の部位のエツチング除去を行う。即ち
、ソース領域12a1 ドレイン領域12b以外のN型
β−SiC層をガスプラズマを用いたリアクティブイオ
ンエッチングによって除去している。このため、非常に
高精度の加工、すなわち1マイクロメートル以下の段差
も正確に形成できる。そして、これによって加工の非常
に難しいβ−SiCに対して複雑なパターン等も効果的
に作製することができる。
なお、エツチングとして1000℃以上の温度における
塩素ガスによるエツチング等いわゆる化学エツチングの
適用も考えられるが、加工精度を十分にできないため、
適用できない。
塩素ガスによるエツチング等いわゆる化学エツチングの
適用も考えられるが、加工精度を十分にできないため、
適用できない。
なお、除去されたN型β−SiC層12の下方に当たる
数千オングストローム程度のP型β−SiCの基板10
をリアクティブイオンエツチングにより除去するとよい
。
数千オングストローム程度のP型β−SiCの基板10
をリアクティブイオンエツチングにより除去するとよい
。
このエツチング処理後、適当な厚さの酸化層16を形成
するが、これは例えば酸素雰囲気中で1000℃以上の
温度で処理することにより行うとよい。また、ソース領
域12a、ドレイン領域12bの上部に当たる酸化層の
一部にソース電極18及びドレイン電極20を接続する
ための接続部24を形成するが、この接続部24は酸化
層16を化学エツチング等により除去することによって
行うとよい。
するが、これは例えば酸素雰囲気中で1000℃以上の
温度で処理することにより行うとよい。また、ソース領
域12a、ドレイン領域12bの上部に当たる酸化層の
一部にソース電極18及びドレイン電極20を接続する
ための接続部24を形成するが、この接続部24は酸化
層16を化学エツチング等により除去することによって
行うとよい。
また、ソース領域12aに接続するソース電極18及び
ドレイン領域12bに接続するドレイン電極20及び画
電極に挟まれた部位にゲート電極22を形成するが、電
極材料としては、例えばポリシリコン、白金、タングス
テン、アルミニウム等を用いることができ、またこの電
極は真空蒸着法、スパッタリング法などによって形成す
ることができる。さらに、各電極の成型はフォトリソグ
ラフィー及び適当なエツチング処理によって行うとよい
。
ドレイン領域12bに接続するドレイン電極20及び画
電極に挟まれた部位にゲート電極22を形成するが、電
極材料としては、例えばポリシリコン、白金、タングス
テン、アルミニウム等を用いることができ、またこの電
極は真空蒸着法、スパッタリング法などによって形成す
ることができる。さらに、各電極の成型はフォトリソグ
ラフィー及び適当なエツチング処理によって行うとよい
。
なお、MOS−FET作製後通当な熱アニール処理を行
う必要が生じた場合は、これを行ってもよい。
う必要が生じた場合は、これを行ってもよい。
[作用]
次に作製したβ−SiCを用いたMOS−FETの作用
について説明する。
について説明する。
MOS−FETの作用は、用いられる電子回路の構成に
より異なるため、ここでは最も一般的な構成、即ち第2
図に示すようなソース電極18及び基板10を接地し、
ドレイン電極22にプラスの電位を与えた場合の作用に
ついて説明する。
より異なるため、ここでは最も一般的な構成、即ち第2
図に示すようなソース電極18及び基板10を接地し、
ドレイン電極22にプラスの電位を与えた場合の作用に
ついて説明する。
ゲート電極22の電位が、所定のしきい値電圧よりマイ
ナス側にある場合にはゲート電極22の下方にあるチャ
ネル領域10aはP型のままであり、N型のドレイン領
域12bとP型のチャネル領域10aにはドレイン領域
12b側にプラスの電位が印加され、逆バイアスされる
ため、チャネル領域10aからソース領域12aへのド
レイン電流は流れない。また、同じくドレイン領域12
bとその下部のP型基板10との間も逆バイアスされて
いるため、ドレイン電流は流れない。
ナス側にある場合にはゲート電極22の下方にあるチャ
ネル領域10aはP型のままであり、N型のドレイン領
域12bとP型のチャネル領域10aにはドレイン領域
12b側にプラスの電位が印加され、逆バイアスされる
ため、チャネル領域10aからソース領域12aへのド
レイン電流は流れない。また、同じくドレイン領域12
bとその下部のP型基板10との間も逆バイアスされて
いるため、ドレイン電流は流れない。
一方、ゲート電極22の電位をプラス側に変化させ、し
きい値電圧を超えた場合にはチャネル領域10aのβ−
SiC層中にN型反転層が形成される。従って、ドレイ
ン領域12b1チヤネル領域10a及びソース領域12
aは全てN型層で接続されることになる。これによって
、ドレイン電流はチャネル領域10aを通ってソース領
域12aへと流れることになる。
きい値電圧を超えた場合にはチャネル領域10aのβ−
SiC層中にN型反転層が形成される。従って、ドレイ
ン領域12b1チヤネル領域10a及びソース領域12
aは全てN型層で接続されることになる。これによって
、ドレイン電流はチャネル領域10aを通ってソース領
域12aへと流れることになる。
このように、ドレイン電流は印加したゲート電圧により
制御される。従って、本発明に係るβ−SiCを用いた
MOS−FETにおいて、St半導体を用いたMOS−
FETと同様のトランジスタ特性を得ることができる。
制御される。従って、本発明に係るβ−SiCを用いた
MOS−FETにおいて、St半導体を用いたMOS−
FETと同様のトランジスタ特性を得ることができる。
そして、β−SiCは高温特性を発揮することができる
。
。
〔発明の効果]
以上のように、この発明によるβ−SiCを用いたMO
S−FETによれば、ゲート電圧がしきい値以下の場合
に、ドレイン電流をN型のドレイン領域12bとP型の
基板10との間に逆バイアスし、有効に阻止することが
できる。特に、この発明においては、このP型の基板1
0とN型のドレイン領域12bとの接合部はエピタキシ
ャル成長により形成されているため、結晶性がよ(、逆
バイアス時のリーク電流を非常に小さく抑制することが
できる。従って、ドレイン電流を有効に阻止することが
できる。
S−FETによれば、ゲート電圧がしきい値以下の場合
に、ドレイン電流をN型のドレイン領域12bとP型の
基板10との間に逆バイアスし、有効に阻止することが
できる。特に、この発明においては、このP型の基板1
0とN型のドレイン領域12bとの接合部はエピタキシ
ャル成長により形成されているため、結晶性がよ(、逆
バイアス時のリーク電流を非常に小さく抑制することが
できる。従って、ドレイン電流を有効に阻止することが
できる。
更に、この発明においてはβ−SiCを用いている。こ
のため、高温においても安定であり、良好なトランジス
タ特性を維持することができる。
のため、高温においても安定であり、良好なトランジス
タ特性を維持することができる。
[実施例]
以下に、本発明の一実施例について説明する。
基板10となるP型層−SiC単結晶は化学気相成長法
によりSi基板上にヘトロエピタキシャル成長により形
成した。結晶成長の#!要は、次の通りである。まず、
約1320℃に高周波誘導加熱により加熱されたカーボ
ンサセプタ上に3インチサイズのSt基板を設置し、こ
の状態で毎分12f(7)水素、5ccのシラン、3C
Cのプロパン、及び毎分0.05c cのジボランガス
をカーボンサセプタが設置されている石英反応管内に流
して、−時間当たり 1.5〜3.0マイクロメータの
成長速度でP型層−SiC単結晶を3時間成長させた。
によりSi基板上にヘトロエピタキシャル成長により形
成した。結晶成長の#!要は、次の通りである。まず、
約1320℃に高周波誘導加熱により加熱されたカーボ
ンサセプタ上に3インチサイズのSt基板を設置し、こ
の状態で毎分12f(7)水素、5ccのシラン、3C
Cのプロパン、及び毎分0.05c cのジボランガス
をカーボンサセプタが設置されている石英反応管内に流
して、−時間当たり 1.5〜3.0マイクロメータの
成長速度でP型層−SiC単結晶を3時間成長させた。
これによりSi基板上に形成された層厚約9マイクロメ
ートル、不純物濃度1 x 10 IG/cm−3〜1
xl 017/cm−”のP型層−SiC単結晶を得
る。そして、このP型層−SiC単結晶を基板10とし
て、MOS−FETを作製した。
ートル、不純物濃度1 x 10 IG/cm−3〜1
xl 017/cm−”のP型層−SiC単結晶を得
る。そして、このP型層−SiC単結晶を基板10とし
て、MOS−FETを作製した。
始めにN型層−3i Cq1結晶Jj!12を同じく化
学気相成長法で、P型層−SiC基板lOの上に約20
00オングストロームから5oooオングストロームの
厚さエピタキシャル成長させた(第1図B)。結晶成長
は、成長温度的1320℃で毎分121の水素、5cc
のシラン、3ccのプロパンガスを流して約20分間行
った。特に不純物を添加しない場合にβ−SiC層の伝
動型はN型になる。成長させたNuβ−SiC層12の
不鈍物濃度は、I X 10 /cm 〜1..5
X 10 ’/c11−3である。
学気相成長法で、P型層−SiC基板lOの上に約20
00オングストロームから5oooオングストロームの
厚さエピタキシャル成長させた(第1図B)。結晶成長
は、成長温度的1320℃で毎分121の水素、5cc
のシラン、3ccのプロパンガスを流して約20分間行
った。特に不純物を添加しない場合にβ−SiC層の伝
動型はN型になる。成長させたNuβ−SiC層12の
不鈍物濃度は、I X 10 /cm 〜1..5
X 10 ’/c11−3である。
次に、N型層−SiC層12の上に真空蒸着法によりリ
アクティブイオンエツチング時にマスクとなるアルミニ
ウム膜を約5000オングストロームの厚さ形成し、フ
ォトリソグラフィにより形成したレジストをマスクとし
てソース領域12a1ドレイン領域12b上の領域以外
のアルミニウム膜を燐酸により除去した。レジスト除去
後ソース領域12a1 ドレイン12b上に残されたア
ルミニウム膜をマスクとしてCF4 (四フッ化炭素)
ガスに酸素を17%混合したガスを用いて圧力4Paの
条件下で放電により形成したプラズマによりソース領域
12a5 ドレイン領域12b以外のN型層−SiC層
12及び数千オングストロームのP型層−SiC単結晶
基板10をエツチング除去した。エツチング後、レジス
ト及びアルミニウム膜を除去し、希弗酸で洗浄した後純
水で洗浄し、乾燥した(第1図C)。
アクティブイオンエツチング時にマスクとなるアルミニ
ウム膜を約5000オングストロームの厚さ形成し、フ
ォトリソグラフィにより形成したレジストをマスクとし
てソース領域12a1ドレイン領域12b上の領域以外
のアルミニウム膜を燐酸により除去した。レジスト除去
後ソース領域12a1 ドレイン12b上に残されたア
ルミニウム膜をマスクとしてCF4 (四フッ化炭素)
ガスに酸素を17%混合したガスを用いて圧力4Paの
条件下で放電により形成したプラズマによりソース領域
12a5 ドレイン領域12b以外のN型層−SiC層
12及び数千オングストロームのP型層−SiC単結晶
基板10をエツチング除去した。エツチング後、レジス
ト及びアルミニウム膜を除去し、希弗酸で洗浄した後純
水で洗浄し、乾燥した(第1図C)。
次に、ウェット酸素雰囲気中で1100℃2時間の酸化
処理を行い、β−SiC単結晶表面上に約500オング
ストロームの酸化層16を形成した(第1図D)。フォ
トリソグラフィにより形成したレジスストをマスクとし
てソース領域12a1ドレイン12b上の酸化膜1δの
一部を弗酸によりエツチング除去し、接続部24を形成
した(第1図E)。
処理を行い、β−SiC単結晶表面上に約500オング
ストロームの酸化層16を形成した(第1図D)。フォ
トリソグラフィにより形成したレジスストをマスクとし
てソース領域12a1ドレイン12b上の酸化膜1δの
一部を弗酸によりエツチング除去し、接続部24を形成
した(第1図E)。
レジスト除去後、真空蒸着法により厚さ約1マイクロメ
ートルのアルミニウム膜を形成した。更に、フォトリソ
グラフィにより形成したレジストをマスクとして一部の
アルミニウム膜を燐酸によりエツチング除去し、ソース
電極18、ゲート電極22、ドレイン電極20の各電極
を形成した。
ートルのアルミニウム膜を形成した。更に、フォトリソ
グラフィにより形成したレジストをマスクとして一部の
アルミニウム膜を燐酸によりエツチング除去し、ソース
電極18、ゲート電極22、ドレイン電極20の各電極
を形成した。
レジスト除去後、窒素雰囲気中で450℃、20分のア
ニールを行ってβ−SiCを用いたMOS・FETを作
製した(第1図F)。
ニールを行ってβ−SiCを用いたMOS・FETを作
製した(第1図F)。
また、エツチング及び酸化により形成したN型層−Si
C層12とP型基板10との接合端面は、リアクティブ
イオンエツチングの条件を適当に選ぶことにより、電解
集中が生じない程度の平坦性を得ることができる。
C層12とP型基板10との接合端面は、リアクティブ
イオンエツチングの条件を適当に選ぶことにより、電解
集中が生じない程度の平坦性を得ることができる。
更に、エツチング時に結晶に生じた欠陥も数百オングス
トローム程度の酸化層16を形成する際除去することが
できる程度に抑えることができる。
トローム程度の酸化層16を形成する際除去することが
できる程度に抑えることができる。
このため、N型層−SiC層12とP型の基板10の接
合端面を介して流れるドレインリーク電流を十分少さな
ものとできる。
合端面を介して流れるドレインリーク電流を十分少さな
ものとできる。
なお、本実施例では、各電極18,20.22にアルミ
ニウムを用いているが、これは実験の簡便さから使用し
たものであって、ポリシリコン、シリサイドあるいは高
融点金属電極を用いたほうが高温使用時に有利なことは
いうまでもない。
ニウムを用いているが、これは実験の簡便さから使用し
たものであって、ポリシリコン、シリサイドあるいは高
融点金属電極を用いたほうが高温使用時に有利なことは
いうまでもない。
次に、このようにして作製したβ−SiCを用いたMO
S−FETの動作例について第2図に基づいて説明する
。この動作例は、ソース電極18をアースとし、ドレイ
ン電極20にθ〜5V、ゲート電極22に一1〜8Vの
範囲内の電圧を印加した場合におけるゲート電圧に対す
るドレイン電圧とドレイン電流の値をカーブトレーサー
により観iUIしたちのである。
S−FETの動作例について第2図に基づいて説明する
。この動作例は、ソース電極18をアースとし、ドレイ
ン電極20にθ〜5V、ゲート電極22に一1〜8Vの
範囲内の電圧を印加した場合におけるゲート電圧に対す
るドレイン電圧とドレイン電流の値をカーブトレーサー
により観iUIしたちのである。
作製したMOS−FETの室温での代表的な特性を第3
図に示す。同図よりゲート電圧によりドレイン電圧が変
化を示していることは明らかである。またゲート電圧が
ゼロボルト以下のときドレイン電流はほとんど見られな
い。従ってドレインリーク電流のない良好な特性のMO
S中FETが作製されていることが理解される。また、
同一素子の4゛00℃における特性を第4図に示す。ゲ
ート電圧がゼロボルト以下の時にもドレイン電流が見ら
れるが、400℃の温度においてもゲート電圧によりド
レイン電流が変化を示していることは明らかであり、ソ
ース、ドレインと基板及びチャネル領域の伝導型の異な
る構造の横型MOS−FETのでは初めて400℃での
トランジスタ動作を確認することができた。
図に示す。同図よりゲート電圧によりドレイン電圧が変
化を示していることは明らかである。またゲート電圧が
ゼロボルト以下のときドレイン電流はほとんど見られな
い。従ってドレインリーク電流のない良好な特性のMO
S中FETが作製されていることが理解される。また、
同一素子の4゛00℃における特性を第4図に示す。ゲ
ート電圧がゼロボルト以下の時にもドレイン電流が見ら
れるが、400℃の温度においてもゲート電圧によりド
レイン電流が変化を示していることは明らかであり、ソ
ース、ドレインと基板及びチャネル領域の伝導型の異な
る構造の横型MOS−FETのでは初めて400℃での
トランジスタ動作を確認することができた。
参考として、従来のSi半導体を用いたMOS・FET
の同一測定法による室温及び400℃での特性を第6図
及び第7図に示す。室温では極めて良好なトランジスタ
特性を示しているが、400℃ではドレシンリーク電流
が極めて大きくトランジスタとして機能しなくなってい
ることは明らかである。
の同一測定法による室温及び400℃での特性を第6図
及び第7図に示す。室温では極めて良好なトランジスタ
特性を示しているが、400℃ではドレシンリーク電流
が極めて大きくトランジスタとして機能しなくなってい
ることは明らかである。
なお、このような発明の実施例と従来例の比較の一例を
数値をもって現わせば、次のようになる。
数値をもって現わせば、次のようになる。
(A)この発明の実施例
条件 ドレイン面積250μmX320μm口。
400℃、Vd−4V。
リーク電流 約300μA、 0.38A/cm2(B
)従来例 条件 ドレイン面積ll μm× 20μm口。
)従来例 条件 ドレイン面積ll μm× 20μm口。
400℃、Vd−4V。
リーク電流 約4 mA、 1,800A/Cm2以
上により本発明の優秀性が理解される。
上により本発明の優秀性が理解される。
m1図はこの発明に係るβ−SiCを用いたMOS−F
ETの一実施例及びその製造方法を示す説明図、 第2図は同実施例に係るMOS−FETのトランジスタ
特性測定時の回路構成図、 第3図は同実施例におけるMOS−FETの室温におけ
るトランジスタ特性を示す特性図、第4図は同実施例の
MOS−FETの400℃におけるトランジスタ特性を
示す特性図、第5図は従来の81半導体を用いたMOS
−FETの構造及び製造方法を示す説明図、第6図は同
従来例のMOS−FETの室温におけるトランジスタ特
性を示す特性図、 第7図は同従来例のMOS−FETの400℃における
トランジスタ特性を示す特性図である。 10 ・・・ 12 ・・・ 10a ・・・ 12a ・・・ 12b ・・・ 16 ・・・ 18 ・・・ 20 ・・・ 22 ・・・ 基板 N型層−SiC層 チャネル領域 ソース領域 ドレイン領域 酸化層 ソース電極 ドレイン電極 ゲート電極 トラ・/シースフT今φ生シ契り定B斗のE目啼ヂダl
ノ第 図 ルギン電圧(ホ゛ルトノ プご施4ダグf)400’C1二か?LするFう゛ノ:
ノ゛ズタす下す1第 図 tフィーF電、8:(オζルトン ドレイソ電圧(ホ゛ルト) 実先ずl’Jの室温1’: T”けるトランシ゛スクす
弄か1第 図 q茫来のSi半凛イ本ε用いt=MO5FETh′よび
ヤの製At;Lf)4え日月国策 図 トルイン電圧() を足釆イダリの室シ量に方ぐ!するトランヅスク#!t
4Ji第 図 ケート電I王(V) ト°゛bイン電μ (V) 9芝采イiりの400°Clニオ会tするトランシ゛ス
q斗÷生第 ア 図
ETの一実施例及びその製造方法を示す説明図、 第2図は同実施例に係るMOS−FETのトランジスタ
特性測定時の回路構成図、 第3図は同実施例におけるMOS−FETの室温におけ
るトランジスタ特性を示す特性図、第4図は同実施例の
MOS−FETの400℃におけるトランジスタ特性を
示す特性図、第5図は従来の81半導体を用いたMOS
−FETの構造及び製造方法を示す説明図、第6図は同
従来例のMOS−FETの室温におけるトランジスタ特
性を示す特性図、 第7図は同従来例のMOS−FETの400℃における
トランジスタ特性を示す特性図である。 10 ・・・ 12 ・・・ 10a ・・・ 12a ・・・ 12b ・・・ 16 ・・・ 18 ・・・ 20 ・・・ 22 ・・・ 基板 N型層−SiC層 チャネル領域 ソース領域 ドレイン領域 酸化層 ソース電極 ドレイン電極 ゲート電極 トラ・/シースフT今φ生シ契り定B斗のE目啼ヂダl
ノ第 図 ルギン電圧(ホ゛ルトノ プご施4ダグf)400’C1二か?LするFう゛ノ:
ノ゛ズタす下す1第 図 tフィーF電、8:(オζルトン ドレイソ電圧(ホ゛ルト) 実先ずl’Jの室温1’: T”けるトランシ゛スクす
弄か1第 図 q茫来のSi半凛イ本ε用いt=MO5FETh′よび
ヤの製At;Lf)4え日月国策 図 トルイン電圧() を足釆イダリの室シ量に方ぐ!するトランヅスク#!t
4Ji第 図 ケート電I王(V) ト°゛bイン電μ (V) 9芝采イiりの400°Clニオ会tするトランシ゛ス
q斗÷生第 ア 図
Claims (2)
- (1)半導体からなる基板と、この基板に接合形成され
た基板とは異なる導電型の半導体からなるソース領域及
びドレイン領域を有するMOS・FETにおいて、 基板をP型β−SiCによって形成すると共に、ソース
領域及びドレイン領域を基板上に積層したN型β−Si
Cによって形成したことを特徴とするβ−SiCを用い
たMOS・FET。 - (2)P型β−SiCからなる基板上にエピキタキシャ
ル成長によってN型β−SiC層を形成する工程と、 上記N型β−SiC層のソース及びドレインとなる領域
以外の領域をガスプラズマを用いたリアクティブイオン
エッチングにより除去し、基板のチャネル領域を挟んで
N型β−SiC層からなるソース領域及びドレイン領域
を形成する工程と、上記ソース領域、ドレイン領域及び
チャネル領域の上面に酸化層を形成する工程と、 この酸化層の上記ソース領域及びドレイン領域上に位置
する個所の一部を除去し電極接続部を形成する工程と、 ソース領域に電極接続部を介し接続されたソース電極と
、ドレイン領域に電極接続部を介し接続されたドレイン
電極と、チャネル領域の上部に酸化層を介し設けられた
ゲート電極を形成する工程と、 を有することを特徴とするβ−SiCを用いたMOS・
FETの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16208088A JP2612040B2 (ja) | 1988-06-28 | 1988-06-28 | β−SiCを用いたMOS・FET及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16208088A JP2612040B2 (ja) | 1988-06-28 | 1988-06-28 | β−SiCを用いたMOS・FET及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0210772A true JPH0210772A (ja) | 1990-01-16 |
JP2612040B2 JP2612040B2 (ja) | 1997-05-21 |
Family
ID=15747705
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16208088A Expired - Lifetime JP2612040B2 (ja) | 1988-06-28 | 1988-06-28 | β−SiCを用いたMOS・FET及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2612040B2 (ja) |
Cited By (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05175239A (ja) * | 1991-06-14 | 1993-07-13 | Cree Res Inc | 高電力、高周波金属−半導体電界効果トランジスタ |
JPH06120487A (ja) * | 1992-10-06 | 1994-04-28 | Rohm Co Ltd | 半導体装置およびその製造方法 |
US5492752A (en) * | 1992-12-07 | 1996-02-20 | Oregon Graduate Institute Of Science And Technology | Substrates for the growth of 3C-silicon carbide |
US5963791A (en) * | 1992-08-07 | 1999-10-05 | General Electric Company | Silicon carbide MOSFET having self-aligned gate structure and method of fabrication |
JP2002093742A (ja) * | 2000-09-18 | 2002-03-29 | National Institute Of Advanced Industrial & Technology | オーミック電極構造体、その製造方法、半導体装置及び半導体装置の製造方法 |
US6686616B1 (en) | 2000-05-10 | 2004-02-03 | Cree, Inc. | Silicon carbide metal-semiconductor field effect transistors |
US6902964B2 (en) | 2001-10-24 | 2005-06-07 | Cree, Inc. | Methods of fabricating delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure |
US6956239B2 (en) | 2002-11-26 | 2005-10-18 | Cree, Inc. | Transistors having buried p-type layers beneath the source region |
US7265399B2 (en) | 2004-10-29 | 2007-09-04 | Cree, Inc. | Asymetric layout structures for transistors and methods of fabricating the same |
US7326962B2 (en) | 2004-12-15 | 2008-02-05 | Cree, Inc. | Transistors having buried N-type and P-type regions beneath the source region and methods of fabricating the same |
US7348612B2 (en) | 2004-10-29 | 2008-03-25 | Cree, Inc. | Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same |
US7402844B2 (en) | 2005-11-29 | 2008-07-22 | Cree, Inc. | Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods |
US7646043B2 (en) | 2006-09-28 | 2010-01-12 | Cree, Inc. | Transistors having buried p-type layers coupled to the gate |
US8203185B2 (en) | 2005-06-21 | 2012-06-19 | Cree, Inc. | Semiconductor devices having varying electrode widths to provide non-uniform gate pitches and related methods |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4802542B2 (ja) | 2005-04-19 | 2011-10-26 | 株式会社デンソー | 炭化珪素半導体装置 |
-
1988
- 1988-06-28 JP JP16208088A patent/JP2612040B2/ja not_active Expired - Lifetime
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05175239A (ja) * | 1991-06-14 | 1993-07-13 | Cree Res Inc | 高電力、高周波金属−半導体電界効果トランジスタ |
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US6686616B1 (en) | 2000-05-10 | 2004-02-03 | Cree, Inc. | Silicon carbide metal-semiconductor field effect transistors |
US7067361B2 (en) | 2000-05-10 | 2006-06-27 | Cree, Inc. | Methods of fabricating silicon carbide metal-semiconductor field effect transistors |
JP2002093742A (ja) * | 2000-09-18 | 2002-03-29 | National Institute Of Advanced Industrial & Technology | オーミック電極構造体、その製造方法、半導体装置及び半導体装置の製造方法 |
US6906350B2 (en) | 2001-10-24 | 2005-06-14 | Cree, Inc. | Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure |
US6902964B2 (en) | 2001-10-24 | 2005-06-07 | Cree, Inc. | Methods of fabricating delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure |
US6956239B2 (en) | 2002-11-26 | 2005-10-18 | Cree, Inc. | Transistors having buried p-type layers beneath the source region |
US7297580B2 (en) | 2002-11-26 | 2007-11-20 | Cree, Inc. | Methods of fabricating transistors having buried p-type layers beneath the source region |
US7265399B2 (en) | 2004-10-29 | 2007-09-04 | Cree, Inc. | Asymetric layout structures for transistors and methods of fabricating the same |
US7348612B2 (en) | 2004-10-29 | 2008-03-25 | Cree, Inc. | Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same |
US7326962B2 (en) | 2004-12-15 | 2008-02-05 | Cree, Inc. | Transistors having buried N-type and P-type regions beneath the source region and methods of fabricating the same |
US8203185B2 (en) | 2005-06-21 | 2012-06-19 | Cree, Inc. | Semiconductor devices having varying electrode widths to provide non-uniform gate pitches and related methods |
US7402844B2 (en) | 2005-11-29 | 2008-07-22 | Cree, Inc. | Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods |
US7646043B2 (en) | 2006-09-28 | 2010-01-12 | Cree, Inc. | Transistors having buried p-type layers coupled to the gate |
US7943972B2 (en) | 2006-09-28 | 2011-05-17 | Cree, Inc. | Methods of fabricating transistors having buried P-type layers coupled to the gate |
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Publication number | Publication date |
---|---|
JP2612040B2 (ja) | 1997-05-21 |
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