JP2604832B2 - 半導体装置 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
- H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置に関する。
半導体装置として、静電誘導サイリスタや絶縁ゲート
型バイポーラトランジスタ（IGBT）のように、アノード
領域とカソード領域の間に、アノード領域とは逆導電型
の高比抵抗領域（不純物低濃度領域）を備え、高比抵抗
領域を流れる電流がゲート電極に加える電圧により制御
され、電子と正孔の両方がキャリアとなっているものが
ある。ゲート電極への外部信号の入力により電流通路を
オン・オフさせ高比抵抗領域を流れる電流を断続させる
のである。第４図は、従来の表面ゲート型静電誘導サイ
リスタをあらわす。
型バイポーラトランジスタ（IGBT）のように、アノード
領域とカソード領域の間に、アノード領域とは逆導電型
の高比抵抗領域（不純物低濃度領域）を備え、高比抵抗
領域を流れる電流がゲート電極に加える電圧により制御
され、電子と正孔の両方がキャリアとなっているものが
ある。ゲート電極への外部信号の入力により電流通路を
オン・オフさせ高比抵抗領域を流れる電流を断続させる
のである。第４図は、従来の表面ゲート型静電誘導サイ
リスタをあらわす。
サイリスタ21は、半導体基板21aの表面側部分にカソ
ード領域24およびゲート領域25を備え、裏面側にアノー
ド領域22を備えている。22′はアノード電極、24′はカ
ソード電極、25′はゲート電極である。アノード領域22
とカソード領域24の間には高比抵抗領域23を備えてい
る。このサイリスタ21は、電流容量が大きく、しかもタ
ーンオン時間が短いという利点がある。しかし、遮断時
は、アノード側から注入される正孔を瞬時にして断てな
いため、ターンオフ時間が、例えば、OSFETに比べて長
いという問題がある。
ード領域24およびゲート領域25を備え、裏面側にアノー
ド領域22を備えている。22′はアノード電極、24′はカ
ソード電極、25′はゲート電極である。アノード領域22
とカソード領域24の間には高比抵抗領域23を備えてい
る。このサイリスタ21は、電流容量が大きく、しかもタ
ーンオン時間が短いという利点がある。しかし、遮断時
は、アノード側から注入される正孔を瞬時にして断てな
いため、ターンオフ時間が、例えば、OSFETに比べて長
いという問題がある。
そこで、従来、ターンオフ時間を縮めるため、第４図
にみるように、サイリスタ21の高比抵抗領域23における
アノード領域22寄りの位置に格子欠陥領域26を設けてい
る（特開昭60−207376号公報）。格子欠陥領域26は、ア
ノード側から注入されてくる正孔を直ちに消滅させる働
きをする。そのため、ターンオフ時間が短くなるのであ
る。
にみるように、サイリスタ21の高比抵抗領域23における
アノード領域22寄りの位置に格子欠陥領域26を設けてい
る（特開昭60−207376号公報）。格子欠陥領域26は、ア
ノード側から注入されてくる正孔を直ちに消滅させる働
きをする。そのため、ターンオフ時間が短くなるのであ
る。
しかしながら、高比抵抗領域に格子欠陥を設けると、
かなりのオン抵抗の上昇がみられる上、高温下では、高
比抵抗領域内においてキャリア寿命が延びてターンオフ
時間が長くなる。そのため、高温下で高周波スイッチン
グ動作を行うとターンオフ時の損失が大きくなる。特
に、高周波スイッチング方式を利用して機器をコンパク
トに纏めようとする場合には、放熱性がどうしても低下
するため、半導体装置が、例えば100℃以上の高温下で
動作することになる。高温下での動作は、〔損失の増加
−さらなる高温化〕という悪循環を招き、その半導体装
置の性能を十分に活かせなかったり、半導体装置自体の
損傷の恐れが強まったりするという問題がある。
かなりのオン抵抗の上昇がみられる上、高温下では、高
比抵抗領域内においてキャリア寿命が延びてターンオフ
時間が長くなる。そのため、高温下で高周波スイッチン
グ動作を行うとターンオフ時の損失が大きくなる。特
に、高周波スイッチング方式を利用して機器をコンパク
トに纏めようとする場合には、放熱性がどうしても低下
するため、半導体装置が、例えば100℃以上の高温下で
動作することになる。高温下での動作は、〔損失の増加
−さらなる高温化〕という悪循環を招き、その半導体装
置の性能を十分に活かせなかったり、半導体装置自体の
損傷の恐れが強まったりするという問題がある。
発明者らは、この問題を解決すべく、格子欠陥領域を
高比抵抗領域からアノード領域側に移すということを提
案している（特願昭62−322336号）。これにより、オン
抵抗の上昇が抑制されるとともに、高温下での損失が相
当に減少したのであるが、それでも、十二分に少なくな
ったとは言えない。
高比抵抗領域からアノード領域側に移すということを提
案している（特願昭62−322336号）。これにより、オン
抵抗の上昇が抑制されるとともに、高温下での損失が相
当に減少したのであるが、それでも、十二分に少なくな
ったとは言えない。
この発明は、上記事情に鑑み、ターンオフ時間の短縮
が、オン抵抗の上昇が抑制されるとともに、高温下で
も、半導体装置内の損失の増大が極めて少なく、低損失
で動作させることのできる半導体装置を提供することを
課題とする。
が、オン抵抗の上昇が抑制されるとともに、高温下で
も、半導体装置内の損失の増大が極めて少なく、低損失
で動作させることのできる半導体装置を提供することを
課題とする。
前記課題を解決するため、請求項１記載の半導体装置
では、半導体基板の一側にアノード領域を備え、この基
板他側にカソード領域を備え、前記アノード領域とカソ
ード領域の間に電流通路となる高比抵抗領域を備え、前
記半導体基板内には荷電担体の寿命を縮めさせる格子欠
陥領域をも備えるとともに前記半導体基板の上にゲート
電極を備え、このゲート電極への外部信号の入力により
前記電流通路をオン・オフさせる構成において、前記格
子欠陥領域が前記アノード領域における高比抵抗領域寄
りの位置に形成されているとともに、同格子欠陥領域の
欠陥密度が室温における導通時損失およびターンオフ時
損失の合計損失が最小となる欠陥密度の約1.5〜２倍で
あり、かつ、前記高比抵抗領域は格子欠陥領域が未形成
であるようにしている。
では、半導体基板の一側にアノード領域を備え、この基
板他側にカソード領域を備え、前記アノード領域とカソ
ード領域の間に電流通路となる高比抵抗領域を備え、前
記半導体基板内には荷電担体の寿命を縮めさせる格子欠
陥領域をも備えるとともに前記半導体基板の上にゲート
電極を備え、このゲート電極への外部信号の入力により
前記電流通路をオン・オフさせる構成において、前記格
子欠陥領域が前記アノード領域における高比抵抗領域寄
りの位置に形成されているとともに、同格子欠陥領域の
欠陥密度が室温における導通時損失およびターンオフ時
損失の合計損失が最小となる欠陥密度の約1.5〜２倍で
あり、かつ、前記高比抵抗領域は格子欠陥領域が未形成
であるようにしている。
請求項２記載の半導体装置では、加えて、格子欠陥領
域を、約２〜３×1012cm-2のドーズ量の陽子線（プロト
ン）照射により基板他側から約100〜200μｍ程度の深さ
に形成するようにしている。
域を、約２〜３×1012cm-2のドーズ量の陽子線（プロト
ン）照射により基板他側から約100〜200μｍ程度の深さ
に形成するようにしている。
請求項１、２記載の半導体装置では、ターンオフ動作
の際、格子欠陥領域が正孔の寿命を縮める働きをするた
め、ターンオフ時間が短い。
の際、格子欠陥領域が正孔の寿命を縮める働きをするた
め、ターンオフ時間が短い。
この格子欠陥領域は高比抵抗領域ではなくアノード領
域にあるため、高温下でも、格子欠陥に起因する長寿命
キャリアが高比抵抗領域内に発生することを抑制でき
る。そのため、高温下でも、装置損失の増大が、かなり
軽減される。
域にあるため、高温下でも、格子欠陥に起因する長寿命
キャリアが高比抵抗領域内に発生することを抑制でき
る。そのため、高温下でも、装置損失の増大が、かなり
軽減される。
そして、格子欠陥領域の欠陥密度は室温における導通
時損失およびターンオフ時損失の合計損失が最少となる
欠陥密度の約1.5〜２倍である。高速スイッチング駆動
の場合、装置の損失は導通時損失とターンオフ時損失の
合計である。格子欠陥領域の欠陥密度が上記範囲である
と、温度が高くなっても、合計損失が実質的に変わらな
い。これは、通常、欠陥密度が増すと抵抗値が高くな
り、欠陥密度の少ないものに比べ順方向電圧降下Vonは
やや高いのであるが、これが温度上昇に対して低下する
という傾向がみられ、順方向電圧降下Vonの低下分が、
ターンオフ時損失の増大を相殺するからであると推察し
ている。欠陥密度が上記範囲を外れると、高温下での合
計損失がいずれも大きくなる。
時損失およびターンオフ時損失の合計損失が最少となる
欠陥密度の約1.5〜２倍である。高速スイッチング駆動
の場合、装置の損失は導通時損失とターンオフ時損失の
合計である。格子欠陥領域の欠陥密度が上記範囲である
と、温度が高くなっても、合計損失が実質的に変わらな
い。これは、通常、欠陥密度が増すと抵抗値が高くな
り、欠陥密度の少ないものに比べ順方向電圧降下Vonは
やや高いのであるが、これが温度上昇に対して低下する
という傾向がみられ、順方向電圧降下Vonの低下分が、
ターンオフ時損失の増大を相殺するからであると推察し
ている。欠陥密度が上記範囲を外れると、高温下での合
計損失がいずれも大きくなる。
上記のような働きをする半導体装置の格子欠陥領域
は、例えば、約２〜３×1012cm-2のドーズ量の陽子線照
射により基板他側から約100〜200μｍ程度の深さに形成
されたものである。
は、例えば、約２〜３×1012cm-2のドーズ量の陽子線照
射により基板他側から約100〜200μｍ程度の深さに形成
されたものである。
以下、この発明にかかる半導体装置を、その一実施例
をあらわす図面を参照しながら詳しく説明する。
をあらわす図面を参照しながら詳しく説明する。
第１図は、この発明にかかる半導体装置の一例である
表面ゲート型静電誘導サイリスタをあらわす。
表面ゲート型静電誘導サイリスタをあらわす。
静電誘導サイリスタ１は、半導体基板1aの裏面側（一
側）にアノード領域（P+領域）２を、表面側（他側）に
カソード領域（N+領域）４を備えていて、両領域２、４
の間に電流通路となる高比抵抗領域（N-領域）３を備え
ている。そして、半導体基板1aの表面側部分には、カソ
ード領域４を挟むように形成されたゲート領域５を備え
ている。サイリスタ１の導通・遮断は、ゲート電極５′
に印加される電圧を制御してアノード電極２′・カソー
ド電極４′間を流れる電流をオン・オフさせることによ
りなされる。
側）にアノード領域（P+領域）２を、表面側（他側）に
カソード領域（N+領域）４を備えていて、両領域２、４
の間に電流通路となる高比抵抗領域（N-領域）３を備え
ている。そして、半導体基板1aの表面側部分には、カソ
ード領域４を挟むように形成されたゲート領域５を備え
ている。サイリスタ１の導通・遮断は、ゲート電極５′
に印加される電圧を制御してアノード電極２′・カソー
ド電極４′間を流れる電流をオン・オフさせることによ
りなされる。
静電誘導サイリスタ１は、半導体基板1a内に荷電担体
寿命を縮めさせる格子欠陥領域６を備えている。この格
子欠陥領域６はアノード領域２における高比抵抗領域３
寄り（接合寄り）の位置に形成されている。そして、同
格子欠陥領域６の欠陥密度が室温における導通時損失お
よびターンオフ時損失の合計損失が最少となる欠陥密度
の約1.5〜２倍となっており、高温下での損失増加が効
果的に抑制されることは前述の通りである。
寿命を縮めさせる格子欠陥領域６を備えている。この格
子欠陥領域６はアノード領域２における高比抵抗領域３
寄り（接合寄り）の位置に形成されている。そして、同
格子欠陥領域６の欠陥密度が室温における導通時損失お
よびターンオフ時損失の合計損失が最少となる欠陥密度
の約1.5〜２倍となっており、高温下での損失増加が効
果的に抑制されることは前述の通りである。
この格子欠陥領域６は、例えば、つぎのようにして形
成される。
成される。
半導体基板1aに各領域２〜５を形成（さらには各電極
２′〜５′のうちの適当なものを形成）してから基板表
面側（カソード領域４形成側）から陽子線（プロトン）
を垂直に照射して格子欠陥を作る。陽子線照射の際に
は、格子欠陥領域の位置（厳密には格子欠陥密度分布の
ピークの位置）が所定の位置にくるように加速電圧を選
定する。陽子線のドーズ量は、例えば、格子欠陥領域６
が基板表面から約100〜200μｍ程度の深さにある場合で
約２〜３×1012cm-2程度の量である。
２′〜５′のうちの適当なものを形成）してから基板表
面側（カソード領域４形成側）から陽子線（プロトン）
を垂直に照射して格子欠陥を作る。陽子線照射の際に
は、格子欠陥領域の位置（厳密には格子欠陥密度分布の
ピークの位置）が所定の位置にくるように加速電圧を選
定する。陽子線のドーズ量は、例えば、格子欠陥領域６
が基板表面から約100〜200μｍ程度の深さにある場合で
約２〜３×1012cm-2程度の量である。
続いて、より具体的な実施例と比較例について説明す
る。
る。
実施例の静電誘導サイリスタをつぎのようにして作製
した。半導体基板における高比抵抗領域の厚みを120μ
ｍ、アノード領域の厚みを150μｍにして、格子欠陥領
域を、格子欠陥密度分布のピークがアノード領域と高比
抵抗領域の接合から約20〜30μｍの位置にくるようにし
た。陽子線のドーズ量は約２×1012cm-2である。このサ
イリスタのVonは約4.0Vであった。
した。半導体基板における高比抵抗領域の厚みを120μ
ｍ、アノード領域の厚みを150μｍにして、格子欠陥領
域を、格子欠陥密度分布のピークがアノード領域と高比
抵抗領域の接合から約20〜30μｍの位置にくるようにし
た。陽子線のドーズ量は約２×1012cm-2である。このサ
イリスタのVonは約4.0Vであった。
比較例１の静電誘導サイリスタを、ドーズ量が約１×
1012cm-2である他は、上記実施例と同様にして作製し
た。格子欠陥密度とドーズ量はほぼ比例関係にある。こ
のサイリスタのVonは約2.0Vであった。
1012cm-2である他は、上記実施例と同様にして作製し
た。格子欠陥密度とドーズ量はほぼ比例関係にある。こ
のサイリスタのVonは約2.0Vであった。
比較例２の静電誘導サイリスタを、格子欠陥領域が高
比抵抗領域内にくるようにした他は、比較例１と同様に
して作製した。このサイリスタのVonは約2.0Vでああっ
た。
比抵抗領域内にくるようにした他は、比較例１と同様に
して作製した。このサイリスタのVonは約2.0Vでああっ
た。
実施例および比較例１、２のサイリスタについて、装
置（デバイス温度）とターンオフ時損失および導通時損
失の合計損失との関係を調べた。なお、測定の際、サイ
リスタは、周波数50kHzの１石式インバータ方式の駆動
態様で動作させるようにした。
置（デバイス温度）とターンオフ時損失および導通時損
失の合計損失との関係を調べた。なお、測定の際、サイ
リスタは、周波数50kHzの１石式インバータ方式の駆動
態様で動作させるようにした。
第２図は、測定結果、すなわち装置温度と合計損失の
関係をあらわすグラフであって、略直線イが実施例を示
し、曲線ロが比較例１を示していて、曲線ハが比較例２
を示している。
関係をあらわすグラフであって、略直線イが実施例を示
し、曲線ロが比較例１を示していて、曲線ハが比較例２
を示している。
実施例のサイリスタは、室温では比較例１のサイリス
タよりも若干合計損失が多いが、150℃程度の高温下で
も合計損失は殆ど変わらない低い値である。これに対し
て、比較例１のサイリスタは、100℃を超えるころから
合計損失が実施例のそれを上回るようになり、150℃程
度では実施例に比べてかなり大きく（約20％程度大き
い）なっている。比較例２のサイリスタは、全ての温度
範囲に渡って合計損失が実施例のそれよりも遥かに大き
い。実施例のサイリスタは高温下でも小さな合計損失で
動作をさせられることが分かる。なお、比較例１におい
てドーズ量を変えたものを種々作製して室温における合
計損失を調べてみたが、比較例１のサイリスタの室温に
おける合計損失は最低に極めて近い値であった。
タよりも若干合計損失が多いが、150℃程度の高温下で
も合計損失は殆ど変わらない低い値である。これに対し
て、比較例１のサイリスタは、100℃を超えるころから
合計損失が実施例のそれを上回るようになり、150℃程
度では実施例に比べてかなり大きく（約20％程度大き
い）なっている。比較例２のサイリスタは、全ての温度
範囲に渡って合計損失が実施例のそれよりも遥かに大き
い。実施例のサイリスタは高温下でも小さな合計損失で
動作をさせられることが分かる。なお、比較例１におい
てドーズ量を変えたものを種々作製して室温における合
計損失を調べてみたが、比較例１のサイリスタの室温に
おける合計損失は最低に極めて近い値であった。
この発明は上記実施例に限らない。半導体装置が、第
３図のような絶縁ゲート型バイポーラトランジスタであ
ってもよい。
３図のような絶縁ゲート型バイポーラトランジスタであ
ってもよい。
第３図のトランジスタ11は、半導体基板11aの裏面側
（一側）に設けられたアノード領域（P+領域）12と、基
板表面側（他側）に設けられたカソード領域（N+領域）
14とを備えている。電流通路となる高比抵抗領域（N-領
域）13はアノード領域12とカソード領域14の間に設けら
れている。アノード領域12にはアノード電極12′が、カ
ソード領域14にはカソード電極14′が、それぞれ設けら
れている。一方、カソード領域14と高比抵抗領域13との
間には、逆導電型領域（Ｐ領域）18が設けられている。
この領域18の表面には、絶縁膜17を介してゲート電極1
5′が設けられている。このトランジスタ11では、ゲー
ト電極15′に信号電圧を印加し、逆導電型領域18の表面
に作られるチャンネルを調整して高比抵抗領域13を通っ
て流れる電流を制御する。格子欠陥領域16は、先の格子
欠陥領域６と同様の欠陥密度を有するとともに、アノー
ド領域12における高比抵抗領域13寄りの位置に設けられ
ていて、静電誘導サイリスタ１の格子欠陥領域６と同じ
働きをする。なお、トランジスタの場合、通常はカソー
ド領域はソース領域と、アノード領域はドレイン領域と
称される。
（一側）に設けられたアノード領域（P+領域）12と、基
板表面側（他側）に設けられたカソード領域（N+領域）
14とを備えている。電流通路となる高比抵抗領域（N-領
域）13はアノード領域12とカソード領域14の間に設けら
れている。アノード領域12にはアノード電極12′が、カ
ソード領域14にはカソード電極14′が、それぞれ設けら
れている。一方、カソード領域14と高比抵抗領域13との
間には、逆導電型領域（Ｐ領域）18が設けられている。
この領域18の表面には、絶縁膜17を介してゲート電極1
5′が設けられている。このトランジスタ11では、ゲー
ト電極15′に信号電圧を印加し、逆導電型領域18の表面
に作られるチャンネルを調整して高比抵抗領域13を通っ
て流れる電流を制御する。格子欠陥領域16は、先の格子
欠陥領域６と同様の欠陥密度を有するとともに、アノー
ド領域12における高比抵抗領域13寄りの位置に設けられ
ていて、静電誘導サイリスタ１の格子欠陥領域６と同じ
働きをする。なお、トランジスタの場合、通常はカソー
ド領域はソース領域と、アノード領域はドレイン領域と
称される。
格子欠陥領域形成のための陽子線の照射は、基板表面
側（カソード領域側）から行うかわりに、基板裏面側
（アノード領域側）から行うようにしてもよい。格子欠
陥は、陽子線以外の放射線照射や粒子線照射、あるい
は、重金属の拡散により形成するようにしてもよいが、
陽子線照射によれば密度の高い格子欠陥を局部的に形成
するのが容易であり、この発明の半導体装置の製造に適
している。半導体装置の種類も、上記例示の種類に限ら
ない。
側（カソード領域側）から行うかわりに、基板裏面側
（アノード領域側）から行うようにしてもよい。格子欠
陥は、陽子線以外の放射線照射や粒子線照射、あるい
は、重金属の拡散により形成するようにしてもよいが、
陽子線照射によれば密度の高い格子欠陥を局部的に形成
するのが容易であり、この発明の半導体装置の製造に適
している。半導体装置の種類も、上記例示の種類に限ら
ない。
請求項1,2記載の発明にかかる半導体装置は、以上に
述べた構成上の特徴を有することにより、下記の効果
（１）〜（３）を同時に奏するため、実用性が顕著であ
る。
述べた構成上の特徴を有することにより、下記の効果
（１）〜（３）を同時に奏するため、実用性が顕著であ
る。
効果（１） ターンオフ時間の短縮が図れる。
これは、ターンオフ動作の際、格子欠陥領域で荷電担
体を極めて短時間のうちに消滅させられるからである。
体を極めて短時間のうちに消滅させられるからである。
効果（２） 高温下での損失増大が極めて少なく低損失
で動作させられる。
で動作させられる。
これは、格子欠陥領域を高比抵抗領域よりアノード領
域に移すのに加えて、格子欠陥領域の欠陥密度が室温に
おける導通時損失およびターンオフ時損失の合計損失が
最小となる欠陥密度の約1.5〜２倍という高温下でも寿
命の長い荷電担体の発生が抑制される適切な密度とする
からである。
域に移すのに加えて、格子欠陥領域の欠陥密度が室温に
おける導通時損失およびターンオフ時損失の合計損失が
最小となる欠陥密度の約1.5〜２倍という高温下でも寿
命の長い荷電担体の発生が抑制される適切な密度とする
からである。
効果（３） オン抵抗が低い。オン抵抗の低い半導体装
置は基本的に低損失特性である。
置は基本的に低損失特性である。
これは、電流通路のpn接合が基本的に１個の構成であ
るのに加え、格子欠陥領域がもともとの比抵抗が小さく
格子欠陥導入に伴う抵抗（絶対値）増大の僅かなアノー
ド領域だけにあるからである。もし、格子欠陥領域が、
もともとの比抵抗が大きく格子欠陥導入に伴う抵抗（絶
対値）増大の大きな高比抵抗領域にあると、抵抗上昇値
が大きくオン抵抗は高くなってしまう。
るのに加え、格子欠陥領域がもともとの比抵抗が小さく
格子欠陥導入に伴う抵抗（絶対値）増大の僅かなアノー
ド領域だけにあるからである。もし、格子欠陥領域が、
もともとの比抵抗が大きく格子欠陥導入に伴う抵抗（絶
対値）増大の大きな高比抵抗領域にあると、抵抗上昇値
が大きくオン抵抗は高くなってしまう。
第１図は、この発明にかかる半導体装置の一例の静電誘
導サイリスタをあらわす概略断面図、第２図は、このサ
イリスタおよび比較例のサイリスタの装置温度と合計損
失の関係をあらわすグラフ、第３図は、この発明にかか
る半導体装置の一例の絶縁ゲート型バイポーラトランジ
スタをあらわす概略断面図、第４図は、従来の静電誘導
サイリスタをあらわす概略断面図である。 １、11……半導体装置、1a、11a……半導体基板、２、1
2……アノード領域、３、13……高比抵抗領域、４、14
……カソード領域、６、16……格子欠陥領域
導サイリスタをあらわす概略断面図、第２図は、このサ
イリスタおよび比較例のサイリスタの装置温度と合計損
失の関係をあらわすグラフ、第３図は、この発明にかか
る半導体装置の一例の絶縁ゲート型バイポーラトランジ
スタをあらわす概略断面図、第４図は、従来の静電誘導
サイリスタをあらわす概略断面図である。 １、11……半導体装置、1a、11a……半導体基板、２、1
2……アノード領域、３、13……高比抵抗領域、４、14
……カソード領域、６、16……格子欠陥領域
Claims (2)
- 【請求項１】半導体基板の一側にアノード領域を備え、
この基板他側にカソード領域を備え、前記アノード領域
とカソード領域の間に電流通路となる高比抵抗領域を備
え、前記半導体基板内には荷電担体の寿命を縮めさせる
格子欠陥領域をも備えるとともに前記半導体基板の上に
ゲート電極を備え、このゲート電極への外部信号の入力
により前記電流通路をオン・オフさせる半導体装置にお
いて、前記格子欠陥領域が前記アノード領域における高
比抵抗領域寄りの位置に形成されているとともに、同格
子欠陥領域の欠陥密度が室温における導通時損失および
ターンオフ時損失の合計損失が最小となる欠陥密度の約
1.5〜２倍であり、かつ、前記高比抵抗領域は格子欠陥
領域が未形成であることを特徴とする半導体装置。 - 【請求項２】格子欠陥領域が、約２〜３×1012cm-2のド
ーズ量の陽子線照射により基板他側から約100〜200μｍ
程度の深さに形成されている請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263778A JP2604832B2 (ja) | 1988-10-19 | 1988-10-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63263778A JP2604832B2 (ja) | 1988-10-19 | 1988-10-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110971A JPH02110971A (ja) | 1990-04-24 |
| JP2604832B2 true JP2604832B2 (ja) | 1997-04-30 |
Family
ID=17394148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63263778A Expired - Fee Related JP2604832B2 (ja) | 1988-10-19 | 1988-10-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604832B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS608632A (ja) * | 1983-06-24 | 1985-01-17 | Matsushita Electric Works Ltd | 電熱ボ−ドおよびその施工法 |
| JPS62235782A (ja) * | 1986-04-07 | 1987-10-15 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
| JPS63205958A (ja) * | 1987-02-21 | 1988-08-25 | Matsushita Electric Works Ltd | 静電誘導サイリスタ |
-
1988
- 1988-10-19 JP JP63263778A patent/JP2604832B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02110971A (ja) | 1990-04-24 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |