JPS62235782A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、大電力を扱うことのできる静電誘導型サイリ
スタやゲートターンオフ・サイリスタ等の半導体装置の
改良に関する。特に、本発明は、大電流の高速のスイッ
チングが可能で、かつ低い順方向電圧降下および高い主
電極間阻止電圧有するスイッチング用の半導体装置に間
する。

（従来の技術） パルス幅変調方式による電動機の制御やスイッチング電
源等の応用に於て、スイッチング速度があまり速くない
と制御周波数を高くした場合、スイッチング損失が大き
くなり、装置の放熱設計が複雑になり、大型化を招くこ
とになる。制御周波数を低くして人間の可聴周波数（２
０ｋ）ｌｚ以下）になると、装置の出す騒音が作業者に
不快感を与える。それを避けるため防音を施そうとすれ
ば結局は大型化を招くという矛盾を生じることになる。

更に、トランス等インダクタンス機器はその重量が周波
数の１／２乗に反比例するといわれており、この点から
も制御周波数を低くすることは装置の大型化を招くこと
になる。

従って、このパルス幅変調方式による電動機の制御やス
イッチング電源の応用においては、制御周波数を高くす
る必要があり、そのためにも高速のスイッチングが要求
されている。また、損失においては前記スイッチング損
失の他にオン損失を少なくすることも重要であり、この
オン損失の低減には低い順方向電圧降下の実現が必要で
ある。

更に、高電圧ライン系統への応用には数キロボルトとい
う高い主電極間阻止電圧が要求されている。

静電誘導型サイリスタおよびゲート・ターンオフ・サイ
リスタで代表される半導体装置は、互いに反対導電型高
不純物密度領域よりなるカソード領域およびアノード領
域の２つの主電極領域を備え、これらの２領域の間の一
部に低不純物密度領域を有し、カソード領域の近傍に主
電流を制御するゲート領域を持っている。

この種の従来の半導体装置においては、一般に、前記低
不純物密度領域を厚くすることによって高い主電極間阻
止電圧を実現できることが知られている。また、そのよ
うな半導体装置において高速のスイッチングを実現する
ため、最も一般的には金拡散等によって前記低不純物密
度領域の全域にわたって一様に荷電担体の寿命を短くす
る方法が試みられている。しかしながら、この方法では
十分な高速化を実現できる程度に荷電担体寿命を短くす
ると、順方向の電圧降下が著しく高くなってしまい、高
速のスイッチングと低い順方向電圧降下を両立させるこ
とができなかった。

このような問題点を解決し、高速のスイッチングと低い
順方向電圧降下を両立させるため、静電誘導型サイリス
タにおいて前記低不純物領域中に主電流方向に対して局
所的に荷電担体寿命の比較的短い領域を設けた構造が提
案された。

しかし、この構造では、荷電担体寿命の比較的短い領域
をただｌ箇所設けただけてあり、高い主電極間阻止電圧
を実現しようとして前記低不純物密度領域を厚くした場
合、十分な高速スイッチングと十分な低順方向電圧降下
とを両立することができなかった。

（発明が解決しようとする問題点） 本発明の目的は、互いに反対導電型高不純物密度領域よ
りなるカソード領域とアノード領域との２つの主電極領
域領域を備え、それらの２つの主電極領域の間の一部に
低不純物密度領域を有し、前記カソード領域の近傍に主
電流を制御する制御するゲート領域を有する従来の半導
体装置における前述の問題点を解決することにある。

即ち、本発明は半導体装置において、高速のスイッチン
グ、低い順方向電圧降下および高い主電極間阻止電圧の
３つの条件を共に満足せしめる構造を提供することを目
的とするものである。

（問題点を解決するための手段） 本発明は、前記目的を達成するため、互いに反対導電型
高不純物密度領域よりなるカソード領域とアノード領域
との２つの主電極領域を備え、前記２つの主電極領域の
間の一部に低不純物密度領域を有し、前記カソード領域
近傍に主電流を制御するゲート領域を有する半導体装置
において、前記低不純物密度領域の中の、ゲート領域の
近傍と、主電流の遮断過程の最後に空乏化する領域ない
し最後まで空乏化しない領域とに、荷電担体寿命の比較
的短い局所的領域を設けたことを特徴とする半導体装置
である。

（作用） 説明をわかりやすくするため、まず、互いに反対導電型
高不純物密度領域よりなるカソード領域とアノード領域
の２領域を備え、それらの２領域の間の一部に低不純物
密度領域を有し、前記カソード領域の近傍に主電流を制
御するゲート領域を有する半導体装置において、本発明
を実施する前の基本的動作を説明する。説明の便宜上方
ソード領域としてｎ＋領領域アノード領域としてｐ＋領
領域仮定する。

上記構成の半導体装置は遮断状態では、低不純物密度領
域中に厚く空乏層が拡がるので、その半導体装置中の最
大電界強度は小さく押さえられ、高い主電極間阻止電圧
が実現できる。

導通状態では、低不純物密度領域中にｎ＋カソード領域
およびｐ”アノード領域から電子および正孔がそれぞれ
注入されるので、低不純物密度領域の抵抗は下がり低い
順方向電圧降下を実現できる。この際に、低不純物密度
領域の荷電担体寿命が長いと、導通状態における低不純
物密度領域の荷電担体密度がより高くなるので、順方向
電圧降下はより低くなる。

遮断状態から導通状態へのスイッチングはｎ＋カソード
領域に対してゲート領域を正電圧にバイアスすることに
よって行う。ゲート領域を正電圧にバイアスすると、ｎ
゛カソード領域ら低不純物密度領域へ電子が注入される
。注入された電子は、空乏層中の電界によって高速にｐ
＋アノード領域の近傍に達し、ｐ＋アノード領域からの
正孔の注入を誘起する。注入された正孔は、空乏層中の
電界によって高速にｎ＋カソード領域の近傍に達し、ｎ
＋カソード領域からの電子の注入を促進する。このよう
な繰り返しが正帰還作用となり、低不純物密度領域は電
子と正孔によって充満し、その領域は低抵抗となって半
導体装置は導通状態となる。従って、上述の導通過程は
高速である。

導通状態から遮断状態へのスイッチングはｎ＋カソード
領域に対してゲート領域を負電圧にバイアスすることに
よって行われる。ゲート領域が負電圧にバイアスされる
とｎ＋カソード領域からの電子の注入が止まり、前述の
正帰還が止まる。その後は、低不純物密度領域中の電子
および正孔が再結合し消滅するのに従フて、ゲート領域
近傍から低不純物密度領域中に空乏層が拡がって行き、
半導体装置は遮断状態となる。つまり、この遮断　　　
　　□過程は、低不純物密度領域中の荷電担体寿命に強
く依存する。その荷電担体寿命は、低い順方向電圧降下
を実現するため長いので、遮断過程はおそい。

以上は本発明の特徴とする構成を含まない半導体装置に
ついて、その基本動作を説明したが、次に改良された本
発明による半導体装置の動作について説明する。即ち、
上記半導体装置に対して本発明を実施し、低不純物密度
領域の中の、カソード領域の近傍と、主電流遮断過程の
最後に空乏化する領域ないし最後まで空乏化しない領域
とに、荷電担体寿命の比較的短い局所的領域を設けた場
合の動作について説明する。

主電極間阻止電圧は、低不純物密度領域の不純物密度に
主に依存するが、本発明の特徴とする前述の局所的領域
を設けることによって不純物密度は変化しないので、局
所的領域を設けない場合と同様に高い。

順方向電圧降下は、導通状態における低不純物密度領域
の荷電担体密度分布に主に依存するが、本発明の前記局
所的領域を設けることによって、荷電担体密度分布は局
所的影響しか受けないので、順方向電圧降下の上昇は小
さい。

遮断状態から導通状態へのスイッチングは、低不純物密
度領域への荷電担体の注入量が、再結合量に比較して非
常に大きな場合再結合量に依存しない。従って、本発明
の特徴とする局所的領域を設けても、その導通過程は高
速のままである。

導通状態から遮断状態へのスイッチングは、低不純物密
度領域の荷電担体寿命に主に依存し、本発明の構成によ
って非常に高速となる。その理由を以下に詳しく説明す
る。

ゲート近傍に設けた荷電担体寿命の比較的短い局所的領
域は、ｎ＋カソード領域前面の正孔密度を下げてｎ４″
カソード領域からの電子の注入を止めるのを助けると共
に、低不純物密度領域中の荷電担体密度を下げることに
よって、遮断過程の前半の高速化に有効である。しかし
ながら、遮断過程において、ゲート領域近傍から低不純
物密度領域の空乏化が進み、その局所的領域が空乏化す
ると、もはや荷電担体の消滅にとって有効でなくなり、
遮断過程の高速化に寄与しない。一方、主電流の遮断過
程において最後に空乏化する領域ないし最後まで空乏化
しない領域に設けた荷電担体寿命の比較的短い局所的領
域は、主電流遮断過程前半で低不純物密度領域中の荷電
担体を再結合させ消滅させるが、前記定義から遮断過程
の後半でより有効に作用することは明かである。従って
、その局所的領域は主に遮断過程の後半の高速化に有効
である。即ち、荷電担体寿命の比較的短い本発明による
局所的な２領域を共に設けることによってのみ、主電流
遮断過程の著しい高速化が達成される。どちらか一方の
みでは遮断過程の前半あるいは後半が高速化されるだけ
であり、しかも高速化の程度は低い。

以上に説明したように、本発明は、主電極間阻止電圧を
得るための低不純物密度領域の中の、カソード領域の近
傍の領域と、主電流遮断過程の最後に空乏化する領域な
いし最後まで空乏化しない領域とに、荷電担体寿命の比
較的短い局所的領域を共に設けることによって、高い主
電極間阻止電圧、低い順方向電圧降下、および高速のス
イッチングを同時に実現することができる。

（実施例） 順１１丸１ 本発明を表面ゲート型ｎチャネル静電誘導型サイリスタ
に対して適用した第１実施例について説明する。ｎチャ
ネル型の場合、基本的にはｐ４″ｎ−ｎｌあるいはｐ”
ｎｎ−ｎ＋ダイオードのカソードとなるｎ＋領域近傍に
ｐ＋のゲート領域をメックユ状或いはストライプ状に設
けた構造を有する。

第１図は第１実施例の静電誘導型サイリスタの断面構造
を１ユニット分だけ示すものである。

不純物密度が約Ｉ　Ｘ　１０”ｃｍ　”、厚さが約２６
０μｍのｎ型シリコン基板に対して、一方の表面からボ
ロンを全面に拡散し、拡散深さ１０μｍのｐ＋アノード
領域１２を形成する。次にもう一方の表面からボロンお
よびヒ素を順次選択拡散して拡散深さ４μｍのｐ＋ゲー
ト領域１３および拡散深さ０．５μｍのｎ＋カソード領
域１１をそれぞれ形成する。その後、カソード領域１１
、アノード領域１２、ゲート領域１３にそれぞれ結合し
た厚さ６μｍのアルミニウム電極配線１１′、を１２’
、１３’施す。ｌＯは絶縁膜である。最後に、素子の両
表面から陽子線を１．１ＭｅＶのエネルギーで約ｌＸｌ
０”陽子粒／ｃｍ２の照射量だけ照射し、領域１５．１
６を形成して第１図に示した本発明の構造の静電誘導型
サイリスタを制作した。１．１ＭｅＶのエネルギーを持
つ陽子線は素子表面から約２０μｍの深さまで透過する
。陽子線の照射による結晶格子への損傷の度合いは、陽
子線の透過する深度の限界の位置付近にある領域が陽子
線の通過経路に属する領域より甚だしく大きい。従って
、荷電担体寿命を減少させた局所的領域１５．１６は本
実施例の場合、素子表面より約２０μｍの深さの近傍に
局在していることになる。

主電極間阻止電圧は、順方向および逆方向共に約ＩＫＶ
であり、この値は局所的領域１５．１６の有無に依存し
ない。

順方向電圧降下は、アノード電流■Ａ（主電流）が５０
Ａのとき、局所的領域１５．１６を共に持たない静電誘
導型サイリスタで１．３Ｖ、局所的領域１５．１６を共
に持つ本実施例の静電誘導型サイリスタで２．９５Ｖと
、本発明を採用してもわずか２倍程度の増加にとどまる
。

この第１実施例によるスイッチング特性を調べるため、
導通させたいタイミングにゲートに正電圧をパルス的に
加え、遮断させたいタイミングにゲートに負電圧をパル
ス的に加えて、種々の静電誘導型サイリスタのスイッチ
ング波形を測定した。

なお、アノードに印加した電圧は１００Ｖである。

第２図はその結果を示すもので、アノード電流Ｉ＾（主
電流）のスイッチング波形として、低不純物密度領域１
４の中に、荷電担体寿命の比較的短い局所的領域１５．
１６を共に持たない静電誘導型サイリスタの波形（ａ）
、局所的領域１５のみを持つものの波形（ｂ）、局所的
領域１６のみを持つものの波形（Ｃ）、局所的領域１５
．１６を共に持つ本発明によるものの波形（ｄ）が示さ
れている。

第２図から判るように、ターンオン時間（導通過程に要
する時間で、ゲートにオン信号が入ってからアノード電
流■８が９０％に達するまでの時間）は、上記４種類の
どの静電誘導型サイリスタも同じで、約０．２μｓｅｃ
と高速であった。ターンオフ時間（遮断過程に要する時
間であり、蓄積時間ｔ　ｓｔｇと立ち下がり時間１．の
合計）は、局所的領域１５．１６によって著しい影響を
受ける。

なお、蓄積時間ｔ　ｓｔｇはゲートにオフ信号が入って
からアノード電流！８が９０％に下がるまでの時間、立
ち下がり時間ｔ、はアノード電流Ｉ＾が９０％から１０
％まで下がる時間である。

荷電担体寿命の比較的短い局所的領域１５゜１６を共に
持たない静電誘導型サイリスタでは、蓄積時間ｔ　ｓｔ
ｇは０．８５μｓｅｃと比較的高速であるが、立ち下が
り時間ｔｆは６μｓｅｃとあまり高速ではない。

それに対して、局所的領域１５のみを付加した静電誘導
型サイリスタでは、その蓄積時間ｔ　ｓｔｇは０．７μ
ｓｅｃでありあまり変わらないが、立ち下がり時間ｔｒ
は１．３５μｓｅｃとなり若干高速になフている。

一方、局所的領域１６のみを付加した静電誘導型サイリ
スタでは蓄積時間ｔ　ｓｔｇは０．２μｓｅｃと若干高
速になるが、立ち下がり時間ｔｆは４．７μＳｅｃとあ
まり高速にはならない。

以上に対して、領域１５．１８を共に持つ本発明の静電
誘導型サイリスタでは、ｔ　ｓｔｇは０．１７と若干高
速になり、しかもｔｒは０．０５μＳｅｃと非常に高速
になる。つまり、本発明の採用によりスイッチング時間
（ターンオン時間とターンオフ時間の合計）は、約７μ
ｓｅｃからやく０．４μｓｅｃと非常に短くなる。言い
換えると、スイッチング速度は本発明を実施しない静電
誘導型サイリスタに比べ約１８倍高速になった。

以上の結果を次の表に示す。

以上を総括すれば、本発明の実施例により約ＩＫＶとい
う高い順逆阻止電圧と、約３ｖというひくい順方向電圧
降下と、約０．４Ｖという高速のスイッチングを同時に
実現した。なお、領域１５゜１６０形成法は陽子線照射
に限らず荷電担体寿命の局所的な低減法であればよいこ
とは明かであり、また半導体としてはシリコンに限らず
ゲルマニウム、ガリウム争ヒ素、等の他の半導体を用い
てもよいこともまた明かである。さらに、ｐ型とｎ型を
すべて入れ替えた構造にしてもよいこともまた明かであ
る。また、アルミニウム配線はこれに限らず他の金属配
線（Ｔｉ、Ｗ）ないし金属シリサイド配線でもよい。

以上に、本発明を静電誘導型サイリスタに適用した第１
実施例について説明したが基本的動作機構を同じくする
他の半導体装置においても同様の作用をすることができ
る。以下、その数例について説明する。

第」と実」１例− 第３図は、本発明をゲートターンオフ・サイリスタに適
用した第２実施例を示すものである。

この第２実施例は、高不純物密度領域よりなるカソード
領域３１と、そのカソード領域３１とは反対の導電型の
高不純物密度領域よりなるアノード領域３２と、カソー
ド領域３１の近傍に設けた主電流を制御するゲート領域
３３と、カソード領域３１とアノード領域３２との間に
ある低不純物密度領域３４においてゲート領域近傍にあ
る荷電担体寿命の比較的短い局所的領域３６と、カソー
ド領域３１とアノード領域３２との間にある低不純物密
度領域３４において主電流遮断過程の最後に空乏化する
領域ないし最後まで空乏化しない領域にある荷電担体寿
命の比較的短い局所的領域３６とを備えており、この基
本的構造は第１実施例と同様のものである。なお、３０
は絶縁膜、３１’　、３２’、３３’はそれぞれカソー
ド領域３１、アノード領域３２、ゲート領域３３に結合
された金属ないし金属シリサイド配線である。

ただ、本第２実施例は、ゲートターンオフ・サイリスタ
であり方ソード領域３１の前面にもゲート領域３３を有
するため、高い主電極間阻止電圧を実現するのに静電誘
導型サイリスタ程微細なパターンを必要としない。従っ
て、大面積化即ち大電流化が容易である。しかし、該構
造ではゲート抵抗を下げるためゲート領域３３の不純物
密度を高くすると、静電誘導型サイリスタの場合とは異
なり順方向電圧降下が上昇する。従って、静電誘導型サ
イリスタよりスイッチングは低速である。

これらの点を除けば、第１実施例と基本的動作は同じで
あり、同様の作用、効果を奏することができる。

篤」Ｌ実」１例− 第４図は、本発明を埋込みゲート型サイリスタに適用し
た第３実施例を示すものである。

第３実施例は、高不純物密度領域よりなるカソード領域
４１と、そのカソード領域４１とは反対の導電型の高不
純物密度領域よりなるアノード領域４２と、カソード領
域４１の近傍に設けた主電流を制御するゲート領域４３
と、カソード領域４１とアノード領域４２との間にある
低不純物布２０一 度領域４４においてゲート領域近傍にある荷重体寿命の
比較的短い局所的領域４６と、カソード領域４１とアノ
ード領域４２との間にある低不純物密度領域４４におい
て主電流遮断過程の最後に空乏化する領域ないし最後ま
で空乏化しない領域にある荷電担体寿命の比較的短い局
所的領域４５とを備えており、この基本的構造は第１実
施例と同様のものである。また、その基本的作用効果も
同じものである。なお、４０は絶縁膜、４１′。

４２′はそれぞれカソード領域４１、アノード領域４２
に結合された金属ないし金属シリサイド配線である。

しかし、本実施例は、埋込みゲート型静電誘導型サイリ
スタであり、埋込みというその名の通りゲート領域４３
を低不純物密度領域４４内に埋込んだ構造を有する点で
、第１実施例の表面ゲート型静電誘導型サイリスタとは
異なる。

本第３実施例は、第１実施例の表面ゲート型のものに比
べ、より高いゲート・カソード間耐圧を実現できる。従
って、高い主電極間阻止電圧の実現が容易である。また
、ゲーどの駆動電源用コンデンサが小さくて済むという
利点もある。

ところで、ゲート、カソード間の耐圧を重視してゲート
、カソード間距離を大きくとると、その間に存在する荷
電担体が有効に消滅しなくなるので、この場合は、ゲー
トとカソードの間に荷電担体寿命の短い局所的領域を入
れることも可能である。

第」Ｌ実」１例− 第５図は、本発明を絶縁ゲート型サイリスタに適用した
第４実施例を示すものである。

第４実施例は、高不純物密度領域よりなるカソード領域
５１と、そのカソード領域５１とは反対の導電型の高不
純物密度領域よりなるアノード領域５２と、カソード領
域５１の近傍に設けた主電流を制御するゲート領域５３
と、カソード領域５１とアノード領域５２との間にある
低不純物密度領域５４においてゲート領域近傍にある荷
重体寿命の比較的短い局所的領域５６と、カソード領域
５１とアノード領域５２との間にある低不純物密度領域
５４中において主電流遮断過程の最後に空乏化する領域
ないし最後まで空乏化しない領域にある荷電担体寿命の
比較的短い局所的領域５５とを備えており、この荷電担
体寿命の比較的短い局所的領域５５．５６を設ける基本
的構造は第１実施例と同様のものである。また、その基
本的作用効果も同じものである。

ただ、この第４実施例は、絶縁ゲート型静電誘導型サイ
リスタであり、絶縁ゲート型というその名の通り第１実
施例のような通常の接合型ではなく、ゲート領域５３を
絶縁膜５０により分離した構造を有する点で、第１実施
例のような接合型の表面ゲート型静電誘導型サイリスタ
とは異なる。

なお、５１’　、５２’は金属ないし金属シリサイド電
極配線である。

第４実施例の静電誘導型サイリスタは、第１実施例の接
合型静電誘導型サイリスタのような低入力インピーダン
スではなく、高入力インピーダンスである。従って、ゲ
ートの駆動回路が簡単になる利点がある。

なお、この第４実施例は表面ゲート型であるが、第３実
施例のような埋込みゲート型として構成することができ
ることは明かである。

第」Ｌ実」１例− 第６図は、第１実施例において、そのアノード領域前面
に比較的不純物密度の高い薄層領域６７を設けた構造を
有する第５実施例を示すものである。

即ち、第５実施例は、高不純物密度領域よりなるカッニ
ド領域６１と、そのカソード領域６１とは反対の導電型
の高不純物密度領域よりなるアノード領域６２と、カソ
ード領域６１の近傍に設けた主電流を制御するゲート領
域６３と、カソード領域６１とアノード領域６２との間
にある低不純物密度領域６４中においてゲート領域近傍
に位置する荷重体寿命の比較的短い局所的領域６６と、
比較的不純物密度の高い薄層領域６７において主電流遮
断過程の最後に空乏化する領域ないし最後まで空乏化し
ない領域にある荷電担体寿命の比較的短い局所的領域　
６５とを備えており、この基２４一 本釣構造は第１実施例と同様のものである。また、その
基本的作用効果も同じものである。

第１実施例とは異なる特徴は、前述のようにアノード領
域６２の前面に比較的不純物密度の高い薄層領域６７を
設け、その中に局所的領域６５を配置したことにあり、
この構造により主電流遮断状態においてアノード領域６
２に印加されている最大阻止電圧によってゲート領域６
１とアノード領域６２との間の電界分布が四辺形状をな
し、比較的不純物密度の高い薄層領域６７が空乏化しな
い領域として残るようにしたものである。

従って、この第５実施例の静電誘導型サイリスタは第１
実施例の静電誘導型サイリスタに比べ、同じ厚さの低不
純物密度領域によって、より高い主電極間阻止電圧を実
現できる利点がある。

なお、この第５実施例の薄層領域６７を設ける構造は第
２、第３、第４の各実施例に対しても適用可能である。

第ＪＪＬ血り一 第７図は、第１実施例において、そのアノード領域の一
部にカソード領・域と同じ導電型の不純物密度領域７９
を設け、アノード領域と同電位とした構造を有する第６
実施例を示すものである。

即ち、第６実施例は、高不純物密度領域よりなるカソー
ド領域７１と、そのカソード領域７１とは反対の導電型
の高不純物密度領域よりなるアノード領域７２と、カソ
ード領域７１の近傍に設けた主電流を制御するゲート領
域７３と、カソード領域７１とアノード領域７２との間
にある低不純物密度領域７４においてゲート領域７３の
近傍にある荷電体寿命の比較的短い局所的領域７６と、
カソード領域７１とアノード領域７２との間にある低不
純物密度領域７４において主電流遮断過程の最後に空乏
化する領域ないし最後まで空乏化しない領域にある荷電
担体寿命の比較的短い局所的領域７６とを備えている。

なお、７０は絶縁膜、７１’、？２’、７３’は金属な
いし金属シリサイド電極配線である。この基本的構造は
第１実施例と同様のものである。また、その基本的作用
効果も同じものである。

第１実施例とは異なる特徴は、前記基本的構造において
、アノード領域７２の一部にカソード領域と同じ導電型
の不純物密度領域７９を設け、これをアノード領域７２
と同電位として用いるようにしたことにある。この構造
により領域７９はカソード領域　７１と同じ導電型であ
るので、低不純物密度領域７４にカソード領域７１から
注入された荷電担体が掃き出されやすく、従って、ター
ンオフ時間がより短くなる利点がある。

なお、この第６実施例のアノード領域７２の一部にカソ
ード領域７１と同じ導電型の不純物密度領域７９を設け
る構造は、第２、第３、第４、および第５の各実施例に
対しても適用可能である。

ＩＬ影糺１ 第８図は、本発明を両面ゲート型静電誘導型サイリスタ
に適用した第７実施例を示すものである。

この両面ゲート型静電誘導型サイリスタは、主電流を制
御するゲートをカソード領域近傍と、アノード領域近傍
の両方に設けたことを特徴とする。

即ち、この第７の実施例は、高不純物密度領域よりなる
カソード領域８１と、そのカソード領域８１とは反対の
導電型の高不純物密度領域よりなるアノード領域８２と
、カソード領域８１の近傍に設けた主電流を制御する第
１のゲート領域８３と、アノード領域８２の近傍に設け
た主電流を制御する第２のゲート領域８８と、カソード
領域８１とアノード領域８２との間の低不純物密度領域
８４中においてそれぞれ第１および第２のゲート領域８
３および８８の近傍に位置する荷電体寿命の比較的短い
第１および第３の局所的領＠８６および８９と、カソー
ド領域８１とアノード領域８２との間の中央付近に位置
する主電流遮断過程の最後に空乏化する領域ないし最後
まで空乏化しない領域にある荷電担体寿命の比較的短い
第２の局所的領域８５とを備えている。なお、８０は絶
縁膜、８１’　、８２’　、８３’は金属ないし金属シ
リサイド電極配線である。このような構造の第７実施例
は、第１実施例に第２ゲート領域８８および第３の局所
的領域８９を追加した構成と作用効果に特徴を有するが
、基本的作用効果は第１実−列一 施例と同じである。

第７実施例において、カソード領域８１近傍の第１ゲー
ト領域８３はカソード領域８１からの荷電担体の注入を
制御し、アノード領域８２近傍の第２ゲート領域８８は
アノード領域８２からの荷電担体の注入を制御する。従
って、カソード領域８１からの荷電担体の注入のみを制
御する第１実施例の静電誘導型サイリスタに比べより高
速のスイッチングが実現できる利点がある。

なお、この実施例の両面ゲート型静電誘導型サイリスタ
のゲート構造は、前述の各実施例において示した表面ゲ
ート型、埋込みゲート型、接合ゲート型、あるいは絶縁
ゲート型等と任意に組み合わせて実施することができる
。

以上に示した種々の実施例においては、荷電担体寿命の
比較的短い局所的な２ないし３領域はそれらの間隔が低
不純物密度領域における荷電担体の拡散長以内である場
合の例を示したが、局所的な２ないし３領域の間隔が該
拡散長以上となった場合には、荷電担体の再結合の効果
が低くなるので、前記局所的な２ないし３領域の間に更
に１箇所以上の荷電担体寿命の比較的短い局所的な領域
を追加して設けることが有効である。

また、これと同じ理由により、ゲート領域とカソード領
域の間隙が低不純物密度領域における荷電担体の拡散長
以上になった場合には、カソード領域近傍の低不純物密
度領域に荷電担体寿命の比較的短い局所的領域を追加し
て設けることも有効である。

（発明の効果） 以上に説明したように、本発明によれば、主電極間阻止
電圧を得るための低不純物密度領域領域中の、カソード
領域の近傍の領域と、主電流遮断過程の最後に空乏化す
る領域ないし最後まで空乏化しない領域とに、荷電担体
寿命の比較的短い局所的領域を共に設けることによって
、高い主電極間阻止電圧、低い順方向電圧降下、および
高速のスイッチングを共に備えた優れた特性の半導体装
置を実現することができる。

従って、本発明によれば制御周波数を高くして可聴周波
数外となる領域で使用することができるので、装置の出
す騒音を著しく減少させることができる。

また、高い周波数で用いてもスイッチング損失が小さい
ので、放熱設計が楽になるとともに、装置を小型軽量化
することができる。

【図面の簡単な説明】

第１図は、本発明を表面ゲート型静電誘導型サイリスタ
に適用した第１実施例を示す断面図である。 第２図は、第１実施例のスイッチング波形および従来例
のスイッチング波形を示すものである。 第３図は、本発明をゲートターンオフサイリスタに適用
した第２実施例を示す断面図である。 第４図は、本発明を埋込みゲート型サイリスタに適用し
た第３実施例を示す断面図である。 第５図は、本発明を絶縁ゲート型静電誘導型サイリスタ
に適用した第４実施例を示す断面図である。 第６図は、本発明を第１実施例において、そのアノード
領域前面に比較的不純物密度の高い薄層領域を設けた構
造を有する第５実施例を示す断面図である。 第７図は、本発明を第１実施例において、そのアノード
領域の一部にカソード領域と同じ導電型の不純物密度領
域を設け、アノード領域と同電位としたことを特徴とす
る第６実施例を示す断面図である。 第８図は、本発明を両面ゲート型静電誘導型サイリスタ
に適用した第７実施例を示す断面図である。 １０．３０，４０，５０，６０．Ｔｏ、８０・・・絶縁
膜、１１．３１，４１，５１，６１，７１．８１−１１
０カソード領域、１２．３２，４２，５２，６２，７２
．８２・・・アノード領域、１３．３３，４３，５３，
６３，７３，８３φ・・ゲート領域、１４．３４，４４
，５４，６４，７４．８４・・・低不純物密度領域、＋
５．３５，４５．５５，６５，７５．８５・・・主電流
遮断過程において最後°に空乏化する領域ないし最後ま
で空乏化しない領域にある荷電担体寿命の比較的短い局
所的領域、 ＋６．３６，４６，５６，６６．７６．８６６・Φゲー
ト領域の近傍にある荷電担体寿命の比較的短い局所的領
域、６７・・・比較的不純物密度の高い領域、７９・・
拳カソード領域と同し導電型でありアノード領域と同電
位である領域、 ８８・・・第２ゲート領域、 ８９φ・・第２ゲート領域近傍にある荷電担体寿命の比
較的短い局所的領域。 特許出願人　　株式会社豊田中央研究所第３図 第４図 第５図 第６図 第７図 ７２′ 第８図

Claims (9)

【特許請求の範囲】
1. （１）互いに反対導電型の高不純物密度領域よりなるカ
   ソード領域およびアノード領域と、この２つの領域の間
   の一部にある低不純物密度領域と、前記カソード領域近
   傍に設けた主電流を制御するゲート領域を有する半導体
   装置において、前記低不純物密度領域の中の、ゲート領
   域の近傍の領域と、主電流の遮断過程の最後に空乏化す
   る領域ないしは最後まで空乏化しない領域とに、荷電担
   体寿命の比較的短い局所的領域を設けたことを特徴とす
   る半導体装置。
2. （２）ゲート領域をカソード領域近傍にメッシュ状ある
   いはストライプ状に設けた表面ゲート型静電誘導型サイ
   リスタとして構成したことを特徴とする特許請求の範囲
   第（１）項記載の半導体装置。
3. （３）カソード領域の前面にもゲート領域を有し、ゲー
   トターンオフ・サイリスタとして構成したことを特徴と
   する特許請求の範囲第（１）項記載の半導体装置。
4. （４）ゲート領域を低不純物密度領域内に埋込んだ構造
   の埋込み型静電誘導型サイリスタとして構成したことを
   特徴とする特許請求の範囲第（１）項記載の半導体装置
   。
5. （５）ゲート領域を絶縁膜で囲み絶縁ゲート型静電誘導
   型サイリスタとして構成したことを特徴とする特許請求
   の範囲第（１）項、第（２）項または第（４）項のいず
   れか１項に記載の半導体装置。
6. （６）アノード領域前面に不純物密度の比較的高い薄層
   領域を設け、その薄層領域中に荷電担体寿命の比較的短
   い局所的領域の１つを設けたことを特徴とする特許請求
   の範囲第（１）項から第（５）項までのいずれか１項に
   記載の半導体装置。
7. （７）アノード領域の一部にカソード領域と同じ導電型
   の不純物密度領域を設け、これをアノード領域と同電位
   として用いることを特徴とする特許請求の範囲第（１）
   項から第（６）項までのいずれか１項に記載の半導体装
   置。
8. （８）ゲート領域が、カソード領域の近傍に設けた第１
   ゲート領域とアノード領域の近傍に設けた第２ゲート領
   域との２つの領域からなり、これらの２つのゲート領域
   の近傍およびこれらの２つのゲート領域の中間に位置す
   るところの主電流遮断過程において最後に空乏化する領
   域ないし最後まで空乏化しない領域に、荷電担体寿命の
   比較的短い領域を設けたことを特徴とする特許請求の範
   囲第（１）項から第（７）項までのいずれか１項に記載
   の半導体装置。
9. （９）荷電担体寿命の比較的短い局所的領域の間の間隔
   が前記低不純物密度領域における荷電担体の拡散長以上
   とならないように、前記局所的領域を３個以上設けたこ
   とを特徴とする特許請求の範囲第（１）項から第（８）
   項までのいずれか１項に記載の半導体装置。