JPH03203250A - 集積回路用モニター装置及びモニター方法 - Google Patents
集積回路用モニター装置及びモニター方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
め要約のデータは記録されません。
Description
部のより正およびより負の導体との間の接続の監視がで
きる自己検査能力のある集積回路に関する。
て多数の問題が生じている。最も困難な問題の一つはプ
リント配線されたボードとその上に実装される集積回路
との間の電圧源および電流源との接続に関する。ASI
CとかVLSIデバイスのような近代的な集積回路は非
常に大きくなってしまったので、単一のピン接続をもっ
てしては、許容不可の局所的な電圧変化を起こしてしま
い、最大の作動電流を担持することができない。
ッドとより負の導体グリッドとを与えることによりこの
問題を解決している。これらグリッドは次いで電圧−電
流源のより正又はより負の導体に接続される多重ピンに
接続される。
に接続される物理的な構造体はパッドとして知られてい
る。このような構造は、電圧および電流がプリント配線
ボードの電圧−電流導体から多数のピンを介して集積回
路ボード上の内部パッドに接続されていることを意味す
る。電圧および電流パッドからはより正の導体グリッド
およびより負の導体グリッドに接続される。
源よりもっと正のもしくはもっと負の導体のいずれか)
から、電気的に共通の内部点(即ちより正のもしくはよ
り負の導体グリッドのいずれか)に接続されるのである
から、集積回路がそのプリント配線ボード上に実装され
ているときはより正の導体グリッドに対するピンはすべ
て電気的に並列となる。同様に、より負の導体グリッド
に対するピンはすべて電気的に相互に並列となる。
ド導体との間にある並列ピンと同一の電圧電流特性を有
するかぎり、電流はよく知られた回路分路理論にしたが
ってそれら並列ピンの間に均等に分割される。従って理
想的な場合は集積回路がその入力および出力状態により
電圧電流源から最大の電流を導入することが要求されて
いるときでもこれらピンにより均等に最大電流が導入さ
れて、集積回路内にはノイズの形の局所的電圧変化は起
きないであろう。
、プリント配線ボードの供給導体の一つとそれに対応す
る集積回路導体グリッドとの間の欠陥接続を検出するこ
とが実質的に不可能なことである。例えば、多重ピンは
集積回路パッケージの外部電源のより正の導体から、内
部集積回路のより正のグリッドへ並列に接続され、ある
いは集積回路パッケージの外部電源のより負の導体から
、内部集積回路のより負のグリッドへ並列に接続される
から、パッケージが密閉されて実装されてしまった後は
すべての並列ピンが良好な接続をしていることを検査し
、証明することは不可能である。
されてしまうと、集積回路−ヒの並列の供給ピンの状態
を適切に検査することは困難であり、ほぼ不可能である
。従って並列供給ピンの一つの欠陥接続は、集積回路が
最大電流を流す入力/出力条件を要求されるまで気づか
れないであろう。
欠陥接続によって引き起こされる電圧パルスは、正常な
データの代わりに集積回路からランダムなデータエラー
を出力させる。
困難を解決す為になされたものであって、簡単に述べる
と、プリント配線ボードのより正の導体とこれに対応す
る集積回路のより正の導体グリッドとの間、および/又
はプリント配線ボードのより負の導体と対応する集積回
路のより負の導体グリッドとの間、に多重ピンを有する
集積回路に対してその接続完全性を監視するモニターを
与える。この接続完全性モニターはその入力端において
、供給ピンの一つが電気的にその対応の導体グリッドに
接続している一接続パッドに接続される。接続完全性モ
ニターの残りの成分は、出力インターフェースを含めて
、内部集積回路のより正の電力供給導体グリッドまたは
より負の電力供給導体グリッドに接続される。この接続
完全性モニターは接続パッドの一つに接続されてノイズ
しきい値電圧を超える入力電圧に応答する。本接続完全
性モニターは入力電圧がしきい値電圧を超えた量を基準
電圧と比較する。もしも入力電圧がしきい値電圧を超え
た量が基準電圧を超えると、トリガー回路はその状態を
変更するようにされる。
特性を有する。その応答特性は、入力がトリガー回路を
作動させて状態変化を生じさせた場合メモリ装置の状態
を確実に切換えられるよう、その状態変化速度を加速で
きるものである。このメモリ装置は、集積回路内に許容
できない電圧パルスが導入されたかいなかを決定するた
め、外部回路でアクセス可能な出力インタフェースを有
する。
が与えられる。この装置は第一しきい値を超える入力電
圧に応答して電流を流す入力検出器を含む。この入力検
出器には、入力電圧がしきい値を超える量となるサンプ
ル電圧を発生するとともに検出に必要な時間にわたりサ
ンプル電圧を保持するための保持装置が接続される。比
較装置には基準値電圧を与える装置が接続される。この
比較装置は保持装置に接続される第一の入力端と、もし
も保持装置の電圧が基準電圧を超えていれば保持装置か
ら出る出力電圧を基準電圧と比較するため基準電圧装置
に接続する第二入力とを有する。
回路があって、もしもそのトリガー入力端の電圧が第二
のしきい値を超えると酸第一出力状態と或第二出力状態
との間でその出力を出す。このトリガー回路の出力が該
第一出力状態から該第二出力状態に変わるとその変化を
2進法信号として格納するメモリ装置がこのトリガー装
置の出力に接続されており、このメモリ装置がモニター
した接続完全性が不十分であることを示す出力を与える
ことができる。
比較してそのパッドおよびそのピンが適切に接続されて
いるかいないかを決定するための装置を与えることにあ
る。本発明の別の目的は、供給ビンが外部電源と集積回
路ボード上の内部電力供給導体との間に適切な接続を形
成しているかいなかを決定する方法を与えることである
。本発明のこれらの目的は他の目的とともに以下の実施
例の説明と添付の図面から明らかになろう。
0が入力検出器12を含む図が示されている。入力検出
器12は非常に低い電流を担持する線13を介して電圧
および電流の供給ビン(図示してなし)(以下、電圧電
流供給ピンという)のパッドに接続される。線13の電
流は、これを流れる電圧がオーム抵抗損失により低減さ
れることがないように、またその長さにわたって実質的
に一様であるように、低くされている。入力検出器12
は、線14によりピーク保持回路16に接続される出力
を有する。ピーク保持回路16は、線13上の入力電圧
が入力検出器12のしきい値電圧を超えた量に等しい検
出入力電圧のサンプルを保持する。入力検出器12のし
きい値電圧よりも低い入力電圧パルスは集積回路内でノ
イズ問題に至らないものとしてモニター10はこれを無
視する。ピーク保持回路16の出力は線15によって電
圧比較器20の一入力に接続される。電圧比較器20の
第二入力は線22を介して電圧基準間0 路24に接続される。線26を介して電流バイアス回路
30が電圧比較器20に接続されており、自己回路にお
ける電圧および電流(図示してなし)の変化に対する電
圧比較器の感度を低くしている。
保持回路16からの電圧の方が大きいと第一状態を表す
或電圧信号を線33に出力する。この電圧信号は基準電
圧の方が大きいと第二状態の電圧信号となる。しかしな
がら、二つの入力がほぼ等しいと、二つの状態間の遷移
はデジタルスイッチングに必要とされる条件に比較して
非常に緩やかである。従って、電圧比較器20の出力は
線33を介して、比較器20から出るゆっくりした遷移
出力電圧を確実なデジタル信号に形成するためのシュミ
ットトリガ−34に接続される。シュミットトリガ−3
4の出力は線40を介してフリップフロップ41に接続
される。フリップフロップ41は通常はシュミットトリ
ガ−34の出力によって切換え(スイッチング)がなさ
れないかぎり一つの状態に留まる。そして−旦切換えが
行なわれると特別のリセットが与えられるまでその切換
えられた状態に留まる。このようにして線13上の非常
に大きな入力(これは局地的な接続に起こった或欠陥を
示唆している)が保持され、比較され、波形整形されて
その起生を記録するために格納される。
明する。上に述べたように、−様な電位を持った線であ
る入力線13は一端において集積回路のパッドに接続さ
れ、他端において電解効果トランジスター(FET)1
)2のゲートに接続される。集積回路のより負の導体グ
リッドの電圧レベルをモニターするため、モニターIO
はソースの入力検出器12としてnチャンネルFET(
n−FET)1)2を有する。n、−FET1)2のド
レーンは集積回路のより正の導体グリッド1)3に接続
される。より正の導体グリッド1)3は多重ピン(図示
子なし)を介して外部の電圧電流源(独立には図示して
なし)の電圧+VDDに接続される。多重ピンのほとん
どが正しく電気的1 2 に接続されているときは電圧+VDDはあたかもそれが
より正の導体グリッド1)3に対して集積回路のほぼ中
央に接続されているように見える。
1)3に印加される電圧は、入力線13に関連したパッ
ドまたはピンが欠陥接続を有しそこで局所的ノイズ電圧
を起こしていても、実質的に同じに留まる。
サ1)8に接続される。線13上の電圧がn−FET1
)2のゲート・ソース間しきい値電圧を超えると、n−
FET1)2はソースのドレーンからそのソースへ電流
を導通し始める。そのような入力電圧は当該デバイスが
電流源(二次的電流源若しくは制御電流源)として、あ
るいは電流シンクとして作動しているとき、接続パッド
とその対応のピンとの間の不良接続によって起こりうる
。不良接続は普通二つの成分を有する。二つの成分とは
導通不良により起こされる線形電圧と不良接続の非線形
性によるノイズである。この欠陥電圧は普通は欠陥の最
近燐において最も高いが、付近のコア論理回路(図示し
てなし)にも広がりうる。入力検出器FET1)2のド
レーン・ソース間電流は線1)4を介してコンデンサー
1)6に接続され、良く知られるようにここにサンプル
電圧が発生する。蓄積された電流はn−FET1)7C
によって線1).5を経て、蓄積される速さに比較して
比較的緩慢に失われる。n−FET1)7Cの電気的機
能は抵抗器としての機能(以下これをブリード抵抗とい
う)に片寄っている。p−FETI l 7Aおよびn
−FET1).7Bは電圧分割器をなし、より正の導体
グリッド1)3とそれに対立するより負の導体グリッド
1)9との間の電位差を分割する。n−FET1)7c
のゲートはこの分割された電位に接続され、従って一定
電圧レベルにバイアスされる。その結果一定のブリード
抵抗がn−FET1]、7Cのドレーンとソース間に生
ずる。この一定抵抗は、上記の通りコンデンサ1)6に
またがって蓄積された電圧を緩慢に弱める。
の組み合わせによって、入力検出器12で検出される顕
著な欠陥信号に対し、電圧比較器120が比較を行なう
ことができる十分な長さにわたりサンプルが保持される
。顕著な欠陥信号は付近のコア論理デバイスの状態を誤
謬的に切換えるに十分なエネルギーと持続性とを有する
信号であり、こうした信号は急速に電圧サンプルを生成
する。この電圧は電圧比較器120が基準電圧と比較で
きるようにするためコンデンサ1)6によって保持され
る。ブリード抵抗回路網はゆっくりと電荷および電圧を
開放する。これは(後述する方法で)電圧比較器120
が判定をするサンプルが誤謬スイッチングを起こす前に
失われて蓄積されないことがないようにするためである
。
120および120Dからなる差動増幅器である電圧比
較器120に対してコンデンサー1)6のより正の極板
を接続する。p−FET120Aおよび120cはこの
差動増幅器の入力I・ランシスターである。n−FET
12OBおよび120Dは同一の作りものでこれらのゲ
ートは共通点に接続される。この構成ではn−FET1
20Bおよび120Dはそれぞれ入力p−FET12O
A、120Cに対して等しい直列負荷を与える。p−F
ET12OAは保持コンデンサー1)6から欠陥信号を
受けるため、そのゲートを線+15に接続されている。
0 Cはそのゲートが線122を介して、n−FET1
23.124の直列接続により形成される電圧分割器の
中点に接続されている。n−FET1.23.124は
より正の導体グリッド1)3とより負の導体グリッド1
)9との間に接続されている。それらのゲートは共通点
すなわち+VDDにつながれている結果、これら2点間
の電圧分割は各チャンネル抵抗に依存する。本発明の一
実施例はコンピュータシミュレーションプログラムと類
似しており、+VDDを41対lに分割するように選択
されたチャンネル抵抗を有する。しかし、当業者は他の
比率5 6 も可能であること、また他の比率のほうがよい場合もあ
ることを了解しているであろう。かかる設計変更は本発
明の範囲に含まれるものである。このようにして本発明
の一実施例では、差動増幅器が1)−FET12OAに
接続された欠陥電圧入力を、他の入力端に接続された+
VDDの約40分の1の基準定電圧と比較する。
れらのソースを共通線126に接続されている。
のドレーンに接続する。p−FET l 30のソース
はより正の導体グリッド1)3に接続される。p−FE
T l 30のゲートはp−FET127と128で形
成される別の電圧分割器に接続される。このゲートとp
−FET l 27のドレーンはより負の導体グリッド
1)9に接続される。
のゲートとおよびドレーンに、そしてまた出力線129
に接続される。p−FET 128のソースはより正の
導体グリッド1)3に接続されて電圧分割器を完成する
。このように接続されたp−FET127および128
はより負の導体グリッド1)9とより正の導体グリッド
1)3すなわち+VDDとの間の電圧差を分割する。上
記の実施例ではp−FET l 27.128は出力線
129における電圧がほぼ315 (+VDD)となる
ように選択されたが、他の電圧分割比も本実施例で可能
であり、かかる選択も本発明の範囲内である。
分割電圧を与える。この分割電圧をゲートに備えたp−
FET 130の線126を介してこの差動増幅器の共
通線に対しく予定された差動範囲内で)一定電流を流す
。良く知られたように、共通線に一定の電流を流す装置
は共通の電源電圧+VDDの実現を可能とし、その帰路
(すなわち接地回路)が変わっても線122上の基準電
圧で定まる比較点に何らの変化を起こさずに済む。
機能を果たすものであるが、線122上の基準電圧と保
持コンデンサー1).6からの人ノJ8 との間の差を比較するとともに増幅をも行なう。
I 20Dの間から単一の出力電圧が引き出される。こ
の単一出力電圧は線133を介して、p−FET134
.137およびn −F E T 135.138.1
39で形成されるシュミットトリガ−段に接続される。
導体グリッド1)3とより負の導体グリッド1)9との
間に標準的な相補的対称インバーターとして接続される
。この相補的対称インバーターは一定の高入力インピー
ダンス入力端を有し、このため、差動増幅器120の前
記単一出力電圧にFET134.135のゲートが接続
されても差動段を負荷降下させることはない。FET1
34.135の出力は線136を介して、p−FETI
36とn−FET138とで形成される第二の相補的
対称インバーターの共通接続ゲートに接続される。これ
らのp−FET137およびn−FET138もまたよ
り正の導体グリッド1)3とより負の導体グリッド1)
9との間に接続される。この第二相補対称インバーター
の出力は導体140を介してn −F E T 139
のゲートに帰還される。n−FETI、39のドレーン
は線136に接続され、そのソースはより負の導体グリ
ッド1)9に接続される。
ET137.138の出力は高電位であり、n−FET
139はそのドレーン・ソース間が低インピーダンス状
態となる。この低インピーダンス状態は既に低レベル線
136のレベルをさらに低く引き下げ、レベル変化を加
速する。nFET 139の低インピーダンス状態もま
たFET137.138の状態を高レベルに戻すに必要
な電流量を変化増大させ、かくしてシュミットトリガ− 第一相補段の出力が高電位であるときは、F E ’r
137、138の出力は低電位であり、n−FET13
9はそのドレーン・ソース間が高インピーダンス状態に
され、これによってFET 1 3 7、138のゲー
トに加えられる電流量を増大し、状9 0 態度化を加速する。
4、135をトリガーするに足る電圧レベルの信号が得
られるまでn−FET139の帰還動作によって論理状
態変化に対抗する。−旦状態変化がトリガーしきい値に
達すると、n−FET139の正帰還動作がFET 1
3 7、138の相補インバーター段が次の状態へ移
る変化を助長加速する。このように、FET134、1
35、137、138、および139のシュミツl−
トリが一段はその緩慢な入力電圧変化を急速な遷移性の
ある二進法信号に整形する。
プフロップ141に接続される。本発明の好ましい実施
例はフリップフロップ141としてエッヂトリガー性の
クロック式S−Rフリップフロップを使用する。この実
施例ではS−入力が高レベルに接続され、R−入力が低
論理レベルに接続され、クロック入力がシュミットトリ
ガ−出力に接続される。フリップフロップ141の非同
期クリア入力端は集積回路の正規のリセットとは別の特
別のリセット回路に接続される。その動作を述べると、
フリップフロップ141は非同期的にモニター開始時に
クリアーされ、線140上にその後に生じるなんらかの
論理レベル変化があるとS−入力からフリップフロップ
141へ高論理レベルがクロック入力される。S−入力
端から高論理レベルがクロック入力されるとき、フリッ
プフロップ141が採りつる唯一の途は各モニター期間
の始めに設定された状態に非同期的リセット電圧を保つ
ことだけである。
力供給線の接続完全性モニター10Aと第2図に示すモ
ニターIOとの間の主な相異は、モニター10Aがその
入力検出器としてn−FETl12の代わりにI)−F
ETl].2Aを有することである。電圧電流供給線の
より正の導体に接続されたピンをモニターするため、入
力端13Aが集積回路のより正のパッドに接続される。
ドレーンは線1)4を介してコンデンサー1)6に接続
される。モニター回路10Aの残りの電圧は接続および
動作において第2図に示したモニター回路lOの場合と
実質上同じである。電圧基準フ1ノームが異なることか
ら作動増幅器の基準電圧を変更することが望ましい。し
かし前に述べたようにそのような設計変更は本発明の範
囲内で可能である。
の動作を説明する。電力供給線の接続完全性モニター1
0Aの動作は極性の相異のために入力検出器の動作がや
や異なることを除けば類似している。
ち集積回路接地点)に外部接続されたピンのパッド(図
示してなし)に接続されるものである。このパッドはま
た、高電流導体(図示してなし)によってより負の導体
グリッド1)9に対しても接続される。n−FETL1
2およびコン3 デンサー1)6は局所的に発生するすべてのノイズパル
スを検出・保持するためモニターパッド近くに配置され
る。これらのノイズは不良状態、例えばパッドとピン間
の接続不良あるいはピンとプリント配線ボード間の接続
不良等を示唆する。局所的に起こったそのような電圧パ
ルスは検出器1)2に電流を流す。コンデンサー1)6
は、非常に高い抵抗のブリード抵抗として配置されたF
ETI l 7A、1)7B、]、 17 Cとあいま
ってほとんど瞬間的に検出器1)2からの電流により充
電される。コンデンサー1)6は実質上、入力ピーク電
圧からFETI 12のゲート・ソース間しきい値電圧
を引いたサンプル電圧を発生してこれを保持する。
はFET ]、2 OA−120Dで形成される差動増
幅器120の一入力端に印加される。差動増幅器120
の他の入力端はFETI、23.124により与えられ
る一定基準電圧に接続される。差動増幅器120はコン
デンサ1.16にかか4 る平均電圧とFET123.124に基準電圧との差を
増幅し、従って電圧比較器として動作する。
のパッドに線13が接続された領域において論理回路を
誤謬的にトリガーするに足る低レベル電圧パルスが検出
されたことを示唆している。
7.138.139で構成されるシュミットトリガーに
接続される。FET120Dの出力線、すなわちより負
の導体グリッド1)9に至る差動増幅器の120の線1
33、に印加される電圧は、普通、論理レベル低である
。しかしながら、線13に大きなノイズパルスが起こる
と、線1)5により差動増幅器120の入力端に伝達さ
れる電圧が線122上にある他入力端にかかる基準電圧
を超え、差動増幅器120は状態を変える。比較器/差
動増幅器の状態が変わった後は、n−FET】20A、
120Bを通る電流は非常に小さく、n−FET120
Bにおける電圧降下は非常に小さい。従ってn−FET
1.20Dにかかる差動増幅器の単一出力電位は高レベ
ル状態に変わる。
状態変化する。残念なことに、多くのデジタル装置はそ
れらの論理ゲートが次の2進法状態に素早く切り替わる
ことができるよう、比較的急速な変化を必要とする。シ
ュミットトリガーはその信号整形特性が前述したもので
あるので、差動増幅器120から得られる緩慢な遷移出
力信号を速い上昇クロックパルスに変え、フリップフロ
ップ141のクロックを確実なものにする。このように
して差動増幅器120が状態を変えるときは常にシュミ
ットトリガ−が、ゆっくり変わる差動増幅器120から
の出力信号を鋭い立ち上がりのクロックパルスとし、こ
のクロックパルスは欠陥を記録するためフリップフロッ
プ141を確実にその始めの低レベル状態から高論理レ
ベルへと調時する。フリップフロップ141の状態が変
化した後は、変化後の状態は特別の外部回路によってク
リアにされるまで変化しない。フリップフロップ141
の状態はその非反転性出力に接続され6 た外部回路で随時読み取ることができる。このようにし
て本発明によらなければ困難もしくは遠戚できない集積
回路の欠陥接続が監視できるとともに、その結果は後の
診断、メンテナンス工程に利用することができる。
ーを示すブロック線図である。 第2図は第1図に見られるモニターの一実施例の回路図
である。 第3図は電圧および電流源のより正の導体に接続された
パッドを監視するためのモニター〇一実施例の回路図で
ある。 IO・・・電力供給線接続線の完全性モニター12・・
・入力検出器、16・・・ピーク保持回路、24・・・
基準電圧装置、30・・・電流バイアス回路、34・・
・シュミットトリガ−41・・・フリップフロップ。
Claims (2)
- (1)集積回路用モニター装置において、 第一しきい値を超える入力電圧に応答して電流を流す入
力検出器と、 該入力検出器に接続され、ほぼ該入力電圧より該第一し
きい値分だけ低い電圧を与える保持装置と、 基準電圧を発生する装置と、 該保持装置に接続される第一の入力端と、該保持装置か
ら出る出力電圧を基準電圧に比較するため該基準電圧装
置に接続される第二入力とを有し、該保持装置の電圧が
該基準電圧を超えていれば比較器出力電圧を出す比較器
装置と、 該比較器装置の出力に接続された入力を有するトリガー
回路であって、該トリガー入力電圧が第二のしきい値を
超えると第1出力状態と第二出力状態との間でトリガー
出力を出すようにされたトリガー回路と、 該トリガー装置の出力が該第一出力状態から該第二出力
状態に変わると2進法のビット信号を格納するメモリ装
置と を含む集積回路用モニター装置。 - (2)潜在的な欠陥により集積回路パッドに発生される
電圧を監視するモニター方法において、(a)該パッド
への入力電圧がしきい値電圧を超えると欠陥を指示する
ように該入力を検出する段と、 (b)該入力電圧が該しきい値を超えた大きさに等しい
大きさのサンプル電圧を保持する段と、(c)該サンプ
ル電圧が基準電圧と比較して、該サンプル電圧が該基準
電圧を超えるともう一つの2進法出力電圧状態に変わる
ようにする比較段と、 (d)該2進法出力電圧の変化をメモリ装置に記録する
段と、 (e)潜在的な欠陥により起こされる電圧が生じたか否
かを決定するため該メモリ装置の変化を読み取る段と を含むモニター方法。
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