JP4429415B2 - 半導体試験装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、タイミング発生器が発生するストローブ信号を論理比較器が受けてタイミング判定を行う半導体試験装置に関する。特にタイミング判定を行うタイミング発生器から発生する高精度なストローブ信号の発生機能を改善する半導体試験装置に関する。
【０００２】
【従来の技術】
従来技術について、図４と、図５と、図６と、図７と、図８と、図９とを参照して以下に説明する。尚、半導体試験装置は公知であり技術的に良く知られている為、本願に係る要部をのぞいて、システム全体の構成説明を省略する。
【０００３】
先ず、従来の半導体試験装置のＤＣへ供給するストローブ信号に係る構成を説明する。要部構成要素は、図４に示すように、パターン発生器ＰＧと、タイミング発生器ＴＧと、タイミング制御部ＴＧＣと、波形整形器ＦＣと、論理比較器ＤＣとで成る。
ＰＧは、被試験デバイス（ＤＵＴ）へ印加する論理データ（試験パターン）をＦＣへ供給し、良否判定する期待値パターンＥＸＰをＤＣへ供給する。
ＦＣは、ＰＧからの論理データを受け、ＴＧからのタイミングクロックを受けて、所定タイミングの波形に変換し、ドライバでハイ/ローの所定電圧ＶＩＨ、ＶＩＬに振幅変換した波形をＤＵＴへ印加する。
【０００４】
本願に係るＴＧは、上記ＦＣへ所定のタイミングクロックを供給し、ＤＣへ多数本のストローブ信号を供給する。ここでストローブ信号としてはエッジストローブ信号とマルチウィンドウストローブ信号の２種類がある。システム構成によって、１コンパレータチャンネル当たり使用可能なストローブ信号の本数及び種類が異なる。ここでは、代表的な値として、図５に示すように、１コンパレータチャンネル当たりエッジストローブ信号が２本と、マルチウィンドウストローブ信号が２本の合計４本の場合として以後説明する。
【０００５】
本願に係るＤＣは、Ｍ個のコンパレータチャンネルを備えている。チャンネル数Ｍはシステム構成により異なるが数百チャンネル以上備えている。１チャンネルのコンパレータ単位毎において、ＤＵＴから出力される応答信号はアナログコンパレータにより所定スレッショルド・レベル電圧ＶＯＨ、ＶＯＬで論理信号に変換される。ＤＣでは、変換された２本の論理信号ＤＨi、ＤＬｏｗを受けて、２種類のストローブ信号を選択的に用いて、所定タイミングで論理信号をラッチし、期待値パターンで比較した結果を出力する。
【０００６】
２種類のストローブ信号としては、エッジストローブ型と、ウィンドウストローブ型とがある。公知のように、一方のエッジストローブ型では当該エッジの瞬間タイミングの信号をラッチし、他方のウィンドウストローブ型ではウィンドウ期間に対して検出ラッチし、期待値ＥＸＰとの比較に使用される。
ここで、ランク分けのように高精度が要求されないもの、若しくは前縁／後縁の一方のみ高精度が要求されるものをマルチウィンドウストローブ信号と呼称し、前縁／後縁共に高精度が要求されるものをウィンドウストローブ信号と呼称分けして以下説明する。
【０００７】
一方のウィンドウストローブ信号の利用例としては、図８に示すように、前縁エッジと後縁エッジのタイミングが高精度に規定されたウィンドウ期間（図８Ａ参照）を連続的に検出する。そして、例えば一瞬のグリッチ（図８Ｂ参照）も検出してラッチし（図８Ｃ参照）、後段の比較判定に使用される。
【０００８】
他方のマルチウィンドウストローブ信号の利用例としては図９に示すように、２本のマルチウィンドウストローブ信号（図９Ａ，Ｂ参照）を用いてＤＵＴが出力するセットアップ時間等のランク分けに使用される。例えばメモリデバイスでは異なるアクセスタイムのランク分けがある。このとき、ウィンドウ期間を決める前縁と後縁エッジのタイミング精度は上記ウィンドウストローブ信号よりは少し粗くても良い。
図９（ａ）において、ＤＵＴから出力される応答信号が図９Ｃのタイミングで受信される場合は、第１ウィンドウ（図９Ａ参照）ではフェイル信号ＦＬ１が検出（図９Ｄ参照）され、他方の第２ウィンドウ（図９Ｂ参照）ではフェイル信号ＦＬ２が検出されない。この結果、当該ＤＵＴは第１ウィンドウより遅く、第２ウィンドウより早いアクセスタイムのＤＵＴであることが一度に判定できる。
同様にして、図９（ｂ）において、ＤＵＴから出力される応答信号が図９Ｅのタイミングで受信される場合は、両方ともフェイル信号ＦＬ１、ＦＬ２が検出（図９Ｆ、Ｇ参照）される。この結果、当該ＤＵＴは第２ウィンドウより遅いアクセスタイムのＤＵＴであることが一度に判定できる。このように、メモリデバイス等のアクセスタイム等のランク分けを行うときに、一度に少なくとも２ランクにランク分けが行える。このことは、マルチウィンドウストローブ信号を２本以上備える場合は、その本数に対応した複数ランク分けが一度に実施できる。例えば３本であれば３ランク分けができ、４本であれば４ランク分けが一度にできる。
【０００９】
本願に係るＴＧＣは、ＴＧのストローブに係る動作モードを切り替える制御信号をＴＧとＤＣへ供給する。通常テスタバスを介して設定制御される。
【００１０】
次に、ストローブ信号系の接続構成について図５を示して更に説明する。
図５はＴＧとＤＣ間のストローブ信号に係る１チャンネル単位の接続構成図である。ここでも、エッジストローブパルス２本と、ウィンドウストローブパルス２本と仮定した具体例で以下説明する。
【００１１】
１チャンネル単位の構成要素は、ＴＧ内においてはパルス発生回路１０１、１０２と、ウィンドウ波形生成回路１１１、１１２とで成り、ＤＣ内においてはパルス選択部６０、７０と、フェイル判定部８０とで成る。
パルス発生回路１０１とパルス発生回路１０２とは同一要素である。一方のパルス発生回路１０１は、内部に可変遅延手段を備えてＴＧＣからの制御信号により所定タイミングのエッジパルスを発生し、これを第１エッジストローブ信号１０１ｓとして同軸ケーブル配線を介してＤＣへ供給する。尚、可変遅延手段は公知のように、デジタルデータの設定により可変可能な遅延回路であり、キャリブレーションにより所定のタイミング精度が維持されている。他方のパルス発生回路１０２も上記同様であり、第２エッジストローブ信号１０２ｓを発生してＤＣへ供給する。
【００１２】
ウィンドウ波形生成回路１１１とウィンドウ波形生成回路１１２とは同一要素である。一方のウィンドウ波形生成回路１１１の内部原理図は、図６（ａ）に示すように、パルス発生回路１５２，１５４と、ウィンドウパルス化部１５６とで成る。
パルス発生回路１５２，１５４は上述パルス発生回路と同等であり説明を要しないが、タイミング精度については少し粗くても良い。ウィンドウパルス化部１５６は一方のパルス発生回路１５２が出力するエッジパルスを前縁とし、他方のパルス発生回路１５４が出力するエッジパルスを後縁としたパルスを生成し、これを第１マルチウィンドウストローブ信号１１１ｓとして同軸ケーブル配線を介してＤＣへ供給する。他方のウィンドウ波形生成回路１１２も上記同様であり、第２マルチウィンドウストローブ信号１１２ｓを発生してＤＣへ供給する。
上述した従来構成では、１コンパレータチャンネル毎に要するパルス発生回路数は、６つ備える必要がある。従ってＴＧ全体ではコンパレータチャンネル数Ｍが数百チャンネル有るからして膨大な回路規模となる。
【００１３】
パルス選択部６０、７０と、フェイル判定部８０については、図７のタイミング判定部の内部原理構成図を参照して説明する。
パルス選択部６０とパルス選択部７０とは同一要素である。一方のパルス選択部６０はフリップ・フロップ６２と、マルチプレクサ６４，６６とで成る。フリップ・フロップ６２はＴＧからの第１エッジストローブ信号１０１ｓでウィンドウの前縁を規定し、第２エッジストローブ信号１０２ｓでウィンドウの後縁を規定したウィンドウパルス信号６２ｓを生成してマルチプレクサ６６へ供給する。
マルチプレクサ６４は２入力１出力型のセレクタであり、ＴＧからの第１エッジストローブ信号１０１ｓと第１マルチウィンドウストローブ信号１１１ｓとを受けて、制御信号により何れかを選択し、第１パルス信号６０ｓ1としてフェイル判定部８０の第１タイミング判定部８１へ供給する。
マルチプレクサ６６は３入力１出力型のセレクタであり、上記ウィンドウパルス信号６２ｓと、ＴＧからの第２エッジストローブ信号１０２ｓと第２マルチウィンドウストローブ信号１１２ｓとを受けて、制御信号により何れかを選択し、第２パルス信号６０ｓ2としてフェイル判定部８０の第２タイミング判定部８２へ供給する。
【００１４】
他方のパルス選択部７０も上述同様にして、選択した第３パルス信号７０ｓ1をフェイル判定部８０の第３タイミング判定部８３へ供給し、第４パルス信号７０ｓ2をフェイル判定部８０の第４タイミング判定部８４へ供給する。
【００１５】
フェイル判定部８０はハイ側判定部と、ロー側判定部と、フェイル出力部８８と、ランク情報格納部９０とで成る。ハイ側判定部とロー側判定部とは入力信号の違いがあるものの同一要素である。
一方のハイ側判定部の内部構成の一例は第１タイミング判定部８１と、第２タイミング判定部８２と、マルチプレクサ８５とで成り、ストローブ信号のタイミングでハイ側の論理信号ＤＨiをラッチし、期待値ＥＸＰＨと一致比較したハイ側フェイル信号ＦＬＨをマルチプレクサ８５から出力する。
第１タイミング判定部８１は、ハイ側の論理信号ＤＨiを受けて第１パルス信号６０ｓ1によってタイミング判定する。もし第１パルス信号６０ｓ1がエッジパルスの場合には当該エッジで、そのときの論理信号ＤＨiをラッチ保持し、期待値ＥＸＰＨと一致比較して得た第１フェイル信号８１ｆを出力する。もし第１パルス信号６０ｓ1がマルチウィンドウ信号の場合には当該ウィンドウ期間を対象として検出してラッチ保持し、期待値ＥＸＰＨと一致比較する。
第２タイミング判定部８２についても上記同様であり、第２パルス信号６０ｓ2によってタイミング判定した第２フェイル信号８２ｆを出力する。
マルチプレクサ８５は上記両フェイル信号８１ｆ、８２ｆを受けて、制御信号により何れかを選択したハイ側フェイル信号ＦＬＨを出力する。
【００１６】
ロー側判定部の内部構成は、上述ハイ側判定部と同一である。上述同様にして、ストローブ信号のタイミングでロー側の論理信号ＤＬｏｗをラッチし、期待値ＥＸＰＬと一致比較したロー側フェイル信号ＦＬＬをマルチプレクサ８６から出力する。
【００１７】
フェイル出力部８８は、上記ハイ側フェイル信号ＦＬＨとロー側フェイル信号ＦＬＬを受けて、制御信号により、ハイ側フェイル信号ＦＬＨか、ロー側フェイル信号ＦＬＬか、あるいは両フェイル信号を論理和した信号か、の何れかを当該コンパレータチャンネルのフェイル信号ＦＬとして出力する。
【００１８】
ランク情報格納部９０は、上記したデバイスのパス／フェイルの良否判定とは別に、デバイスのランク分けを行う判定情報を累積格納する専用の要素である。通常、ランク分けは良品デバイスに対してランク分け用のデバイス試験を実施した多数回の判定結果でランク分けをする。
この内部構成の一例としては、図６（ｂ）に示すように、ＯＲゲート９１，９２と、フリップ・フロップ９３，９４とで成る。一方のフリップ・フロップ９３は第１フェイル信号８１ｆと第３フェイル信号８３ｆを論理和したフェイル信号を受けて、一度でも検出されるとラッチ保持する。他方のフリップ・フロップ９４においても同様であり、第２フェイル信号８２ｆと第４フェイル信号８４ｆを論理和したフェイル信号が一度でも検出されるとラッチ保持する。両フリップ・フロップが出力する２本の保持データ９０ｓをＣＰＵが読み出すことでランク分け、例えばメモリデバイスのアクセスタイムのランク分けができる。尚、読出し後、両フリップ・フロップはリセットして待機状態にする。
【００１９】
【発明が解決しようとする課題】
図５の構成例に示すように、従来技術ではエッジストローブ信号１０１ｓ、１０２ｓと、マルチウィンドウストローブ信号１１１ｓ、１１２ｓとの４本を、同軸ケーブル配線により個別にＤＣへ供給している。ところで、エッジストローブ信号とマルチウィンドウストローブ信号の両方を同時に利用する試験条件はほとんどない。即ち、ＤＣへ供給している４本のストローブ信号の中で実用的には同類の２本が同時使用されているのが現状である。従って、全コンパレータチャンネルでは数百本のストローブ信号線路が休止状態にあり、更に対応するＴＧ内部の数百チャンネル以上にも及ぶパルス発生回路も休止状態にある。このことはストローブ信号発生系の回路及びストローブ線路が有効に利用されていない。
他方で、一度の試験実施で複数のランク分けを同時に行うことができれば、マルチウィンドウストローブ信号のタイミングを変えて複数回デバイス試験を実施する回数が低減でき、デバイス試験のスループットが大幅に向上できる。このことから、ランク分けを行うマルチウィンドウストローブ信号の本数は増強することが望まれている。
そこで、本発明が解決しようとする課題は、ＴＧ側においてエッジストローブ信号とマルチウィンドウストローブ信号とを１本に統合して供給することでＴＧとＤＣ間におけるストローブ信号の本数を低減可能とする半導体試験装置を提供することである。
【００２０】
【課題を解決するための手段】
第１に、上記課題を解決するために、本発明の構成では、被試験デバイスから出力される応答信号をハイ／ローの２本の論理信号ＤＨi、ＤＬｏｗに変換し、変換した２本の論理信号を論理比較器（ＤＣ）へ供給し、タイミング発生器（ＴＧ）はエッジストローブ信号とマルチウィンドウストローブ信号の両方を発生してＤＣへ供給し、一方のエッジストローブ信号は当該エッジの瞬間タイミングで入力の論理信号ＤＨi、ＤＬｏｗをラッチして後段の比較判定に使用し、他方のマルチウィンドウストローブ信号は前縁エッジと後縁エッジが規定されたウィンドウ期間に対して入力の論理信号ＤＨi、ＤＬｏｗを検出ラッチして後段の比較判定に適用する構成を備える半導体試験装置において、
ＴＧ側からＤＣ側へ供給するストローブ信号の１本毎において、ＴＧ内において２つのエッジを規定する第１パルス発生手段と第２パルス発生手段（例えばパルス発生回路１０１、１０２）を具備し、発生形態を選択する制御信号をタイミング制御部（ＴＧＣ）から受けて、第１に、エッジストローブ信号として出力するときは第１パルス発生手段のエッジパルスを両用ストローブ信号としてＴＧから出力し、第２に、マルチウィンドウストローブ信号として出力するときは第１パルス発生手段のエッジパルスで前縁を規定し、第２パルス発生手段のエッジパルスで後縁を規定したウィンドウパルスを両用ストローブ信号としてＴＧから出力するエッジ／ウィンドウ生成部１２０を具備することを特徴とする半導体試験装置である。
上記発明によれば、ＴＧ側においてエッジストローブ信号とマルチウィンドウストローブ信号とを１本に統合して供給することでＴＧとＤＣ間におけるストローブ信号の本数を低減可能とする半導体試験装置が実現できる。
【００２１】
第３図は、本発明に係る解決手段を示している。
第２に、上記課題を解決するために、本発明の構成では、ＴＧが発生する２チャンネル単位毎の両用ストローブ信号をＤＣが受けて、一方の両用ストローブ信号はそのまま対応する一方のタイミング判定部８１，８３へ供給し、他方の両用ストローブ信号において、第１に発生形態を選択する制御信号がエッジストローブ信号の発生とすべきときは、そのまま通過して対応する他方のタイミング判定部８２，８４へ供給し、第２にウィンドウストローブ信号の発生とすべきときは、両方の両用ストローブ信号のエッジで前縁と後縁を規定したウィンドウストローブ信号を生成して対応する他方のタイミング判定部８２，８４へ供給するエッジ／ウィンドウ生成部１２０をＤＣ内部に備えることを特徴とする上述半導体試験装置がある。
【００２２】
第１０図は、本発明に係る解決手段を示している。
第３に、上記課題を解決するために、本発明の構成では、ＴＧ内部で生成して発生する２チャンネル単位毎の両用ストローブ信号において、
一方の発生チャンネルの出力はそのまま両用ストローブ信号３０２ｓとしてＤＣへ供給し、他方の発生チャンネルの出力において、第１に発生形態を選択する制御信号がエッジストローブ信号の発生とすべきときは、そのまま通過して出力し、第２にウィンドウストローブ信号の発生とすべきときは、両発生チャンネルから出力するエッジで前縁と後縁を規定したウィンドウストローブ信号を生成してＤＣへ供給するエッジ／ウィンドウ生成部１２０をＴＧ内部に備えることを特徴とする上述半導体試験装置がある。
【００２３】
第１１図は、本発明に係る解決手段を示している。
また、ＴＧからＤＣの１チャンネル単位毎に少なくとも２本以上の両用ストローブ信号を供給する構成を備えることを特徴とする上述半導体試験装置がある。
【００２４】
【発明の実施の形態】
以下に本発明の実施の形態を実施例と共に図面を参照して詳細に説明する。
【００２５】
本発明について、図１と、ウィンドウストローブパルス２本とを供給する場合の原理接続構成図と、図２と、図３とを参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付す。また、ＤＣ側において要求されるストローブ信号の本数は従来と同様に、エッジストローブ信号が２本と、マルチウィンドウストローブ信号が２本要求される場合と仮定する。
【００２６】
先ず、本発明のＤＣへ供給するストローブ信号に係る構成を説明する。
ＴＧ内における１コンパレータチャンネル当たりの構成要素は、図１に示すように、両用ストローブ発生部３０１、３０２で成る。これは両方で４チャンネルのパルス発生回路を内蔵すれば良いことになる。従来では図５と図６からして６チャンネル分のパルス発生回路が必要であった。従って、本発明では２チャンネル分削減された構成で実現している。
両用ストローブ発生部３０１と両用ストローブ発生部３０２とは同一要素である。一方の両用ストローブ発生部３０１は第１両用ストローブ信号３０１ｓを発生する。この内部構成はパルス発生回路１０１、１０２と、エッジ／ウィンドウ生成部１２０とで成る。ここで、パルス発生回路１０１、１０２は従来と同一要素であるので説明を要しない。
【００２７】
エッジ／ウィンドウ生成部１２０は、エッジストローブ信号又はマルチウィンドウストローブ信号を発生するものである。この内部構成の一例は図２に示すように、フリップ・フロップ６２と、マルチプレクサ６４とで実現できる。
フリップ・フロップ６２は第１エッジストローブ信号１０１ｓでウィンドウの前縁を規定し、第２エッジストローブ信号１０２ｓでウィンドウの後縁を規定したウィンドウパルス信号６２ｓを出力する。
マルチプレクサ６４は２入力１出力型のセレクタであり、第２エッジストローブ信号１０２ｓとウィンドウスパルス信号６２ｓとを受けて、制御信号により何れかを選択し、第１両用ストローブ信号３０１ｓとしてＤＣ側のタイミング判定部へ供給する。
【００２８】
他方の両用ストローブ発生部３０２も上記同様であり、パルス発生回路１０３、１０４と、エッジ／ウィンドウ生成部１２０とを備えて、第２両用ストローブ信号３０２ｓを発生してタイミング判定部へ供給する。
【００２９】
次にＤＣ側の１コンパレータチャンネル当たりのタイミング判定部を図３を示して説明する。タイミング判定部の内部構成の一例は、図３に示すように、エッジ／ウィンドウ生成部１２０と、フェイル判定部８０とで成る。ここでフェイル判定部８０は従来と同一である。
エッジ／ウィンドウ生成部１２０は従来との互換性を維持する為に、２本の高精度のエッジを用いて高精度のウィンドウストローブ信号を生成して出力可能にしている。これは、図２の内部構成で実現できる。通常は第２両用ストローブ信号３０２ｓをそのまま出力するが、高精度のウィンドウストローブ信号を使用する制御信号が与えられたときは、図２に示すフリップ・フロップ６２により、第１両用ストローブ信号３０１ｓから発生される高精度なエッジストローブ信号でウィンドウの前縁を規定し、第２両用ストローブ信号３０２ｓから発生される高精度なエッジストローブ信号でウィンドウの後縁を規定したウィンドウパルス信号６２ｓを、マルチプレクサ６４を介して出力し、これを図３に示すフェイル判定部８０へ供給する。
尚、ＴＧ側において、第２両用ストローブ信号３０２ｓが発生するマルチウィンドウストローブ信号が、前縁と後縁エッジを高精度で発生するようにパルス発生回路１０３，１０４を構成すれ場合ば、当該エッジ／ウィンドウ生成部１２０は削除可能である。
【００３０】
上述した本発明構成によれば、ＴＧ側においてエッジストローブ信号とマルチウィンドウストローブ信号とを１本に統合したことにより、１コンパレータチャンネル当たり、ＴＧ側では従来が６チャンネルのパルス発生回路を必要としていたものが、４チャンネルのパルス発生回路で実現で、この結果、２チャンネル分のパルス発生回路を削減できる利点が得られる。従って、ＤＣ全体ではコンパレータチャンネル数Ｍが数百チャンネル有るからして、２×Ｍ個もの多数のパルス発生回路を削減できる大きな利点が得られることとなる。
更に、ＴＧとＤＣ間を接続するストローブ信号用の同軸ケーブルの配線本数が４本から２本に低減できるからして、２×Ｍ本もの多数の同軸ケーブル配線を削減できる大きな利点が得られることとなる。逆に、同一本数の同軸ケーブル配線とする場合は、マルチウィンドウストローブ信号の本数を２本追加できる利点が得られることとなる。
【００３１】
尚、本発明の構成手段は、上述実施の形態に限るものではない。例えば図１０に示すように、ＤＣ側に備えるエッジ／ウィンドウ生成部１２０をＴＧ側に備える構成としても良い。
また、図１１に示すように、１チャンネルのタイミング判定部へ供給する両用ストローブ信号の本数は２本以上の所望Ｎ本数備える構成としても良い。例えば、図１２の４本の両用ストローブ信号３０１ｓ〜３０４ｓの場合の内部構成例に示すように、両用ストローブ信号の本数Ｎ＝４に対応する４系統のハイ側タイミング判定部及びロー側タイミング判定部と、対応するマルチプレクサ８５，８６、及びランク情報格納部９０を備えることで上述同様にして実現可能である。４本の場合は一度に４ランクにランク分けできる利点が得られる。
【００３２】
【発明の効果】
本発明は、上述の説明内容から、下記に記載される効果を奏する。
上述説明したように本発明によれば、ＴＧ側においてエッジストローブ信号とマルチウィンドウストローブ信号とを１本に統合する構成手段を実現したことにより、１コンパレータチャンネル当たり２チャンネル分のパルス発生回路を削減できる利点が得られ、全コンパレータチャンネルでは数百チャンネルものパルス発生回路を削減できる大きな利点が得られる。更に、ＴＧとＤＣ間を接続するストローブ信号用の同軸ケーブルの配線本数が、１コンパレータチャンネル当たり２本削減できる利点が得られ、全コンパレータチャンネルでは数百本以上削減できる大きな利点が得られる。
これからして、ＴＧの回路規模を大きく低減でき、試験装置をより安価に実現できる。従って、本発明の技術的効果は大であり、産業上の経済効果も大である。
【図面の簡単な説明】
【図１】本発明の、１コンパレータチャンネル当たりにおける、エッジストローブパルス２本と、ウィンドウストローブパルス２本とを供給する場合の原理接続構成図。
【図２】本発明の、図１のエッジ/ウィンドウ生成部の内部構成例。
【図３】本発明の、ＤＣの１チャンネル当たりの原理構成図。
【図４】半導体試験装置のストローブ信号の発生に係る概念構成図。
【図５】従来の、ＴＧとＤＣ間の１チャンネル当たりにおける、エッジストローブパルス２本と、ウィンドウストローブパルス２本とを供給する場合の原理接続構成図。
【図６】ウインドウ波形生成回路の内部原理図、及びランク情報格納部の内部原理図。
【図７】ＤＣの１チャンネル当たりの原理構成図。
【図８】ウィンドウストローブの検出原理を説明するタイミング図。
【図９】２本のウィンドウストローブを用いて、ＩＣのランク分けの判定を説明するタイミング図。
【図１０】本発明の、ＴＧとＤＣ間で１チャンネル当たりに、２本の両用ストローブ信号を供給する場合の原理接続構成図。
【図１１】本発明の、ＴＧとＤＣ間で１チャンネル当たりに、Ｎ本の両用ストローブ信号を供給する場合の原理接続構成図。
【図１２】本発明の、ＤＣの１チャンネル当たりに、４本の両用ストローブ信号を供給する場合のＤＣ側の内部原理構成図。
【符号の説明】
６０，７０ パルス選択部
６２，９３，９４ フリップ・フロップ
６４，６６，８５，８６ マルチプレクサ
８０ フェイル判定部
８１，８２，８３，８４ タイミング判定部
８８ フェイル出力部
９０ ランク情報格納部
９１，９２ ＯＲゲート
１０１，１０２，１０３，１０４，１５２，１５４ パルス発生回路
１１１，１１２ ウィンドウ波形生成回路
１２０ エッジ／ウィンドウ生成部
１５６ ウィンドウパルス化部
３０１，３０２ 用ストローブ発生部
ＤＣ 論理比較器
ＤＵＴ 被試験デバイス
ＦＣ 波形整形器
ＰＧ パターン発生器
ＴＧ タイミング発生器
ＴＧＣ タイミング制御部

Claims (5)

1. 被試験デバイス（ＤＵＴ）から出力される応答信号をハイ／ローの２本の論理信号に変換し、変換した２本の論理信号を論理比較器（ＤＣ）へ供給し、タイミング発生器（ＴＧ）はエッジストローブ信号とマルチウィンドウストローブ信号の両方を発生して該ＤＣへ供給し、一方のエッジストローブ信号は当該エッジの瞬間タイミングで入力の論理信号をラッチして後段の比較判定に使用し、他方のマルチウィンドウストローブ信号は前縁エッジと後縁エッジが規定されたウィンドウ期間に対して入力の論理信号を検出ラッチして後段の比較判定に適用する構成を備える半導体試験装置において、
   ＴＧ側からＤＣ側へ供給するストローブ信号の１本毎において、ＴＧ内において２つのエッジを規定する第１パルス発生手段と第２パルス発生手段と、第１に、エッジストローブ信号として出力するときは第１パルス発生手段のエッジパルスを両用ストローブ信号としてＴＧから出力し、第２に、マルチウィンドウストローブ信号として出力するときは第１パルス発生手段のエッジパルスで前縁を規定し、第２パルス発生手段のエッジパルスで後縁を規定したウィンドウパルスを両用ストローブ信号としてＴＧから出力する第１のエッジ／ウィンドウ生成部と、
   前記マルチウィンドウストローブ信号として出力させた信号に対して、さらにウィンドウの前縁および後縁を規定する第２のエッジ／ウィンドウ生成部と、
   を具備し、
   前記第２のエッジ／ウィンドウ生成部によって、ウィンドウエッジの精度を制御することを特徴とする半導体試験装置。
2. ＴＧが発生する２チャンネル単位毎の両用ストローブ信号をＤＣが受けて、
   一方の両用ストローブ信号はそのまま対応する一方のタイミング判定部へ供給し、
   他方の両用ストローブ信号において、第１に発生形態を選択する制御信号がエッジストローブ信号の発生とすべきときは、そのまま通過して対応する他方のタイミング判定部へ供給し、第２にウィンドウストローブ信号の発生とすべきときは、両方の両用ストローブ信号のエッジで前縁と後縁を規定したウィンドウストローブ信号を生成して対応する他方のタイミング判定部へ供給する構成をＤＣ内部に備えることを特徴とする請求項１記載の半導体試験装置。
3. ＴＧ内部で生成して発生する２チャンネル単位毎の両用ストローブ信号において、
   一方の発生チャンネルの出力はそのまま両用ストローブ信号としてＤＣへ供給し、
   他方の発生チャンネルの出力において、第１に発生形態を選択する制御信号がエッジストローブ信号の発生とすべきときは、そのまま通過して出力し、第２にウィンドウストローブ信号の発生とすべきときは、両発生チャンネルから出力するエッジで前縁と後縁を規定したウィンドウストローブ信号を生成してＤＣへ供給する構成をＴＧ内部に備えることを特徴とする請求項１記載の半導体試験装置。
4. ＴＧからＤＣの１チャンネル単位毎に少なくとも２本以上の両用ストローブ信号を供給する構成を備えることを特徴とする請求項１、２又は３記載の半導体試験装置。
5. 被試験デバイス（ＤＵＴ）から出力される応答信号をハイ／ローの２本の論理信号に変換し、変換した２本の論理信号を論理比較器（ＤＣ）へ供給し、タイミング発生器（ＴＧ）はエッジストローブ信号とマルチウィンドウストローブ信号の両方を発生して該ＤＣへ供給し、一方のエッジストローブ信号は当該エッジの瞬間タイミングで入力の論理信号をラッチして後段の比較判定に使用し、他方のマルチウィンドウストローブ信号は前縁エッジと後縁エッジが規定されたウィンドウ期間に対して入力の論理信号を検出ラッチして後段の比較判定に適用する構成を備える半導体試験装置において、
   ＴＧ側からＤＣ側へ供給するストローブ信号の１本毎において、ＴＧ内において２つのエッジを規定する第１パルス発生手段と第２パルス発生手段と、第１に、エッジストローブ信号として出力するときは第１パルス発生手段のエッジパルスを両用ストローブ信号としてＴＧから出力し、第２に、マルチウィンドウストローブ信号として出力するときは第１パルス発生手段のエッジパルスで前縁を規定し、第２パルス発生手段のエッジパルスで後縁を規定したウィンドウパルスを両用ストローブ信号としてＴＧから出力するエッジ／ウィンドウ生成部と、
   前記マルチウィンドウストローブ信号として出力させた信号に対して、さらにウィンドウの前縁および後縁を規定する第２のエッジ／ウィンドウ生成部と、
   それぞれ異なる２以上のハイ側タイミングおよび２以上のロー側タイミングを判定する判定部と、
   を備え、
   ウィンドウ期間がそれぞれ異なる少なくとも２本以上のウィンドウストローブ信号をＴＧからＤＣの１チャンネル単位毎に発生させて、それぞれのウィンドウストローブ信号を用いた試験結果に基づき、ＤＵＴを２以上のランクにランク分けすることを特徴とする半導体試験装置。

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