JP2603158B2

JP2603158B2 - 直列制御装置のノ−ドアドレス割付制御装置

Info

Publication number: JP2603158B2
Application number: JP2407944A
Authority: JP
Inventors: 幸良高山
Original assignee: Komatsu Ltd
Current assignee: Komatsu Ltd
Priority date: 1990-12-27
Filing date: 1990-12-27
Publication date: 1997-04-23
Anticipated expiration: 2012-04-23
Also published as: JPH04225646A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はプレス、工作機械、建
設機械、船舶、航空機等の各種機械の集中管理システム
および無人搬送装置、無人倉庫等の集中管理システムに
採用して好適な直列制御装置に関し、特にメインコント
ローラおよび複数のノードを閉ループ状に直列接続し、
各ノードにはそれぞれ１乃至複数のセンサ類およびアク
チュエータ類を接続するようにした直列制御装置におい
て、ノードの追加、削除、並び変え等のノ−ド設置順序
の変更を好適になし得る直列制御装置のノードアドレス
割付制御装置に関する。

【０００２】

【従来の技術】プレス、工作機械、建設機械、船舶、航
空機、無人搬送装置、無人倉庫等を集中管理する場合、
装置各部の状態を検出する多数のセンサおよび装置各部
の状態を制御する多数のアクチュエータが必要となる。
このセンサおよびアクチュエータの数は例えばプレスを
考えた場合3000以上にも及び、他の装置においては更に
多数となるものもある。従来、この種の装置を集中管理
する集中管理システムとして、複数のノードを直列に接
続するとともに各ノードに１乃至複数のセンサおよびア
クチュエータを接続し、これらノードをメインコントロ
ーラを介して環状に接続し、このメインコントローラか
らの信号によって各ノードを制御するようにした構成が
考えられている。

【０００３】このようにノードを直列に接続する構成を
とる場合、各センサの出力の同時性および各アクチュエ
ータの制御の同時性をいかにして確保するかが問題とな
る。例えば、各ノードにアドレスを割当て、このアドレ
スにもとづき各ノードを制御する構成を考えると、この
アドレス処理のための時間遅れが問題となり、各センサ
の出力の収集および各アクチュエータの制御に関して満
足すべき同時性を確保することはできない。

【０００４】そこで、発明者等は、ノードを直列に接続
する構成をとりながらも各ノードにアドレスを割当てる
という発想を捨て、各ノードをその接続の順番によって
識別するようにし、これによってアドレス処理を不要に
するとともにアドレス処理に伴う時間遅れを解消し、更
にはノードの構成を大幅に簡略化できるようにした直列
制御装置を提案している。

【０００５】この装置は図１１に示すように構成されて
いる。この直列制御装置はプレスの集中制御システムに
適用されるものであり、ホストコントローラ２００はプ
レス各部を統轄管理するものである。メインコントロー
ラ１００は接続された複数のノード１０−１〜１０−Ｎ
とのデータ授受制御を行うものである。センサ群１−
１，１−２，…１−Ｎはプレスの各部に配設され、プレ
スの各部の状態を検出するものである。アクチュエータ
群２−１，２−２，…２−Ｎはプレスの各部に配設さ
れ、プレスの各部を駆動するものである。これらセンサ
群１−Ｎおよびアクチュエータ群２−Ｎはそれぞれノー
ド１０−Ｎ（Ｎ＝１〜Ｎ）に接続されている。これらノ
ード１０−１〜１０−Ｎおよびメインコントローラ１０
０はループ状に直列接続されている。

【０００６】図１２は、ノードの数Ｎを５とした場合の
当該システムで用いられるデータ信号のフレーム構成を
示すもので、このデータフレーム信号はメインコントロ
ーラ１００から送出され、ノード１０−１、１０−２、
……１０−Ｎを経由した後、メインコントローラ１００
に戻される。なお、同図（ａ）はメインコントローラ１
００から出力された直後のデータフレーム信号を、同図
（ｂ）、（ｃ）、（ｄ）、（ｅ）はノード１０−１、１
０−２、１０−３、１０−４から出力されるデータフレ
ーム信号を、同図（ｆ）はノード１０−５から出力され
る信号（Ｎ＝５の場合はメインコントローラ１００へ帰
還入力される信号）をそれぞれ示している。図１２の
フレーム構成における各信号の内容は以下のとおりであ
る。

【０００７】ＳＴＩ；入力データ（センサデータ）ＤＩ
の先頭位置を示す第１のスタートコードＤＩ；入力データ（センサデータ）ＤＩq ；第ｑ番目のノードに接続されたセンサからの入
力データＳＴＯ；出力データ（アクチュエータ駆動データ）の先
頭位置を示す第２のスタートコードＤＯ；出力データ（アクチュエータ駆動データ）ＤＯq ；第ｑ番目のノードに接続されたアクチュエータ
への出力データＳＰ；データ列の終端位置を示すストップコードＥＲＲ；エラー内容およびエラー位置を示すコード、通
信エラーをチェックするためのＣＲＣなどのエラーチェ
ックコード、断線および段線位置を示すコードを含む図１１に示した各ノード１０−１〜１０−Ｎでは、図１
２（ｂ）〜（ｆ）に示すように、スタートコードＳＴＩ
とスタートコードＳＴＯの間に当該ノードに接続された
センサ１の検出データＤＩq を付加するとともに、スタ
ートコードＳＴＯの後から当該ノードに接続されたアク
チュエータ２への出力データＤＯq を抜き取るよう動作
する。したがって、このシステムでは、メインコントロ
ーラ１００からノード１０−１に対して図１２（ａ）に
示すようなアクチュエータ制御データＤＯを含むデータ
フレ−ム信号を送出すれば、このデータフレーム信号が
ノード１０−１→ノード１０−２→ノード１０−３→ノ
ード１０−４→１０−５へと順次伝播されることにより
上記データフレ−ム信号中のアクチュエータ制御データ
ＤＯが該当するノードへ割り振られるとともに、各ノー
ドで得たセンサ群の検出データが同データフレ−ム信号
中へ取り込まれる。この結果、上記データフレ−ム信号
がメインコントローラ１００へ帰還されたときには、図
１２（ｆ）に示すように、アクチュエータ制御データＤ
Ｏは全てなくなり、センサ群の検出データが同フレーム
信号中に含まれることになる。

【０００８】このようにこの装置によれば、各ノードは
メインコントローラ１００からデータフレーム信号が伝
播される順番にノード識別番号が割り付けられることに
なる。このためこの装置によれば、ノードが新たに追加
あるいは削除された場合には、各ノードに付されていた
ノード番号が最初に付されていた番号と変わってしまう
という問題がある。

【０００９】すなわち、図１３は３台のノード１、２、
３（以下、１０−は省略する）を接続したシステムにア
クチュエータの出力Ａ1 〜Ａ24を８ビットずつ接続した
場合を示し、ノード番号は左から順に１、２、３とな
る。このシステムにアクチュエータの出力Ａ25〜Ａ32、
８ビットを追加することになり、取り付け位置の都合
上、図１４に示すように、ノード４をノード１とノード
２の間に設置するとする。この際、ユーザはホストコン
トローラ２００のデ−タ割り付けテーブルに追加データ
Ａ25〜Ａ32を下記第１表のように入力設定する。

【００１０】

【００１１】上記ホストコントローラ２００のデータ割り付けテーブ
ルの設定内容はメインコントローラ１００に送られ、メ
インコントローラ１００の送信デ−タ用テーブルに、下
記第２表に示すようにセットされる。

【００１２】

【００１３】

【００１４】

【発明が解決しようとする課題】メインコントローラ１
００はこの送信デ−タ用テーブルを参照してデータフレ
ーム信号中のデータＤＯ１〜ＤＯ４を小さいアドレスの
ものから順に並べて生成するようにしており、このため
この従来技術によれば、メインコントローラ１００から
は図１５（ａ）に示すようなデータフレーム信号Ｓ0 が
送出され、ノード１、４、２、３において、ＤＯ１、Ｄ
Ｏ２、ＤＯ３、ＤＯ４が順次抜き取られることになる。
したがって、この場合にはノード１には正しいデータが
入力されるが、ノード４、２、３には他のノードに入力
されるべきデータが入力されることになってしまう。つ
まりこの場合は、ノード４を追加することによりノード
２はノード３に、ノード３はノード４に、ノード４はノ
ード２に実質的に変化してしまう。こうなると、メイン
コントローラ側からみた端末アドレスが変わることにな
るので、ユーザはノードの追加、削除、つまり設置順序
の変更の度にユーザプログラムの端末アドレスに関する
記述を書き替えるなどの非常に厄介な手順を踏まなけれ
ばならなくなる。

【００１５】この発明はこのような事情に鑑みてなされ
たもので、ノードの追加、削除等の設置順序の変更を行
う際、簡単な処理を行うだけで、正しいデータ伝送をな
し得る直列制御装置のノードアドレス割付制御装置を提
供することを目的とする。

【００１６】

【課題を解決するための手段】この発明では、１乃至複
数のセンサ及び１乃至複数のアクチュエータを接続した
ノードを直列接続し、該複数のノードをコントローラを
含んで閉ループ状に接続するとともに、前記コントロー
ラは前記アクチュエータへの出力データを含むデータフ
レーム信号を送出し、前記各ノードは当該ノードに接続
されるセンサからのデータを前記データフレーム信号に
付加しかつ当該ノードに接続されるアクチュエータへの
出力データを前記データフレーム信号から抜き取るよう
にした直列制御装置において、前記各ノードのアクチュ
エータへの出力データを各ノード毎に入力設定する第１
の設定手段と、前記コントローラから各ノードへのデー
タ伝送順序を示す番号を前記各ノード毎に入力設定する
第２の設定手段と、前記第１の設定手段で設定された出
力デ−タと前記第２の設定手段で設定された番号とを各
ノ−ドごとに対応付けて前記番号順に記憶する記憶手段
と、前記記憶手段で記憶された出力デ−タが前記番号順
に前記各ノ−ドのアクチュエ−タに付与されるよう前記
データフレーム信号中の出力データ列を形成するデ−タ
形成手段とを前記コントローラに具えるようにしてい
る。

【００１７】

【作用】オペレータはノードに対するデータを新設定し
たり、ノードの追加あるいは削除等を行う場合は、前記
第１の設定手段にアクチュエータへの出力データを各ノ
ード毎に入力設定するとともに、第２の設定手段にコン
トローラから各ノードへのデータ伝送順序を示す番号を
各ノード毎に入力設定する。記憶手段によりこれら番号
と出力デ−タは対応づけられて記憶され、デ−タ形成手
段は、記憶手段に基づき記憶出力デ−タが前記番号順に
前記各ノ−ドに付与されるよう前記データフレーム信号
中のアクチュエータへの出力データ列の順序が決定され
る。

【００１８】

【実施例】以下、添付図面を参照してこの発明の一実施
例を詳細に説明する。

【００１９】第８図は実施例の直列制御装置の構成を示
すものであり、同図に示すようにメインコントロ−ラ１
００には５１２個のノ−ド１、２、３、４…５１２が直
列接続されていて、これら各ノ−ド１、２、３、４…５
１２はそれぞれアクチュエ−タの出力Ａ１〜Ａ８、Ａ９
〜Ａ１６、Ａ１７〜Ａ２４、Ａ２５〜Ａ３２、…Ａ４０
８９〜Ａ４０９６を８ビットづつ接続している。ノ−ド
番号、つまり各ノ−ドを特定、識別する番号は左から順
に１、２、３、４…５１２となっている。かかる構成に
おいて図９に示すようにノ−ド１、２、３、４を並び変
えノ−ド番号を左から順に３、１、２、４とする場合に
ついて説明する。図８、図９において２００は上記ホス
トコンピュ−タとしてのＰＬＣ（プログラマブルロジ
ックコントロ−ラ）である。

【００２０】実施例装置のノ−ドアドレス割付制御装置
は図１に示すごとく構成されていて、大きくは、ノ−ド
アドレス割付部１２０と送信デ−タ形成部１３０とから
構成されている。ノ−ドアドレス割付部１２０は同図に
破線で示すメインコントロ−ラ１００の外部端末として
設けられた汎用のパ−ソナルコンピュ−タ（以下、単に
パソコンという）３００とメインコントロ−ラ１００の
一部とから成っている。また、送信デ−タ形成部１３０
はメインコントロ−ラ１００の一部とＰＬＣ２００とか
ら成っている。

【００２１】ここで、ＰＬＣ２００は、先に第１表に示
したようなデータ割り付けテーブルを入力、設定する手
段を有しており、各ノードに対する送信データ（アクチ
ュエータ用データ）を各ノード別にオペレータが入力設
定する。すなわち図７に示すようにデータ割り付けテー
ブル２００Ｍにはノ−ド番号１、２、…に対応して該ノ
−ド番号１、２、…のノ−ドで抜き取られるべき送信デ
−タＤＯ１、ＤＯ２…が下位アドレス１から２、３と順
に入力、設定される。ＰＬＣ２００とメインコントロ−
ラ１００とはアドレスバス１１５およびデ−タバス１１
６によって接続されている。

【００２２】パソコン３００は後述するようにノ−ド設
置順序変換操作を行い、ノ−ドの設置順序を示すデ−タ
を作成するとともに、例えばＸモデム準拠のプロトコル
によりコントロ−ラ１００にかかるノ−ド設置順序デ−
タを送信する。送信デ−タはたとえばＲＳ２３２Ｃ規格
のケ−ブル３０１、ドライバ３０２を介してＣＰＵ１０
４に入力される。ＣＰＵ１０４はＲＯＭ１０５に格納さ
れたプログラムにより動作して、パソコン３００との間
の上記デ−タ通信のタスクおよび送信されたデ−タをＲ
ＡＭ１０６に書き込み／読みだしするタスクを行う。

【００２３】アドレス書き込み部１０１はＲＡＭ１０６
に記憶されたノ−ド設置順序デ−タをアドレス変換テ−
ブルメモリ１１０に書き込みをするものであり、ゲ−ト
回路１０７、１０８、インバ−タ１１１から成ってい
る。１１２はオフ操作に応じてテ−ブルメモリ１１０に
ノ−ド設置順序デ−タを書き込ませるとともに、オン操
作に応じてテ−ブルメモリ１１０に記憶されたノ−ド設
置順序デ−タを読み出すスイッチである。アドレス変換
テ−ブルメモリ１１０に記憶されたノ−ド設置順序デ−
タは送信デ−タメモリ１１３のアドレス端子に加えられ
て、アドレス指定を行うとともに、ＰＬＣ２００で設定
された上記デ−タ割付テ−ブルに記憶された送信デ−タ
は送信デ−タメモリ１１３の上記指定されたアドレスに
記憶される。デ−タフレ−ム形成部１１４では送信デー
タメモリ１１３に記憶された送信デ−タに基づきデータ
フレーム信号Ｓ０を形成して、図示せぬ送信部を介して
後段のノ−ドに該信号を送信する。

【００２４】以下、図１で行われる処理について図２か
ら図７を併せ参照して説明する。

【００２５】・ノ−ド設置順序変換操作ノ−ド設置順序変換操作とは、ノードが設置されている
順序をオペレータが入力設定する操作であり、パソコン
３００で行われる。パソコン３００が起動されると、パ
ソコン３００の表示画面３００ａには図３（ａ）に示す
画面が初期画面として現れる。なお、この時点でスイッ
チ１１２はオフ側、つまりアドレス変換テ−ブルメモリ
１１０の書き込み側に投入されているものとする。図３
（ａ）にはノ−ドの設置順序の変更前の図８の状態が表
示されている。表示画面３ａにおいてＰＬＣＩ／Ｏ番号
１、２…とはアクチュエ−タの出力Ａ１、Ａ２…のこと
であり、また出力ボ−ドシリアル番号は各ノ−ドの設置
順序を意味している。すなわち、ノ−ド１のＰＬＣＩ／
Ｏ番号１−８（Ａ１〜Ａ８）に対応して設置順序１が、
ノ−ド２のＰＬＣＩ／Ｏ番号９−１６（Ａ９〜Ａ１６）
に対応して設置順序２が…という具合にノ−ド番号１、
２、３、４…５１２に各対応して設置順序１、２、３、
４…５１２が設定されている。つぎにオペレ−タとして
は図９のようなノ−ド設置順序の変更に適合するように
出力ボ−ドシリアル番号の変換処理を行う。すなわち、
図３（ｂ）に示すようにキ−ボ−ド等による入力操作に
よりノ−ド番号１、２、３、４…５１２に各対応して設
置順序２、３、１、４…５１２が設定される。

【００２６】・送信操作以上のような「デ−タ入力、設定」操作が終了すると、
キ−ボ−ド等による「送信」操作が行われ、上記設定さ
れたノ−ド設置順序デ−タがコントロ−ラ１００に送信
される。

【００２７】・受信処理ＣＰＵ１０４は送信されたノ−ド設置順序デ−タを受信
する処理を行い、該デ−タをＲＡＭ１０６に記憶、格納
する。ここで図４はＲＡＭ１０６に記憶されるノ−ド設
置順序テ−ブル１０６Ｍの内容を示している。すなわ
ち、同図に示すようにＲＡＭ１０６の各アドレスは２バ
イトのデ−タ領域を有しており、各アドレスには最下位
アドレス１から順に上位アドレスに向けて上記ノ−ド設
置順序デ−タの内容が２、３、１、４…５１２と順に記
憶、格納される。ここで、テ−ブル１０６Ｍのアドレス
１、２、３…はノ−ド番号１、２、３…に対応してい
る。テ−ブル１０６Ｍの上部はアクチュエ−タ用のデ−
タ領域を示し、下位はセンサ用のデ−タ領域を示してい
る。実施例では下位の領域についてはその説明は省略す
る。

【００２８】・アドレス変換テ−ブルメモリ１１０への
書込処理ＣＰＵ１０４はＲＡＭ１０６のノ−ド設置順序テ−ブル
１０６Ｍの内容をアドレス変換テ−ブルメモリ１１０に
書き込む処理を行う。ここで上記するようにスイッチ１
１２がオフ側に投入されているので、インバ−タ１１１
からゲ−ト回路１０７に対して矢印Ａに示すごとくゲ−
ト回路１０７を付勢するオン信号が出力され、これに応
じてゲ−ト回路１０７は開かれ矢印Ｂに示すごとくＲＡ
Ｍ１０６内のデ−タをアドレス変換テ−ブルメモリ１１
０に書き込むことが可能となる。図２はこうした機能を
有するアドレス書込部１０１の構成例を示す。ところで
アドレス変換テ−ブルメモリ１１０には図４に示すよう
に最大５１２を示す９ビットのアドレスを指定したり、
９ビットのデ−タを書き込む必要がある。しかし汎用メ
モリは８ビットしかないのでそのままではアドレスバス
により５１２を示すアドレスを指定したり、５１２を示
すデ−タを書き込むことができない。図２はこうした８
ビットの汎用メモリを使用する場合に９ビットの書き込
みに対応できる回路構成を示している。以下、図６に示
すフロ−チャ−トを参照して図２の動作について説明す
る。

【００２９】ＣＰＵ１０４はまずアドレス変換テ−ブル
メモリ１１０の書込アドレスを初期設定する処理を行
う。なお、メモリ１１０は２つのメモリ１１０ａ、１１
０ｂに分割されており、各メモリ１１０ａ、１１０ｂは
それぞれ８ビットであるものとする。すなわち、最初に
ＣＰＵ１０４からアドレスバスを介して図４のテ−ブル
１０６Ｍの最下位アドレス１がデコ−ドされる。セレク
タ１２０では最初にＳＥＬ１が出力され、対応するラッ
チ回路１２１にＣＰＵ１０４からデ−タバスを介して最
下位アドレス１を示す下位８ビット（０００００００
１）を示すデ−タがラッチされる。つぎにセレクタ１２
０からＳＥＬ２が出力され、対応するラッチ回路１２２
に最下位アドレス１を示す残りの１ビット（０００００
０００１の頭の０）を示すデ−タがラッチされる。ラッ
チ回路１２１、１２２にラッチされたデ−タはメモリ１
１０ａ、１１０ｂのアドレス端子に加えられ、メモリ１
１０ａ、１１０ｂの対応する最下位アドレス１を指定す
る（ステップ４０１）。

【００３０】ここで、図４に示すように最下位アドレス
１のデコ−ドに応じてテ−ブル１０６ＭのポインタＰＯ
は最下位アドレス１を指示している。そこで、ポインタ
ＰＯで指示されたアドレス１に対応するノ−ド設置順序
デ−タ２の下位４ビット００１０が変数ｘに格納すると
ともに、ノ−ド設置順序デ−タ２の下位５〜９ビット０
００００を変数ｙに格納する（図５参照；ステップ４０
２）。

【００３１】つぎにセレクタ１２０のＳＥＬ３出力に応
じて対応するゲ−ト回路１２３が開かれ、デ−タバスに
よりゲ−ト回路１２３を介して変数ｘに格納されたデ−
タ（００１０）がメモリ１１０ａの上記指定されたアド
レス１に記憶される（ステップ４０３）。同様にしてセ
レクタ１２０のＳＥＬ４出力に応じて対応するゲ−ト回
路１２４が開かれ、デ−タバスによりゲ−ト回路１２４
を介して変数ｙに格納されたデ−タ（０００００）がメ
モリ１１０ｂのアドレス１に記憶される（ステップ４０
４）。

【００３２】つぎにテ−ブルメモリ１１０ａ、１１０ｂ
の書込アドレスを＋１インクリメントする処理が行われ
る（図２Ｆ、Ｇ参照；ステップ４０５）。そしてテ−ブ
ル１０６ＭのポインタＰＯを＋１インクリメントする処
理が行われ（ステップ４０６）、ポインタＰＯがテ−ブ
ル１０６Ｍの終りまできたか否かが判断される（ステッ
プ４０７）。ここでポインタＰＯがアドレス５１２まで
を指示している場合には以下上記ステップ４０１〜４０
７の処理が繰り返し実行されるが、ポインタＰＯがアド
レス５１２のつぎを指示した時点で図６の処理は終了す
る。

【００３３】以上のようにしてメモリ１１０ａのアドレ
ス１、２、３、４…５１２には図４の設置順序デ−タ
２、３、１、４…５１２の下位４ビットのデ−タｘが記
憶されるとともに、メモリ１１０ｂのアドレス１、２、
３、４…５１２には図４の設置順序デ−タ２、３、１、
４…５１２の下位５〜９ビットのデ−タｙが記憶される
ことになる。結局、アドレス変換テ−ブルメモリ１１０
には図７の１１０Ｍに示すようにアドレス１、２、３、
４…５１２（これはノ−ド番号を示す）に各対応して設
置順序デ−タ２、３、１、４…５１２が記憶されること
になる。

【００３４】・アドレス変換テ−ブルメモリ１１０から
の読みだし処理アドレス変換テ−ブルメモリ１１０に記
憶された図７のアドレス変換テ−ブル１１０Ｍの内容を
読み出す場合には、スイッチ１１２はオン側に投入され
る。これによりゲ−ト回路１０８は付勢されて開かれ、
矢印Ｃに示すごとくＰＬＣ２００からアドレスバス１１
５を介してアドレス変換テ−ブルメモリ１１０のアドレ
スを指定することが可能となる。これと同時に、ゲ−ト
回路１０９が付勢されて開かれ、指定されたアドレスの
デ−タがアドレス変換テ−ブルメモリ１１０から矢印Ｄ
に示すごとく読み出される。アドレス変換テ−ブルメモ
リ１１０から読み出されたデ−タは送信デ−タメモリ１
１３のアドレス端子に加えられる。このため送信デ−タ
メモリ１１３ではアドレス変換テ−ブルメモリ１１０か
ら読み出されたデ−タで示されるアドレスが指定され、
該指定されたアドレスにＰＬＣ２００からデ−タバス１
１６を介して矢印Ｅに示すごとくデ−タ割付テ−ブル２
００Ｍの送信デ−タ（図７）が書き込まれる。

【００３５】以上の動作を図７を参照して説明するに、
アドレス変換テ−ブルメモリ１１０からノ−ドの設置順
序を示すデ−タ２、３…が矢印ＳＴ１、ＳＴ２…に示す
ごとく順次、送信デ−タメモリ１１３のアドレス端子に
加えられる。このため、ノ−ド設置順序デ−タ２、３…
に対応して送信デ−タメモリ１１３のアドレスＡＤ２、
ＡＤ３…が順次指定される。これと同時にデ−タ割付テ
−ブル２００Ｍの送信デ−タＤＯ１、ＤＯ２…が矢印Ｓ
Ｔ´１、ＳＴ´２…に示すごとく順次、指定されたアド
レスに記憶、格納される。・デ−タフレ−ム形成処理以上のように送信デ−タメモリ１１３に送信デ−タが記
憶されると、デ−タフレ−ム形成部１１４では送信デ−
タメモリ１１３の記憶デ−タを読みだしてデ−タフレ−
ム信号を形成する処理を行う。ここで送信デ−タメモリ
１１３のアドレスＡＤ１、ＡＤ２…はデ−タフレ−ム信
号中のデ−タ位置に対応し、ＡＤ１、ＡＤ２、ＡＤ３、
ＡＤ４の順序にＳＴＯコ−ドの後から送信デ−タが挿入
される。結局、その他のＳＴＩコ−ド等が付与されて、
図１０（ａ）に示すようなデ−タフレ−ム信号Ｓ０が形
成される。

【００３６】かかるデ−タフレ−ム信号Ｓ０はその後送
信回路を介してデ−タ線上に送出されることで各ノ−ド
３、１、２、４…５１２において（図９参照）、ＤＯ
３、ＤＯ１、ＤＯ２、ＤＯ４…ＤＯ５１２が順次抜き取
られることになる（図１０参照）。このようにして図９
に示すようなノ−ドの設置順序の並び変えに対応したデ
−タフレ−ム信号が形成される。また、ノ−ドの追加、
削除に対しても同様に対応できることは明らかである。

【００３７】このようにこの実施例によれば、ノ−ドの
設置順序が変更されても、パソコン３００の設置順序変
換操作を行うだけで正しいデ−タが各ノ−ドに割り振ら
れることになる。

【００３８】なお実施例では説明の簡略化のため、各ノ
−ドには、アクチュエ−タのみが接続されるようにした
が、センサも接続されたノ−ドを具えたシステムに対し
ても本発明は適用可能である。

【００３９】

【発明の効果】以上説明したように本発明によれば、ノ
−ドの設置順序の設定とノ−ド番号の設定とを行うこと
により正しいデ−タを各ノ−ドに割り付けることができ
る。特に、ノ−ド番号は一度設定されれば固定であるの
で、ノ−ドの設置順序の変更があった場合には変更に応
じてノ−ドの設置順序を設定するだけで簡単に正しいデ
−タを各ノ−ドに割り付けることができる。このためノ
−ドの設置順序の変更に対して迅速に対応することがで
き、システムのダウンタイムを大幅に低減することがで
きるようになる。

【図面の簡単な説明】

【図１】図１は本発明に係る直列制御装置のノ−ドアド
レス割付制御装置の実施例の構成を概念的に示すブロッ
ク図である。

【図２】図２は図１に示すアドレス書込部の回路構成例
を示すブロック図である。

【図３】図３は図１に示す外部端末であるパソコンの表
示画面に表示される内容を示す図である。

【図４】図４は図１の外部端末であるパソコンで設定さ
れ、ＲＡＭに記憶されるノ−ド設置順序デ−タテ−ブル
を示す図である。

【図５】図５は図４に示す記憶テ−ブルのメモリ容量を
説明するために用いた図である。

【図６】図６は図２に示すアドレス書込部の処理手順を
示すフロ−チャ−トである。

【図７】図７は図２に示すアドレス変換テ−ブルメモリ
で行われる読み込みおよび送信デ−タメモリで行われる
書き込みの様子を示す図である。

【図８】図８は実施例の直列制御装置の接続態様を示す
図である。

【図９】図９は図８の直列制御装置でノ−ドの設置順序
の変更があったことを説明する図である。

【図１０】図１０は実施例におけるデ−タフレ−ム信号
の伝播態様を示す図である。

【図１１】図１１は従来技術を説明するために用いた直
列制御装置の全体構成図である。

【図１２】図１２は従来技術を説明するために用いた図
で、図１１の直列制御装置におけるデ−タフレ−ム信号
の伝播態様を示す図である。

【図１３】図１３は従来技術を説明するために用いた直
列制御装置の全体構成図である。

【図１４】図１４は図１３の直列制御装置でノ−ドの追
加があったことを説明する図である。

【図１５】図１５は図１３の直列制御装置におけるデ−
タフレ−ム信号の伝播態様を示す図である。

【符号の説明】

１００メインコントロ−ラ１０１アドレス書込部１１０アドレス変換テ−ブルメモリ１１３送信デ−タメモリ１１４デ−タフレ−ム形成部２００ＰＬＣ３００外部端末

Claims

(57)【特許請求の範囲】

【請求項１】１乃至複数のセンサ及び１乃至複数の
アクチュエータを接続したノードを直列接続し、該複数
のノードをコントローラを含んで閉ループ状に接続する
とともに、前記コントローラは前記アクチュエータへの
出力データを含むデータフレーム信号を送出し、前記各
ノードは当該ノードに接続されるセンサからのデータを
前記データフレーム信号に付加しかつ当該ノードに接続
されるアクチュエータへの出力データを前記データフレ
ーム信号から順次抜き取るようにした直列制御装置にお
いて、各ノードのアクチュエータへの出力データを、各ノード
の番号に対応して入力する第１の入力手段と、前記各ノードが前記出力データを前記データフレーム信
号から抜き取る順序を示すノード設置順序データを、各
ノードの番号に対応して入力する第２の入力手段と、前記第１の入力手段によって入力された出力データを、
ノード番号を示すアドレスにアドレス番号順に格納する
第１の記憶手段と、前記第２の入力手段によって入力されたノード設置順序
データを、ノード番号を示すアドレスにアドレス番号順
に格納する第２の記憶手段と、前記第１の記憶手段に格納された出力データおよび前記
第２の記憶手段に格納されたノード設置順序データをア
ドレス番号順に各アドレスから順次読み出して、読み出
されたノード設置順序データによってアドレスを指定
し、当該指定されたアドレスに、読み出された出力デー
タを対応づけることによって、前記出力データを送信デ
ータ記憶手段に順次格納していく読出し・格納手段と、前記送信データ記憶手段に格納された出力データを、ア
ドレス番号順に各アドレスから読み出して、前記データ
フレーム信号中の出力データ列を形成するデータ形成手
段とを前記コントローラに具えるようにしたことを特徴とす
る直列制御装置のノードアドレス割付制御装置。
【請求項２】前記第２の入力手段は、前記コントロ
ーラの外部端末に設けられ、前記第２の入力手段の入力
内容を前記外部端末から前記コントローラに送信するよ
うにした請求項１記載の直列制御装置のノードアドレス
割付制御装置。