JP2603158B2 - Node address assignment control device for serial control device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明はプレス、工作機械、建
設機械、船舶、航空機等の各種機械の集中管理システム
および無人搬送装置、無人倉庫等の集中管理システムに
採用して好適な直列制御装置に関し、特にメインコント
ローラおよび複数のノードを閉ループ状に直列接続し、
各ノードにはそれぞれ１乃至複数のセンサ類およびアク
チュエータ類を接続するようにした直列制御装置におい
て、ノードの追加、削除、並び変え等のノ−ド設置順序
の変更を好適になし得る直列制御装置のノードアドレス
割付制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a centralized control system for various machines such as presses, machine tools, construction machines, ships, and aircrafts, and a serial control device suitable for centralized control systems for unmanned transport devices and unmanned warehouses. In particular, the main controller and a plurality of nodes are connected in series in a closed loop,
A series controller in which one or a plurality of sensors and actuators are connected to each node, wherein a series of nodes can be suitably changed such as addition, deletion and rearrangement of nodes. And a node address assignment control device.

【０００２】[0002]

【従来の技術】プレス、工作機械、建設機械、船舶、航
空機、無人搬送装置、無人倉庫等を集中管理する場合、
装置各部の状態を検出する多数のセンサおよび装置各部
の状態を制御する多数のアクチュエータが必要となる。
このセンサおよびアクチュエータの数は例えばプレスを
考えた場合3000以上にも及び、他の装置においては更に
多数となるものもある。従来、この種の装置を集中管理
する集中管理システムとして、複数のノードを直列に接
続するとともに各ノードに１乃至複数のセンサおよびア
クチュエータを接続し、これらノードをメインコントロ
ーラを介して環状に接続し、このメインコントローラか
らの信号によって各ノードを制御するようにした構成が
考えられている。2. Description of the Related Art When centrally managing presses, machine tools, construction machines, ships, aircraft, unmanned transport devices, unmanned warehouses, etc.,
A large number of sensors for detecting the state of each part of the device and a large number of actuators for controlling the state of each part of the device are required.
The number of sensors and actuators is, for example, more than 3000 when considering a press, and may be even larger in other devices. Conventionally, as a centralized management system for centrally managing this type of device, a plurality of nodes are connected in series, one or more sensors and actuators are connected to each node, and these nodes are connected in a ring via a main controller. A configuration has been considered in which each node is controlled by a signal from the main controller.

【０００３】このようにノードを直列に接続する構成を
とる場合、各センサの出力の同時性および各アクチュエ
ータの制御の同時性をいかにして確保するかが問題とな
る。例えば、各ノードにアドレスを割当て、このアドレ
スにもとづき各ノードを制御する構成を考えると、この
アドレス処理のための時間遅れが問題となり、各センサ
の出力の収集および各アクチュエータの制御に関して満
足すべき同時性を確保することはできない。In the case where the nodes are connected in series as described above, how to secure the simultaneity of the output of each sensor and the simultaneity of the control of each actuator becomes a problem. For example, considering a configuration in which an address is assigned to each node and each node is controlled based on this address, a time delay for this address processing becomes a problem, and the collection of the output of each sensor and the control of each actuator should be satisfied. Synchrony cannot be ensured.

【０００４】そこで、発明者等は、ノードを直列に接続
する構成をとりながらも各ノードにアドレスを割当てる
という発想を捨て、各ノードをその接続の順番によって
識別するようにし、これによってアドレス処理を不要に
するとともにアドレス処理に伴う時間遅れを解消し、更
にはノードの構成を大幅に簡略化できるようにした直列
制御装置を提案している。Therefore, the inventors dismiss the idea of assigning an address to each node while adopting a configuration in which nodes are connected in series, and identify each node by the order of connection, thereby performing address processing. A series controller has been proposed which eliminates the need for time delay associated with address processing and further simplifies the configuration of nodes.

【０００５】この装置は図１１に示すように構成されて
いる。この直列制御装置はプレスの集中制御システムに
適用されるものであり、ホストコントローラ２００はプ
レス各部を統轄管理するものである。メインコントロー
ラ１００は接続された複数のノード１０−１〜１０−Ｎ
とのデータ授受制御を行うものである。センサ群１−
１，１−２，…１−Ｎはプレスの各部に配設され、プレ
スの各部の状態を検出するものである。アクチュエータ
群２−１，２−２，…２−Ｎはプレスの各部に配設さ
れ、プレスの各部を駆動するものである。これらセンサ
群１−Ｎおよびアクチュエータ群２−Ｎはそれぞれノー
ド１０−Ｎ（Ｎ＝１〜Ｎ）に接続されている。これらノ
ード１０−１〜１０−Ｎおよびメインコントローラ１０
０はループ状に直列接続されている。This device is configured as shown in FIG. This serial control device is applied to a centralized control system of a press, and a host controller 200 supervises and controls each part of the press. The main controller 100 has a plurality of connected nodes 10-1 to 10-N
And data transfer control. Sensor group 1
1, 1-2,... 1-N are provided in each part of the press and detect the state of each part of the press. The actuator groups 2-1, 2-2,..., 2-N are arranged in each part of the press and drive each part of the press. The sensor group 1-N and the actuator group 2-N are connected to nodes 10-N (N = 1 to N), respectively. These nodes 10-1 to 10-N and main controller 10
0 is connected in series in a loop.

【０００６】図１２は、ノードの数Ｎを５とした場合の
当該システムで用いられるデータ信号のフレーム構成を
示すもので、このデータフレーム信号はメインコントロ
ーラ１００から送出され、ノード１０−１、１０−２、
……１０−Ｎを経由した後、メインコントローラ１００
に戻される。なお、同図（ａ）はメインコントローラ１
００から出力された直後のデータフレーム信号を、同図
（ｂ）、（ｃ）、（ｄ）、（ｅ）はノード１０−１、１
０−２、１０−３、１０−４から出力されるデータフレ
ーム信号を、同図（ｆ）はノード１０−５から出力され
る信号（Ｎ＝５の場合はメインコントローラ１００へ帰
還入力される信号）をそれぞれ示している。 図１２の
フレーム構成における各信号の内容は以下のとおりであ
る。FIG. 12 shows a frame structure of a data signal used in the system when the number N of nodes is set to five. This data frame signal is sent from the main controller 100 and sent to the nodes 10-1 and 10-1. -2,
After passing through 10-N, the main controller 100
Is returned to. FIG. 3A shows the main controller 1.
(B), (c), (d), and (e) of FIG.
The data frame signals output from 0-2, 10-3, and 10-4 are shown in FIG. 11F, and the signals output from the node 10-5 (in the case of N = 5, feedback input to the main controller 100). Signal). The contents of each signal in the frame configuration of FIG. 12 are as follows.

【０００７】ＳＴＩ；入力データ（センサデータ）ＤＩ
の先頭位置を示す第１のスタートコード ＤＩ ；入力データ（センサデータ） ＤＩq ；第ｑ番目のノードに接続されたセンサからの入
力データ ＳＴＯ；出力データ（アクチュエータ駆動データ）の先
頭位置を示す第２のスタートコード ＤＯ ；出力データ（アクチュエータ駆動データ） ＤＯq ；第ｑ番目のノードに接続されたアクチュエータ
への出力データ ＳＰ ；データ列の終端位置を示すストップコード ＥＲＲ；エラー内容およびエラー位置を示すコード、通
信エラーをチェックするためのＣＲＣなどのエラーチェ
ックコード、断線および段線位置を示すコードを含む 図１１に示した各ノード１０−１〜１０−Ｎでは、図１
２（ｂ）〜（ｆ）に示すように、スタートコードＳＴＩ
とスタートコードＳＴＯの間に当該ノードに接続された
センサ１の検出データＤＩq を付加するとともに、スタ
ートコードＳＴＯの後から当該ノードに接続されたアク
チュエータ２への出力データＤＯq を抜き取るよう動作
する。したがって、このシステムでは、メインコントロ
ーラ１００からノード１０−１に対して図１２（ａ）に
示すようなアクチュエータ制御データＤＯを含むデータ
フレ−ム信号を送出すれば、このデータフレーム信号が
ノード１０−１→ノード１０−２→ノード１０−３→ノ
ード１０−４→１０−５へと順次伝播されることにより
上記データフレ−ム信号中のアクチュエータ制御データ
ＤＯが該当するノードへ割り振られるとともに、各ノー
ドで得たセンサ群の検出データが同データフレ−ム信号
中へ取り込まれる。この結果、上記データフレ−ム信号
がメインコントローラ１００へ帰還されたときには、図
１２（ｆ）に示すように、アクチュエータ制御データＤ
Ｏは全てなくなり、センサ群の検出データが同フレーム
信号中に含まれることになる。STI; input data (sensor data) DI
Start data DI indicating input data (sensor data) DIq; input data from a sensor connected to the q-th node STO; second input data indicating output data (actuator drive data) Start data DO; output data (actuator drive data) DOq; output data to the actuator connected to the q-th node SP; stop code ERR indicating a data string end position ERR; code indicating an error content and an error position; Including error check codes such as CRC for checking communication errors, and codes indicating disconnection and line positions, the nodes 10-1 to 10-N shown in FIG.
2 (b) to (f), the start code STI
And the start code STO, the detection data DIq of the sensor 1 connected to the node is added, and the output data DOq to the actuator 2 connected to the node is extracted after the start code STO. Therefore, in this system, if the main controller 100 sends a data frame signal including the actuator control data DO as shown in FIG. 12A to the node 10-1, this data frame signal is transmitted to the node 10-1. 1 → node 10−2 → node 10−3 → node 10−4 → 10−5, whereby the actuator control data DO in the above data frame signal is allocated to the corresponding node. The detection data of the sensor group obtained at the node is taken into the same data frame signal. As a result, when the data frame signal is fed back to the main controller 100, as shown in FIG.
O is completely eliminated, and the detection data of the sensor group is included in the same frame signal.

【０００８】このようにこの装置によれば、各ノードは
メインコントローラ１００からデータフレーム信号が伝
播される順番にノード識別番号が割り付けられることに
なる。このためこの装置によれば、ノードが新たに追加
あるいは削除された場合には、各ノードに付されていた
ノード番号が最初に付されていた番号と変わってしまう
という問題がある。As described above, according to this device, each node is assigned a node identification number in the order in which the data frame signal is propagated from the main controller 100. For this reason, according to this apparatus, when a node is newly added or deleted, there is a problem that the node number assigned to each node is changed from the number assigned first.

【０００９】すなわち、図１３は３台のノード１、２、
３（以下、１０−は省略する）を接続したシステムにア
クチュエータの出力Ａ1 〜Ａ24を８ビットずつ接続した
場合を示し、ノード番号は左から順に１、２、３とな
る。このシステムにアクチュエータの出力Ａ25〜Ａ32、
８ビットを追加することになり、取り付け位置の都合
上、図１４に示すように、ノード４をノード１とノード
２の間に設置するとする。この際、ユーザはホストコン
トローラ２００のデ−タ割り付けテーブルに追加データ
Ａ25〜Ａ32を下記第１表のように入力設定する。That is, FIG. 13 shows three nodes 1, 2,.
In this case, the outputs A1 to A24 of the actuators are connected in units of 8 bits to a system to which 3 (hereinafter 10- is omitted) is connected, and the node numbers are 1, 2, and 3 from the left. In this system, actuator outputs A25-A32,
It is assumed that 8 bits are added, and the node 4 is installed between the node 1 and the node 2 as shown in FIG. At this time, the user inputs and sets additional data A25 to A32 in the data allocation table of the host controller 200 as shown in Table 1 below.

【００１０】 [0010]

【００１１】 上記ホストコントローラ２００のデータ割り付けテーブ
ルの設定内容はメインコントローラ１００に送られ、メ
インコントローラ１００の送信デ−タ用テーブルに、下
記第２表に示すようにセットされる。[0011] The setting contents of the data allocation table of the host controller 200 are sent to the main controller 100, and are set in the transmission data table of the main controller 100 as shown in Table 2 below.

【００１２】 [0012]

【００１３】 [0013]

【００１４】[0014]

【発明が解決しようとする課題】メインコントローラ１
００はこの送信デ−タ用テーブルを参照してデータフレ
ーム信号中のデータＤＯ１〜ＤＯ４を小さいアドレスの
ものから順に並べて生成するようにしており、このため
この従来技術によれば、メインコントローラ１００から
は図１５（ａ）に示すようなデータフレーム信号Ｓ0 が
送出され、ノード１、４、２、３において、ＤＯ１、Ｄ
Ｏ２、ＤＯ３、ＤＯ４が順次抜き取られることになる。
したがって、この場合にはノード１には正しいデータが
入力されるが、ノード４、２、３には他のノードに入力
されるべきデータが入力されることになってしまう。つ
まりこの場合は、ノード４を追加することによりノード
２はノード３に、ノード３はノード４に、ノード４はノ
ード２に実質的に変化してしまう。こうなると、メイン
コントローラ側からみた端末アドレスが変わることにな
るので、ユーザはノードの追加、削除、つまり設置順序
の変更の度にユーザプログラムの端末アドレスに関する
記述を書き替えるなどの非常に厄介な手順を踏まなけれ
ばならなくなる。SUMMARY OF THE INVENTION Main controller 1
00, the data DO1 to DO4 in the data frame signal are arranged in ascending order of address with reference to the transmission data table, so that the data DO1 to DO4 are generated from the main controller 100 according to the prior art. Transmits a data frame signal S0 as shown in FIG. 15 (a), and outputs DO1, D0 at nodes 1, 4, 2, and 3.
O2, DO3, and DO4 are sequentially extracted.
Therefore, in this case, although the correct data is input to the node 1, the data to be input to the other nodes is input to the nodes 4, 2, and 3. That is, in this case, by adding the node 4, the node 2 is substantially changed to the node 3, the node 3 is substantially changed to the node 4, and the node 4 is substantially changed to the node 2. In this case, the terminal address from the viewpoint of the main controller changes, so the user must add or delete nodes, that is, rewrite the description of the terminal address in the user program every time the installation order is changed, which is a very troublesome procedure. Must be stepped on.

【００１５】この発明はこのような事情に鑑みてなされ
たもので、ノードの追加、削除等の設置順序の変更を行
う際、簡単な処理を行うだけで、正しいデータ伝送をな
し得る直列制御装置のノードアドレス割付制御装置を提
供することを目的とする。The present invention has been made in view of such circumstances, and when changing the installation order such as adding or deleting a node, a serial control device capable of performing correct data transmission by performing simple processing only. It is an object of the present invention to provide a node address allocation control device.

【００１６】[0016]

【課題を解決するための手段】この発明では、１乃至複
数のセンサ及び１乃至複数のアクチュエータを接続した
ノードを直列接続し、該複数のノードをコントローラを
含んで閉ループ状に接続するとともに、前記コントロー
ラは前記アクチュエータへの出力データを含むデータフ
レーム信号を送出し、前記各ノードは当該ノードに接続
されるセンサからのデータを前記データフレーム信号に
付加しかつ当該ノードに接続されるアクチュエータへの
出力データを前記データフレーム信号から抜き取るよう
にした直列制御装置において、前記各ノードのアクチュ
エータへの出力データを各ノード毎に入力設定する第１
の設定手段と、前記コントローラから各ノードへのデー
タ伝送順序を示す番号を前記各ノード毎に入力設定する
第２の設定手段と、前記第１の設定手段で設定された出
力デ−タと前記第２の設定手段で設定された番号とを各
ノ−ドごとに対応付けて前記番号順に記憶する記憶手段
と、前記記憶手段で記憶された出力デ−タが前記番号順
に前記各ノ−ドのアクチュエ−タに付与されるよう前記
データフレーム信号中の出力データ列を形成するデ−タ
形成手段とを前記コントローラに具えるようにしてい
る。According to the present invention, nodes connected to one or more sensors and one or more actuators are connected in series, and the plurality of nodes are connected in a closed loop including a controller. The controller sends a data frame signal including output data to the actuator, and each of the nodes adds data from a sensor connected to the node to the data frame signal and outputs the data to an actuator connected to the node. In a serial control device configured to extract data from the data frame signal, a first control unit that inputs and sets output data to an actuator of each node for each node.
Setting means for inputting and setting a number indicating the order of data transmission from the controller to each node for each node; output data set by the first setting means; Storage means for storing the numbers set by the second setting means in correspondence with the respective nodes in the order of the numbers, and output data stored in the storage means storing the output data in the order of the numbers in the respective nodes; The controller is provided with data forming means for forming an output data sequence in the data frame signal so as to be applied to the actuator.

【００１７】[0017]

【作用】オペレータはノードに対するデータを新設定し
たり、ノードの追加あるいは削除等を行う場合は、前記
第１の設定手段にアクチュエータへの出力データを各ノ
ード毎に入力設定するとともに、第２の設定手段にコン
トローラから各ノードへのデータ伝送順序を示す番号を
各ノード毎に入力設定する。記憶手段によりこれら番号
と出力デ−タは対応づけられて記憶され、デ−タ形成手
段は、記憶手段に基づき記憶出力デ−タが前記番号順に
前記各ノ−ドに付与されるよう前記データフレーム信号
中のアクチュエータへの出力データ列の順序が決定され
る。When newly setting data for a node or adding or deleting a node, the operator inputs and sets output data to the actuator to the first setting means for each node, and sets the second setting means to the second setting means. A number indicating the order of data transmission from the controller to each node is input and set to the setting means for each node. The storage means stores the numbers and the output data in association with each other, and the data forming means stores the data so that the storage output data is assigned to the nodes in the order of the numbers based on the storage means. The order of the output data sequence to the actuator in the frame signal is determined.

【００１８】[0018]

【実施例】以下、添付図面を参照してこの発明の一実施
例を詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below in detail with reference to the accompanying drawings.

【００１９】第８図は実施例の直列制御装置の構成を示
すものであり、同図に示すようにメインコントロ−ラ１
００には５１２個のノ−ド１、２、３、４…５１２が直
列接続されていて、これら各ノ−ド１、２、３、４…５
１２はそれぞれアクチュエ−タの出力Ａ１〜Ａ８、Ａ９
〜Ａ１６、Ａ１７〜Ａ２４、Ａ２５〜Ａ３２、…Ａ４０
８９〜Ａ４０９６を８ビットづつ接続している。ノ−ド
番号、つまり各ノ−ドを特定、識別する番号は左から順
に１、２、３、４…５１２となっている。かかる構成に
おいて図９に示すようにノ−ド１、２、３、４を並び変
えノ−ド番号を左から順に３、１、２、４とする場合に
ついて説明する。図８、図９において２００は上記ホス
トコンピュ−タとしてのＰＬＣ（プログラマブル ロジ
ック コントロ−ラ）である。FIG. 8 shows the configuration of the serial controller of the embodiment. As shown in FIG.
. 00, 512 nodes 1, 2, 3, 4,... 512 are connected in series, and these nodes 1, 2, 3, 4,.
Reference numerals 12 denote actuator outputs A1 to A8 and A9, respectively.
... A16, A17-A24, A25-A32, ... A40
89 to A4096 are connected in 8-bit units. Node numbers, that is, numbers for identifying and identifying each node are 1, 2, 3, 4,..., 512 in order from the left. A case will be described in which the nodes 1, 2, 3, and 4 are rearranged as shown in FIG. 9 and the node numbers are 3, 1, 2, and 4 in order from the left as shown in FIG. 8 and 9, reference numeral 200 denotes a PLC (programmable logic controller) as the host computer.

【００２０】実施例装置のノ−ドアドレス割付制御装置
は図１に示すごとく構成されていて、大きくは、ノ−ド
アドレス割付部１２０と送信デ−タ形成部１３０とから
構成されている。ノ−ドアドレス割付部１２０は同図に
破線で示すメインコントロ−ラ１００の外部端末として
設けられた汎用のパ−ソナルコンピュ−タ（以下、単に
パソコンという）３００とメインコントロ−ラ１００の
一部とから成っている。また、送信デ−タ形成部１３０
はメインコントロ−ラ１００の一部とＰＬＣ２００とか
ら成っている。The node address assignment control device of the embodiment is configured as shown in FIG. 1, and is roughly comprised of a node address assignment unit 120 and a transmission data formation unit 130. The node address allocating unit 120 includes a general-purpose personal computer (hereinafter, simply referred to as a personal computer) 300 provided as an external terminal of the main controller 100 shown by a broken line in FIG. Department. Also, the transmission data forming unit 130
Is composed of a part of the main controller 100 and the PLC 200.

【００２１】ここで、ＰＬＣ２００は、先に第１表に示
したようなデータ割り付けテーブルを入力、設定する手
段を有しており、各ノードに対する送信データ（アクチ
ュエータ用データ）を各ノード別にオペレータが入力設
定する。すなわち図７に示すようにデータ割り付けテー
ブル２００Ｍにはノ−ド番号１、２、…に対応して該ノ
−ド番号１、２、…のノ−ドで抜き取られるべき送信デ
−タＤＯ１、ＤＯ２…が下位アドレス１から２、３と順
に入力、設定される。ＰＬＣ２００とメインコントロ−
ラ１００とはアドレスバス１１５およびデ−タバス１１
６によって接続されている。Here, the PLC 200 has means for inputting and setting a data allocation table as shown in Table 1 above, and the operator transmits transmission data (actuator data) to each node for each node. Make input settings. That is, as shown in FIG. 7, in the data allocation table 200M, the transmission data DO1, DO1 to be extracted at the nodes of the node numbers 1, 2,... Corresponding to the node numbers 1, 2,. DO2... Are sequentially input and set in the order of lower addresses 1 to 2 and 3. PLC200 and main control
Is an address bus 115 and a data bus 11.
6.

【００２２】パソコン３００は後述するようにノ−ド設
置順序変換操作を行い、ノ−ドの設置順序を示すデ−タ
を作成するとともに、例えばＸモデム準拠のプロトコル
によりコントロ−ラ１００にかかるノ−ド設置順序デ−
タを送信する。送信デ−タはたとえばＲＳ２３２Ｃ規格
のケ−ブル３０１、ドライバ３０２を介してＣＰＵ１０
４に入力される。ＣＰＵ１０４はＲＯＭ１０５に格納さ
れたプログラムにより動作して、パソコン３００との間
の上記デ−タ通信のタスクおよび送信されたデ−タをＲ
ＡＭ１０６に書き込み／読みだしするタスクを行う。The personal computer 300 performs a node installation order conversion operation as will be described later, creates data indicating the node installation order, and, for example, uses the X modem-compliant protocol to control the controller 100. -Installation order data
Send data. The transmission data is transmitted to the CPU 10 via, for example, an RS232C standard cable 301 and a driver 302.
4 is input. The CPU 104 operates in accordance with the program stored in the ROM 105 to transfer the data communication task with the personal computer 300 and the transmitted data to the R.
The task of writing / reading to / from the AM 106 is performed.

【００２３】アドレス書き込み部１０１はＲＡＭ１０６
に記憶されたノ−ド設置順序デ−タをアドレス変換テ−
ブルメモリ１１０に書き込みをするものであり、ゲ−ト
回路１０７、１０８、インバ−タ１１１から成ってい
る。１１２はオフ操作に応じてテ−ブルメモリ１１０に
ノ−ド設置順序デ−タを書き込ませるとともに、オン操
作に応じてテ−ブルメモリ１１０に記憶されたノ−ド設
置順序デ−タを読み出すスイッチである。アドレス変換
テ−ブルメモリ１１０に記憶されたノ−ド設置順序デ−
タは送信デ−タメモリ１１３のアドレス端子に加えられ
て、アドレス指定を行うとともに、ＰＬＣ２００で設定
された上記デ−タ割付テ−ブルに記憶された送信デ−タ
は送信デ−タメモリ１１３の上記指定されたアドレスに
記憶される。デ−タフレ−ム形成部１１４では送信デー
タメモリ１１３に記憶された送信デ−タに基づきデータ
フレーム信号Ｓ０を形成して、図示せぬ送信部を介して
後段のノ−ドに該信号を送信する。The address writing unit 101 is a RAM 106
The node installation order data stored in the
This is for writing data to the flash memory 110, and comprises gate circuits 107 and 108 and an inverter 111. Reference numeral 112 denotes a switch for writing the node installation order data to the table memory 110 in response to the OFF operation and reading the node installation order data stored in the table memory 110 in response to the ON operation. is there. Node installation order data stored in the address conversion table memory 110
The data is applied to an address terminal of the transmission data memory 113 to specify an address, and the transmission data stored in the data allocation table set by the PLC 200 is stored in the transmission data memory 113. It is stored at the specified address. The data frame forming section 114 forms a data frame signal S0 based on the transmission data stored in the transmission data memory 113, and transmits the signal to a subsequent node via a transmitting section (not shown). I do.

【００２４】以下、図１で行われる処理について図２か
ら図７を併せ参照して説明する。Hereinafter, the processing performed in FIG. 1 will be described with reference to FIGS.

【００２５】・ノ−ド設置順序変換操作 ノ−ド設置順序変換操作とは、ノードが設置されている
順序をオペレータが入力設定する操作であり、パソコン
３００で行われる。パソコン３００が起動されると、パ
ソコン３００の表示画面３００ａには図３（ａ）に示す
画面が初期画面として現れる。なお、この時点でスイッ
チ１１２はオフ側、つまりアドレス変換テ−ブルメモリ
１１０の書き込み側に投入されているものとする。図３
（ａ）にはノ−ドの設置順序の変更前の図８の状態が表
示されている。表示画面３ａにおいてＰＬＣＩ／Ｏ番号
１、２…とはアクチュエ−タの出力Ａ１、Ａ２…のこと
であり、また出力ボ−ドシリアル番号は各ノ−ドの設置
順序を意味している。すなわち、ノ−ド１のＰＬＣＩ／
Ｏ番号１−８（Ａ１〜Ａ８）に対応して設置順序１が、
ノ−ド２のＰＬＣＩ／Ｏ番号９−１６（Ａ９〜Ａ１６）
に対応して設置順序２が…という具合にノ−ド番号１、
２、３、４…５１２に各対応して設置順序１、２、３、
４…５１２が設定されている。つぎにオペレ−タとして
は図９のようなノ−ド設置順序の変更に適合するように
出力ボ−ドシリアル番号の変換処理を行う。すなわち、
図３（ｂ）に示すようにキ−ボ−ド等による入力操作に
よりノ−ド番号１、２、３、４…５１２に各対応して設
置順序２、３、１、４…５１２が設定される。Node installation order conversion operation The node installation order conversion operation is an operation in which the operator inputs and sets the order in which the nodes are installed, and is performed by the personal computer 300. When the personal computer 300 is started, the screen shown in FIG. 3A appears on the display screen 300a of the personal computer 300 as an initial screen. At this time, it is assumed that the switch 112 is turned off, that is, the write side of the address conversion table memory 110 is turned on. FIG.
FIG. 8A shows the state of FIG. 8 before the change of the node installation order. On the display screen 3a, PLCI / O numbers 1, 2,... Indicate actuator outputs A1, A2,..., And the output board serial numbers indicate the order in which the nodes are installed. That is, the PLCI /
The installation order 1 corresponds to O numbers 1-8 (A1 to A8),
Node 2 PLCI / O number 9-16 (A9-A16)
The installation order 2 corresponds to ... and so on.
The installation order is 1, 2, 3,
4 ... 512 are set. Next, as an operator, a conversion process of the output board serial number is performed so as to conform to the change of the node installation order as shown in FIG. That is,
As shown in FIG. 3B, the installation order 2, 3, 1, 4,... 512 is set corresponding to the node numbers 1, 2, 3, 4,. Is done.

【００２６】・送信操作 以上のような「デ−タ入力、設定」操作が終了すると、
キ−ボ−ド等による「送信」操作が行われ、上記設定さ
れたノ−ド設置順序デ−タがコントロ−ラ１００に送信
される。Transmission operation When the above "data input and setting" operation is completed,
A "transmit" operation is performed by a keyboard or the like, and the set node installation order data is transmitted to the controller 100.

【００２７】・受信処理 ＣＰＵ１０４は送信されたノ−ド設置順序デ−タを受信
する処理を行い、該デ−タをＲＡＭ１０６に記憶、格納
する。ここで図４はＲＡＭ１０６に記憶されるノ−ド設
置順序テ−ブル１０６Ｍの内容を示している。すなわ
ち、同図に示すようにＲＡＭ１０６の各アドレスは２バ
イトのデ−タ領域を有しており、各アドレスには最下位
アドレス１から順に上位アドレスに向けて上記ノ−ド設
置順序デ−タの内容が２、３、１、４…５１２と順に記
憶、格納される。ここで、テ−ブル１０６Ｍのアドレス
１、２、３…はノ−ド番号１、２、３…に対応してい
る。テ−ブル１０６Ｍの上部はアクチュエ−タ用のデ−
タ領域を示し、下位はセンサ用のデ−タ領域を示してい
る。実施例では下位の領域についてはその説明は省略す
る。Receiving Process The CPU 104 performs a process of receiving the transmitted node installation order data, and stores and stores the data in the RAM 106. FIG. 4 shows the contents of the node installation order table 106M stored in the RAM 106. That is, as shown in the figure, each address of the RAM 106 has a 2-byte data area, and each node has the above-mentioned node installation order data in order from the lowest address 1 to the higher address. Are stored and stored in the order of 2, 3, 1, 4,... 512. Here, addresses 1, 2, 3,... Of table 106M correspond to node numbers 1, 2, 3,. The upper part of the table 106M has data for the actuator.
The lower part shows the data area for the sensor. In the embodiment, the description of the lower region is omitted.

【００２８】・アドレス変換テ−ブルメモリ１１０への
書込処理 ＣＰＵ１０４はＲＡＭ１０６のノ−ド設置順序テ−ブル
１０６Ｍの内容をアドレス変換テ−ブルメモリ１１０に
書き込む処理を行う。ここで上記するようにスイッチ１
１２がオフ側に投入されているので、インバ−タ１１１
からゲ−ト回路１０７に対して矢印Ａに示すごとくゲ−
ト回路１０７を付勢するオン信号が出力され、これに応
じてゲ−ト回路１０７は開かれ矢印Ｂに示すごとくＲＡ
Ｍ１０６内のデ−タをアドレス変換テ−ブルメモリ１１
０に書き込むことが可能となる。図２はこうした機能を
有するアドレス書込部１０１の構成例を示す。ところで
アドレス変換テ−ブルメモリ１１０には図４に示すよう
に最大５１２を示す９ビットのアドレスを指定したり、
９ビットのデ−タを書き込む必要がある。しかし汎用メ
モリは８ビットしかないのでそのままではアドレスバス
により５１２を示すアドレスを指定したり、５１２を示
すデ−タを書き込むことができない。図２はこうした８
ビットの汎用メモリを使用する場合に９ビットの書き込
みに対応できる回路構成を示している。以下、図６に示
すフロ−チャ−トを参照して図２の動作について説明す
る。Writing process to the address conversion table memory 110 The CPU 104 writes the contents of the node installation order table 106M of the RAM 106 to the address conversion table memory 110. Here, as described above, switch 1
Since inverter 12 is turned off, inverter 111
From the gate circuit 107 as shown by the arrow A.
An ON signal for energizing the gate circuit 107 is output, and in response to this, the gate circuit 107 is opened, and RA is output as shown by the arrow B.
The data in the M106 is converted into an address conversion table memory 11.
0 can be written. FIG. 2 shows a configuration example of the address writing unit 101 having such a function. Incidentally, as shown in FIG. 4, a 9-bit address indicating a maximum of 512 is designated in the address conversion table memory 110,
It is necessary to write 9-bit data. However, since the general-purpose memory has only 8 bits, it is not possible to directly specify an address indicating 512 or write data indicating 512 via the address bus. Figure 2 shows such an 8
This shows a circuit configuration that can support 9-bit writing when using a general-purpose memory of 9 bits. The operation of FIG. 2 will be described below with reference to the flowchart shown in FIG.

【００２９】ＣＰＵ１０４はまずアドレス変換テ−ブル
メモリ１１０の書込アドレスを初期設定する処理を行
う。なお、メモリ１１０は２つのメモリ１１０ａ、１１
０ｂに分割されており、各メモリ１１０ａ、１１０ｂは
それぞれ８ビットであるものとする。すなわち、最初に
ＣＰＵ１０４からアドレスバスを介して図４のテ−ブル
１０６Ｍの最下位アドレス１がデコ−ドされる。セレク
タ１２０では最初にＳＥＬ１が出力され、対応するラッ
チ回路１２１にＣＰＵ１０４からデ−タバスを介して最
下位アドレス１を示す下位８ビット（０００００００
１）を示すデ−タがラッチされる。つぎにセレクタ１２
０からＳＥＬ２が出力され、対応するラッチ回路１２２
に最下位アドレス１を示す残りの１ビット（０００００
０００１の頭の０）を示すデ−タがラッチされる。ラッ
チ回路１２１、１２２にラッチされたデ−タはメモリ１
１０ａ、１１０ｂのアドレス端子に加えられ、メモリ１
１０ａ、１１０ｂの対応する最下位アドレス１を指定す
る（ステップ４０１）。The CPU 104 first performs a process of initially setting the write address of the address conversion table memory 110. The memory 110 has two memories 110a and 11
0b, and each of the memories 110a and 110b has 8 bits. That is, first, the lowest address 1 of the table 106M in FIG. 4 is decoded from the CPU 104 via the address bus. In the selector 120, SEL1 is output first, and the lower 8 bits (00000000) indicating the lowest address 1 are sent to the corresponding latch circuit 121 from the CPU 104 via the data bus.
Data indicating 1) is latched. Next, the selector 12
SEL2 is output from 0 and the corresponding latch circuit 122
The remaining one bit (00000) indicating the lowest address 1
Data indicating 0) at the beginning of 0001 is latched. The data latched by the latch circuits 121 and 122 is the memory 1
In addition to the address terminals 10a and 110b, the memory 1
The lowest address 1 corresponding to 10a, 110b is designated (step 401).

【００３０】ここで、図４に示すように最下位アドレス
１のデコ−ドに応じてテ−ブル１０６ＭのポインタＰＯ
は最下位アドレス１を指示している。そこで、ポインタ
ＰＯで指示されたアドレス１に対応するノ−ド設置順序
デ−タ２の下位４ビット００１０が変数ｘに格納すると
ともに、ノ−ド設置順序デ−タ２の下位５〜９ビット０
００００を変数ｙに格納する（図５参照；ステップ４０
２）。Here, as shown in FIG. 4, the pointer PO of the table 106M is changed according to the decoding of the lowest address 1.
Indicates the lowest address 1. Therefore, the lower 4 bits 0010 of the node installation order data 2 corresponding to the address 1 designated by the pointer PO are stored in the variable x, and the lower 5 to 9 bits of the node installation order data 2 are stored. 0
0000 is stored in a variable y (see FIG. 5; step 40).
2).

【００３１】つぎにセレクタ１２０のＳＥＬ３出力に応
じて対応するゲ−ト回路１２３が開かれ、デ−タバスに
よりゲ−ト回路１２３を介して変数ｘに格納されたデ−
タ（００１０）がメモリ１１０ａの上記指定されたアド
レス１に記憶される（ステップ４０３）。同様にしてセ
レクタ１２０のＳＥＬ４出力に応じて対応するゲ−ト回
路１２４が開かれ、デ−タバスによりゲ−ト回路１２４
を介して変数ｙに格納されたデ−タ（０００００）がメ
モリ１１０ｂのアドレス１に記憶される（ステップ４０
４）。Next, the corresponding gate circuit 123 is opened according to the output of SEL3 of the selector 120, and the data stored in the variable x via the gate circuit 123 by the data bus.
(0010) is stored in the specified address 1 of the memory 110a (step 403). Similarly, the corresponding gate circuit 124 is opened according to the SEL4 output of the selector 120, and the gate circuit 124 is opened by the data bus.
Is stored at address 1 of the memory 110b (step 40).
4).

【００３２】つぎにテ−ブルメモリ１１０ａ、１１０ｂ
の書込アドレスを＋１インクリメントする処理が行われ
る（図２Ｆ、Ｇ参照；ステップ４０５）。そしてテ−ブ
ル１０６ＭのポインタＰＯを＋１インクリメントする処
理が行われ（ステップ４０６）、ポインタＰＯがテ−ブ
ル１０６Ｍの終りまできたか否かが判断される（ステッ
プ４０７）。ここでポインタＰＯがアドレス５１２まで
を指示している場合には以下上記ステップ４０１〜４０
７の処理が繰り返し実行されるが、ポインタＰＯがアド
レス５１２のつぎを指示した時点で図６の処理は終了す
る。Next, the table memories 110a and 110b
Is performed (see FIGS. 2F and 2G; step 405). Then, a process of incrementing the pointer PO of the table 106M by +1 is performed (step 406), and it is determined whether or not the pointer PO has reached the end of the table 106M (step 407). If the pointer PO points to the address 512, the following steps 401 to 40 are performed.
7 is repeatedly executed, but the processing of FIG. 6 ends when the pointer PO points to the next of the address 512.

【００３３】以上のようにしてメモリ１１０ａのアドレ
ス１、２、３、４…５１２には図４の設置順序デ−タ
２、３、１、４…５１２の下位４ビットのデ−タｘが記
憶されるとともに、メモリ１１０ｂのアドレス１、２、
３、４…５１２には図４の設置順序デ−タ２、３、１、
４…５１２の下位５〜９ビットのデ−タｙが記憶される
ことになる。結局、アドレス変換テ−ブルメモリ１１０
には図７の１１０Ｍに示すようにアドレス１、２、３、
４…５１２（これはノ−ド番号を示す）に各対応して設
置順序デ−タ２、３、１、４…５１２が記憶されること
になる。As described above, at the addresses 1, 2, 3, 4,... 512 of the memory 110a, the lower four bits of data x of the installation order data 2, 3, 1, 4,. At the same time, the addresses 1, 2,.
3, 4,..., 512 are the installation order data 2, 3, 1,.
The data y of the lower 5 to 9 bits of 4 to 512 is stored. After all, the address translation table memory 110
Have addresses 1, 2, 3,.
The installation order data 2, 3, 1, 4,..., 512 are stored in correspondence with 4... 512 (which indicate node numbers).

【００３４】・アドレス変換テ−ブルメモリ１１０から
の読みだし処理アドレス変換テ−ブルメモリ１１０に記
憶された図７のアドレス変換テ−ブル１１０Ｍの内容を
読み出す場合には、スイッチ１１２はオン側に投入され
る。これによりゲ−ト回路１０８は付勢されて開かれ、
矢印Ｃに示すごとくＰＬＣ２００からアドレスバス１１
５を介してアドレス変換テ−ブルメモリ１１０のアドレ
スを指定することが可能となる。これと同時に、ゲ−ト
回路１０９が付勢されて開かれ、指定されたアドレスの
デ−タがアドレス変換テ−ブルメモリ１１０から矢印Ｄ
に示すごとく読み出される。アドレス変換テ−ブルメモ
リ１１０から読み出されたデ−タは送信デ−タメモリ１
１３のアドレス端子に加えられる。このため送信デ−タ
メモリ１１３ではアドレス変換テ−ブルメモリ１１０か
ら読み出されたデ−タで示されるアドレスが指定され、
該指定されたアドレスにＰＬＣ２００からデ−タバス１
１６を介して矢印Ｅに示すごとくデ−タ割付テ−ブル２
００Ｍの送信デ−タ（図７）が書き込まれる。Read processing from the address conversion table memory 110 When reading the contents of the address conversion table 110M of FIG. 7 stored in the address conversion table memory 110, the switch 112 is turned on. You. As a result, the gate circuit 108 is energized and opened,
As indicated by arrow C, the address bus 11
5, the address of the address conversion table memory 110 can be specified. At the same time, the gate circuit 109 is energized and opened, and the data of the designated address is read from the address conversion table memory 110 by the arrow D.
Is read out as shown in FIG. The data read from the address conversion table memory 110 is transmitted data memory 1
13 address terminals. Therefore, the address indicated by the data read from the address conversion table memory 110 is designated in the transmission data memory 113,
The data bus 1 is sent from the PLC 200 to the specified address.
Data allocation table 2 as shown by arrow E through FIG.
00M transmission data (FIG. 7) is written.

【００３５】以上の動作を図７を参照して説明するに、
アドレス変換テ−ブルメモリ１１０からノ−ドの設置順
序を示すデ−タ２、３…が矢印ＳＴ１、ＳＴ２…に示す
ごとく順次、送信デ−タメモリ１１３のアドレス端子に
加えられる。このため、ノ−ド設置順序デ−タ２、３…
に対応して送信デ−タメモリ１１３のアドレスＡＤ２、
ＡＤ３…が順次指定される。これと同時にデ−タ割付テ
−ブル２００Ｍの送信デ−タＤＯ１、ＤＯ２…が矢印Ｓ
Ｔ´１、ＳＴ´２…に示すごとく順次、指定されたアド
レスに記憶、格納される。 ・デ−タフレ−ム形成処理 以上のように送信デ−タメモリ１１３に送信デ−タが記
憶されると、デ−タフレ−ム形成部１１４では送信デ−
タメモリ１１３の記憶デ−タを読みだしてデ−タフレ−
ム信号を形成する処理を行う。ここで送信デ−タメモリ
１１３のアドレスＡＤ１、ＡＤ２…はデ−タフレ−ム信
号中のデ−タ位置に対応し、ＡＤ１、ＡＤ２、ＡＤ３、
ＡＤ４の順序にＳＴＯコ−ドの後から送信デ−タが挿入
される。結局、その他のＳＴＩコ−ド等が付与されて、
図１０（ａ）に示すようなデ−タフレ−ム信号Ｓ０が形
成される。The above operation will be described with reference to FIG.
The data 2, 3,... Indicating the order of node installation from the address conversion table memory 110 are sequentially applied to the address terminals of the transmission data memory 113 as shown by arrows ST1, ST2,. Therefore, the node installation order data 2, 3,...
Corresponding to the address AD2 of the transmission data memory 113,
AD3... Are sequentially specified. At the same time, the transmission data DO1, DO2,... Of the data allocation table 200M are indicated by arrows S.
Are stored and stored at designated addresses sequentially as indicated by T'1, ST'2... Data frame formation processing When the transmission data is stored in the transmission data memory 113 as described above, the data frame formation section 114 transmits the transmission data.
Data stored in the data memory 113 is read and data free
A process for forming a system signal is performed. .. Of the transmission data memory 113 correspond to the data positions in the data frame signal, and AD1, AD2, AD3,.
Transmission data is inserted after the STO code in the order of AD4. Eventually, other STI codes are given,
A data frame signal S0 as shown in FIG. 10A is formed.

【００３６】かかるデ−タフレ−ム信号Ｓ０はその後送
信回路を介してデ−タ線上に送出されることで各ノ−ド
３、１、２、４…５１２において（図９参照）、ＤＯ
３、ＤＯ１、ＤＯ２、ＤＯ４…ＤＯ５１２が順次抜き取
られることになる（図１０参照）。このようにして図９
に示すようなノ−ドの設置順序の並び変えに対応したデ
−タフレ−ム信号が形成される。また、ノ−ドの追加、
削除に対しても同様に対応できることは明らかである。The data frame signal S0 is then sent out on a data line via a transmission circuit, so that at each of the nodes 3, 1, 2, 4,... 512 (see FIG. 9), DO
3, DO1, DO2, DO4,..., DO512 are sequentially extracted (see FIG. 10). Thus, FIG.
A data frame signal corresponding to the rearrangement of the node installation order as shown in FIG. In addition, addition of nodes,
Obviously, deletion can be dealt with similarly.

【００３７】このようにこの実施例によれば、ノ−ドの
設置順序が変更されても、パソコン３００の設置順序変
換操作を行うだけで正しいデ−タが各ノ−ドに割り振ら
れることになる。As described above, according to this embodiment, even if the installation order of the nodes is changed, correct data is allocated to each node only by performing the installation order conversion operation of the personal computer 300. Become.

【００３８】なお実施例では説明の簡略化のため、各ノ
−ドには、アクチュエ−タのみが接続されるようにした
が、センサも接続されたノ−ドを具えたシステムに対し
ても本発明は適用可能である。In this embodiment, only actuators are connected to each node for the sake of simplicity of explanation. However, a system having a node to which a sensor is also connected may be used. The present invention is applicable.

【００３９】[0039]

【発明の効果】以上説明したように本発明によれば、ノ
−ドの設置順序の設定とノ−ド番号の設定とを行うこと
により正しいデ−タを各ノ−ドに割り付けることができ
る。特に、ノ−ド番号は一度設定されれば固定であるの
で、ノ−ドの設置順序の変更があった場合には変更に応
じてノ−ドの設置順序を設定するだけで簡単に正しいデ
−タを各ノ−ドに割り付けることができる。このためノ
−ドの設置順序の変更に対して迅速に対応することがで
き、システムのダウンタイムを大幅に低減することがで
きるようになる。As described above, according to the present invention, the correct data can be assigned to each node by setting the order of node installation and setting the node number. . In particular, since the node number is fixed once set, if there is a change in the order in which the nodes are installed, simply setting the order in which the nodes are installed in accordance with the change will make it easy to set the correct data. Data can be assigned to each node. Therefore, it is possible to quickly respond to a change in the order in which the nodes are installed, and it is possible to greatly reduce the downtime of the system.

【図面の簡単な説明】[Brief description of the drawings]

【図１】図１は本発明に係る直列制御装置のノ−ドアド
レス割付制御装置の実施例の構成を概念的に示すブロッ
ク図である。FIG. 1 is a block diagram conceptually showing a configuration of an embodiment of a node address assignment control device of a serial control device according to the present invention.

【図２】図２は図１に示すアドレス書込部の回路構成例
を示すブロック図である。FIG. 2 is a block diagram illustrating a circuit configuration example of an address writing unit illustrated in FIG. 1;

【図３】図３は図１に示す外部端末であるパソコンの表
示画面に表示される内容を示す図である。FIG. 3 is a diagram showing contents displayed on a display screen of a personal computer which is the external terminal shown in FIG. 1;

【図４】図４は図１の外部端末であるパソコンで設定さ
れ、ＲＡＭに記憶されるノ−ド設置順序デ−タテ−ブル
を示す図である。FIG. 4 is a view showing a node installation order data table set by a personal computer which is an external terminal shown in FIG. 1 and stored in a RAM;

【図５】図５は図４に示す記憶テ−ブルのメモリ容量を
説明するために用いた図である。FIG. 5 is a diagram used to explain the memory capacity of the storage table shown in FIG. 4;

【図６】図６は図２に示すアドレス書込部の処理手順を
示すフロ−チャ−トである。FIG. 6 is a flowchart showing a processing procedure of an address writing unit shown in FIG. 2;

【図７】図７は図２に示すアドレス変換テ−ブルメモリ
で行われる読み込みおよび送信デ−タメモリで行われる
書き込みの様子を示す図である。FIG. 7 is a diagram showing a state of reading performed by the address conversion table memory shown in FIG. 2 and writing performed by the transmission data memory.

【図８】図８は実施例の直列制御装置の接続態様を示す
図である。FIG. 8 is a diagram illustrating a connection mode of the series control device according to the embodiment;

【図９】図９は図８の直列制御装置でノ−ドの設置順序
の変更があったことを説明する図である。FIG. 9 is a diagram for explaining that the order in which the nodes are installed has been changed in the serial control device of FIG. 8;

【図１０】図１０は実施例におけるデ−タフレ−ム信号
の伝播態様を示す図である。FIG. 10 is a diagram showing a mode of propagation of a data frame signal in the embodiment.

【図１１】図１１は従来技術を説明するために用いた直
列制御装置の全体構成図である。FIG. 11 is an overall configuration diagram of a serial control device used for explaining a conventional technique.

【図１２】図１２は従来技術を説明するために用いた図
で、図１１の直列制御装置におけるデ−タフレ−ム信号
の伝播態様を示す図である。FIG. 12 is a diagram used to explain a conventional technique, and is a diagram showing a mode of propagation of a data frame signal in the serial control device of FIG. 11;

【図１３】図１３は従来技術を説明するために用いた直
列制御装置の全体構成図である。FIG. 13 is an overall configuration diagram of a serial control device used for explaining a conventional technique.

【図１４】図１４は図１３の直列制御装置でノ−ドの追
加があったことを説明する図である。FIG. 14 is a diagram for explaining that a node has been added in the serial control device of FIG. 13;

【図１５】図１５は図１３の直列制御装置におけるデ−
タフレ−ム信号の伝播態様を示す図である。FIG. 15 is a data diagram of the serial control device of FIG. 13;
FIG. 3 is a diagram illustrating a propagation mode of a turfframe signal.

【符号の説明】[Explanation of symbols]

１００ メインコントロ−ラ １０１ アドレス書込部 １１０ アドレス変換テ−ブルメモリ １１３ 送信デ−タメモリ １１４ デ−タフレ−ム形成部 ２００ ＰＬＣ ３００ 外部端末 REFERENCE SIGNS LIST 100 Main controller 101 Address writing unit 110 Address conversion table memory 113 Transmission data memory 114 Data frame forming unit 200 PLC 300 External terminal

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 １乃至複数のセンサ及び１乃至複数の
アクチュエータを接続したノードを直列接続し、該複数
のノードをコントローラを含んで閉ループ状に接続する
とともに、前記コントローラは前記アクチュエータへの
出力データを含むデータフレーム信号を送出し、前記各
ノードは当該ノードに接続されるセンサからのデータを
前記データフレーム信号に付加しかつ当該ノードに接続
されるアクチュエータへの出力データを前記データフレ
ーム信号から順次抜き取るようにした直列制御装置にお
いて、 各ノードのアクチュエータへの出力データを、各ノード
の番号に対応して入力する第１の入力手段と、 前記各ノードが前記出力データを前記データフレーム信
号から抜き取る順序を示すノード設置順序データを、各
ノードの番号に対応して入力する第２の入力手段と、 前記第１の入力手段によって入力された出力データを、
ノード番号を示すアドレスにアドレス番号順に格納する
第１の記憶手段と、 前記第２の入力手段によって入力されたノード設置順序
データを、ノード番号を示すアドレスにアドレス番号順
に格納する第２の記憶手段と、 前記第１の記憶手段に格納された出力データおよび前記
第２の記憶手段に格納されたノード設置順序データをア
ドレス番号順に各アドレスから順次読み出して、読み出
されたノード設置順序データによってアドレスを指定
し、当該指定されたアドレスに、読み出された出力デー
タを対応づけることによって、前記出力データを送信デ
ータ記憶手段に順次格納していく読出し・格納手段と、 前記送信データ記憶手段に格納された出力データを、ア
ドレス番号順に各アドレスから読み出して、前記データ
フレーム信号中の出力データ列を形成するデータ形成手
段と を前記コントローラに具えるようにしたことを特徴とす
る直列制御装置のノードアドレス割付制御装置。1. A node connecting one or more sensors and one or more actuators is connected in series, the plurality of nodes are connected in a closed loop including a controller, and the controller outputs data to the actuator. Each node adds data from a sensor connected to the node to the data frame signal and sequentially outputs output data to an actuator connected to the node from the data frame signal. In a serial control device adapted to extract, a first input means for inputting output data to an actuator of each node corresponding to a number of each node, and each node extracting the output data from the data frame signal. The node installation order data indicating the order is assigned to each node number. Second input means for inputting the output data input by said first input means,
First storage means for storing the node installation order data in the address indicating the node number in order of the address number; and second storage means for storing the node installation order data input by the second input means in the address indicating the node number in the order of the address number. And sequentially reading out the output data stored in the first storage means and the node installation order data stored in the second storage means from each address in order of address number, and reading the address according to the read node installation order data. Reading / storing means for sequentially storing the output data in the transmission data storage means by associating the read output data with the specified address, and storing in the transmission data storage means Read out the output data from each address in the order of the address number, and output the data in the data frame signal. Node address assignment control unit of the serial control device, characterized in that the data forming means for forming an over data column was set to comprise the controller. 【請求項２】 前記第２の入力手段は、前記コントロ
ーラの外部端末に設けられ、前記第２の入力手段の入力
内容を前記外部端末から前記コントローラに送信するよ
うにした請求項１記載の直列制御装置のノードアドレス
割付制御装置。2. The series according to claim 1, wherein said second input means is provided in an external terminal of said controller, and the input content of said second input means is transmitted from said external terminal to said controller. Node address assignment control device of control device.