JPH088579B2 - Series controller - Google Patents
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- JPH088579B2 JPH088579B2 JP63120337A JP12033788A JPH088579B2 JP H088579 B2 JPH088579 B2 JP H088579B2 JP 63120337 A JP63120337 A JP 63120337A JP 12033788 A JP12033788 A JP 12033788A JP H088579 B2 JPH088579 B2 JP H088579B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、各種産業機械(プレス機械、各種NC機
械、ロボット等々)や無人搬送車などにおいて数多く用
いられるセンサやアクチュエータ等の端末要素を集中管
理する制御装置に関し、特に該装置を、直接的にデータ
入力対象端末(センサ)からの出力抽出あるいはデータ
出力対象端末(アクチュエータ)への信号出力を行なう
多数のノードコントローラと、これらノードコントロー
ラを統括管理するメインコントローラとに分割するとと
もに、これらノードコントローラおよびメインコントロ
ーラを直列接続して、上記各端末の集中管理を実現する
直列制御装置の、信号伝送プロトコル並びにノードコン
トローラ構成の具現に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial field of application] The present invention concentrates terminal elements such as sensors and actuators that are widely used in various industrial machines (press machines, various NC machines, robots, etc.) and automated guided vehicles. Regarding a control device to be managed, in particular, the device is integrated with a large number of node controllers that directly extract outputs from data input target terminals (sensors) or output signals to data output target terminals (actuators). The present invention relates to implementation of a signal transmission protocol and a node controller configuration of a serial control device which is divided into a main controller to be managed and which is connected in series to realize centralized management of each terminal.
例えばプレス機械にあって、同機械各部の状態を各種
センサを通じて検出したり、適宜のアクチュエータを通
じて駆動制御したりしつつ、その一連のプレス動作を電
気的に制御しようとした場合、これらセンサやアクチュ
エータを通じての制御数は膨大な数にのぼる(通常、こ
の制御箇所は3000箇所にも及ぶ)。また、これら多数の
制御箇所の中には、その制御に際しての同時性や関連性
が要求される箇所も少なくない。そこで、上記のセンサ
やアクチュエータの全てを集中的に管理しつつ、都度必
要とされる機械各部の状態検出や状態制御を統括して行
なうことのできる制御装置が導入されるに至っている。For example, in a press machine, when it is attempted to electrically control the series of press operations while detecting the state of each part of the machine through various sensors and controlling the drive through an appropriate actuator, these sensors and actuators The number of controls through is enormous (usually, there are 3000 control points). Further, among these many control points, there are not a few that require simultaneity and relevance in the control. Therefore, a control device has been introduced which can centrally manage all of the above-mentioned sensors and actuators and can collectively perform the state detection and state control of each machine part that is required each time.
第23図は、プレス機械等においてこうした統括制御を
実現する従来の制御装置について、その一例を示すもの
である。FIG. 23 shows an example of a conventional control device that realizes such integrated control in a press machine or the like.
この第23図において、10は、上記制御装置として対象
機械を統轄的に制御するマシンコントローラ、21〜2n
は、同機械内の各部に配された上記のセンサ、またはア
クチュエータ、KLは、これらマシンコントローラ10およ
びセンサまたはアクチュエータ21〜2n間に配される信号
線をそれぞれ示す。In FIG. 23, 10 is a machine controller that centrally controls the target machine as the control device, and 21 to 2n.
Is a sensor or actuator arranged above each part in the machine, and KL is a signal line arranged between the machine controller 10 and the sensors or actuators 21 to 2n.
すなわちこの第23図に示す機械においては、マシンコ
ントローラ10と各センサまたはアクチュエータ21〜2nと
の間にそれぞれ信号授受用の信号線を配して、例えば、
21がセンサであってそのセンサ出力を欲する場合には、
その該当する信号線を通じて同センサ21からのデータを
マシンコントローラ10に受入してこれをモニタするよう
にし、また例えば、22がアクチュエータであってその駆
動制御を実行する場合には、その該当する信号線を通じ
て、マシンコントローラ10からアクチュエータ22へその
駆動態様を制御するための信号を伝送するようにしてい
る。他のセンサのセンサ出力を欲する場合、また他のア
クチュエータの駆動態様を制御する場合であっても同様
である。That is, in the machine shown in FIG. 23, a signal line for signal transmission / reception is arranged between the machine controller 10 and each sensor or actuator 21 to 2n, for example,
If 21 is a sensor and wants that sensor output,
When the data from the sensor 21 is received by the machine controller 10 through the corresponding signal line and is monitored, and when 22 is an actuator and its drive control is executed, the corresponding signal is transmitted. A signal for controlling the drive mode is transmitted from the machine controller 10 to the actuator 22 through a line. The same applies when the sensor output of another sensor is desired or when the drive mode of another actuator is controlled.
また第24図は、同じく上述した統括制御を実現する従
来の制御装置の他の例を示すものである。Further, FIG. 24 shows another example of the conventional control device which also realizes the above-mentioned integrated control.
すなわち、この第24図に示される装置においては、上
記のマシンコントローラ10と各センサまたはアクチュエ
ータ21〜2nとの間にm個(m<n)の中継コントローラ
31〜3mを配し、これら中継コントローラ31〜3mの各々に
て、いくつかずつのセンサ出力またはアクチュエータ駆
動信号を中継処理するようにしている。この場合であっ
ても、マシンコントローラと中継コントローラとの間で
信号授受のための必要情報の交換が行なわれる以外、セ
ンサ出力あるいはアクチュエータ駆動信号についての基
本的な管理態様は、先の第23図に示した例と同様であ
る。That is, in the device shown in FIG. 24, m (m <n) relay controllers are provided between the machine controller 10 and each sensor or actuator 21 to 2n.
31 to 3 m are arranged, and each of these relay controllers 31 to 3 m relays some sensor outputs or actuator drive signals. Even in this case, the basic management mode of the sensor output or the actuator drive signal is the same as that shown in FIG. 23 except that the necessary information for signal exchange is exchanged between the machine controller and the relay controller. It is similar to the example shown in.
例えば、第23図に示した装置では、1つのマシンコン
トローラと多数のセンサまたはアクチュエータとの間に
それぞれ各別の信号線を配設して上記センサ出力モニタ
あるいはアクチュエータ駆動制御のための信号授受を行
なっていたことから、これら多数のセンサまたはアクチ
ュエータのセンサ出力あるいはアクチュエータ駆動信号
を集中管理する上記マシンコントローラには、自と非常
に多くの信号線が配されることとなる。For example, in the device shown in FIG. 23, separate signal lines are arranged between one machine controller and a large number of sensors or actuators to exchange signals for the sensor output monitor or actuator drive control. Since this has been done, the machine controller, which centrally manages sensor outputs or actuator drive signals of these many sensors or actuators, is provided with a very large number of signal lines.
このため、このマシンコントローラと各センサまたは
アクチュエータとの接続が困難であるばかりか、誤配線
の原因ともなり、またさらには、これら信号線の束が体
積的にかさばるとともに重量も非常に大きなものとな
り、その取り扱いが著しく不便なものとなっていた。This not only makes it difficult to connect this machine controller to each sensor or actuator, but also causes miswiring.In addition, the bundle of these signal lines is bulky and very heavy. , Its handling was extremely inconvenient.
また、第24図に示した装置では、上述したマシンコン
トローラへの信号線の配線数については削減することが
でき、また全体としての配線数も短縮することはできる
ものの、全体の信号線配線本数自体は根本的に減少する
ことはない。In the device shown in FIG. 24, the number of signal lines to the machine controller described above can be reduced, and the number of lines as a whole can be shortened, but the total number of signal line lines can be reduced. It does not decrease fundamentally.
したがって、この第24図に示した構成を用いる場合で
あっても、上記の本質的な問題は解消されない。Therefore, even when the configuration shown in FIG. 24 is used, the above-mentioned essential problem cannot be solved.
この発明は、こうした実情に鑑みてなされたものであ
り、集中管理すべきセンサやアクチュエータ等の端末要
素の数がいかに多数に及ぼうとも、またこれらセンサに
よる状態検出やアクチュエータによる状態制御にいかに
同時性や関連性が要求されようとも、前記配線数を大幅
に削減して、これら端末要素の合理的かつ高能率な運用
を保証する制御装置を提供することを目的とする。The present invention has been made in view of the above circumstances, and it is possible to simultaneously perform state detection by these sensors and state control by actuators no matter how many terminal elements such as sensors and actuators should be centrally managed. It is an object of the present invention to provide a control device that ensures a rational and highly efficient operation of these terminal elements by drastically reducing the number of wirings, regardless of the need for reliability and relevance.
この発明では、データ入力対象となる第1の端末(例
えばセンサ)およびデータ出力対象となる第2の端末
(例えばアクチュエータ)の多数と1つの制御手段との
間で信号の授受を実行するに、前記第1および第2の端
末、または第1の端末、または第2の端末に対応して、
その1乃至複数をそれぞれ管理単位とした第1の端末か
らの出力データの受入、若しくは第2の端末へのデータ
出力を直接的に実行する第1〜第nの複数のノードコン
トローラを設け、また前記制御手段に対応して、前記第
1および第2の端末を統轄管理するメインコントローラ
を設けて、これらメインコントローラと第1〜第nのノ
ードコントローラとを各々信号線を介して環状に直列接
続するとともに、メインコントローラから発するフレー
ム信号の第1〜第nのノードコントローラへの順次の伝
播に伴なって、ノードコントローラに受入される第1の
端末データの該フレーム信号への取り込み、若しくはメ
インコントローラを通じて同フレーム信号に予め割り付
けられた第2の端末への出力データの各対応するノード
コントローラへの振り分けを行なうようにする。そして
この際、前記メインコントローラは、前記フレーム信号
の1フレーム中に、前記第1の端末データに関してその
先頭位置を示すための第1の識別コードと、前記第2の
端末への出力データに関してその先頭位置を示すための
第2の識別コードとを少なくとも具えて、これを送出
し、前記ノードコントローラは、フレーム信号に含まれ
る前記第1および第2の識別コードの認識に基づいて第
1の端末データの該フレーム信号への付加、若しくは同
フレーム信号からの対応する第2の端末への出力データ
の抽出を行なうようにする。In the present invention, in order to exchange signals between a large number of first terminals (for example, sensors) to be data input targets and second terminals (for example, actuators) to be data output targets and one control means, Corresponding to the first and second terminals, or the first terminal or the second terminal,
The first to n-th plurality of node controllers for directly receiving the output data from the first terminal or outputting the data to the second terminal, each of which is one or a plurality of management units, are provided, and A main controller that controls and manages the first and second terminals is provided corresponding to the control means, and the main controller and the first to nth node controllers are connected in series in a ring shape via signal lines. In addition, with the sequential propagation of the frame signal emitted from the main controller to the first to nth node controllers, the first terminal data accepted by the node controller is taken into the frame signal, or the main controller is received. Through the same frame signal to the corresponding node controller of the output data to the second terminal pre-allocated Ri divided to perform the. Then, at this time, the main controller, in one frame of the frame signal, outputs a first identification code for indicating the start position of the first terminal data and the output data to the second terminal. At least the second identification code for indicating the head position is transmitted, and the node controller transmits the first identification code based on the recognition of the first and second identification codes included in the frame signal. The data is added to the frame signal or the output data from the same frame signal to the corresponding second terminal is extracted.
こうした制御装置構成、並びに信号授受に関してのプ
ロトコルを用いることにより、前記メインコントローラ
と第1および第2の各端末(正確には各ノードコントロ
ーラ)との接続は、各々その入力線と出力線との2本の
信号線(上記の直列接続によって実質的には各1本とな
る)のみによって実現されるようになる。By using such a control device configuration and a protocol for signal transmission / reception, the connection between the main controller and each of the first and second terminals (to be exact, each node controller) is performed by connecting the input line and the output line respectively. It is realized by only two signal lines (substantially one each by the above series connection).
また、メインコントローラは、前記第1あるいは第2
の端末との間で信号(データ)の授受を行なうに、これ
と直列接続された各ノードコントローラのうちの、電気
的に最も近い位置にある唯1つのノードコントローラに
対してのみ、上記のフレーム信号を送出することで、各
ノードコントローラとの間における上述した取り決めに
基づき、その管理対象となる全ての端末についてのデー
タ入力あるいはデータ出力が、自動的に、しかも高能率
に達成されるようになる。In addition, the main controller is the first or second
In transmitting and receiving a signal (data) to and from the terminal of the above, only one node controller electrically closest to the node controller connected in series with the frame is connected to the above frame. By sending a signal, based on the above-mentioned agreement with each node controller, data input or data output for all terminals to be managed can be automatically and efficiently achieved. Become.
第1図に、この発明にかかる直列制御装置の基本とな
る構成を示す。FIG. 1 shows a basic configuration of a serial controller according to the present invention.
この第1図において、10は、プレス等の適用対象機械
を統括的に制御する前述したマシンコントローラ、21S
〜2nSは、同機械の各部に配された多数のセンサについ
てこれが第1〜第nグループにグループ分けされたセン
サ群、21A〜2nAは、同じく適用対象機械の各部に配され
た多数のアクチュエータについてこれが第1〜第nグル
ープにグループ分けされたアクチュエータ群、30は、該
実施例直列制御装置のセンサデータ収集、アクチュエー
タ制御データ送出手段として上記マシンコントローラ10
に配されるメインコントローラ、41〜4nは、同直列制御
装置のデータ中継手段として、当該制御系の各ノード毎
に、上記センサ群21S〜2nSおよびアクチュエータ群21A
〜2nAに各対応して配されて、これらを直接的に管理す
るノードコントローラである。上記のメインコントロー
ラ30とこれらノードコントローラ41〜4nとは、基本的に
同第1図に示される態様で、適宜の信号線を介して環状
に直列接続される。In FIG. 1, reference numeral 10 denotes a machine controller 21S described above for integrally controlling a target machine such as a press.
~ 2nS is a group of sensors that are grouped into 1st to nth groups for a large number of sensors arranged in each part of the machine, 21A to 2nA is a large number of actuators arranged in each part of the target machine. The actuator group 30 is divided into the first to n-th groups, and the machine controller 10 serves as means for collecting sensor data and transmitting actuator control data of the serial controller of the embodiment.
The main controllers, 41 to 4n, which are arranged in the above, serve as data relay means of the serial control device, and each of the nodes of the control system have the sensor group 21S to 2nS and the actuator group 21A.
It is a node controller that directly allocates ~ 2nA and manages them. The main controller 30 and the node controllers 41 to 4n described above are basically connected in series in a ring shape through appropriate signal lines in the manner shown in FIG.
すなわちこの直列制御装置では、メインコントローラ
30からこれに電気的に最も近いノードコントローラ41に
対してセンサデータ収集、並びにアクチュエータ制御デ
ータ分配のための所定の形態を有したフレーム信号(信
号SO)を送出し、このフレーム信号の、各信号線を介し
た「ノードコントローラ41→ノードコントローラ42→…
→ノードコントローラ4n→メインコントローラ30」とい
った順次の伝播に伴なって、これら各ノードコントロー
ラの管理対象となるセンサ群データの該フレーム信号へ
の取り込み、並びにメインコントローラ30を通じて同フ
レーム信号に予め割り付けられた上記アクチュエータ制
御データの各対応するノードコントローラへの振り分
け、を実現するようにしている。この結果、信号SOとし
てメインコントローラ30から発せられた上記のフレーム
信号が、信号Snとして同メインコントローラ30に帰還さ
れるときには、該フレーム信号に一括搭載された上記ア
クチュエータ制御データの全てが、各対応するノードコ
ントローラに割り振られ、かつ管理対象となる全てのセ
ンサのセンサデータが、各対応するノードコントローラ
を通じて同フレーム信号に取り込まれるようになる。こ
の間、各ノードコントローラでは、各々管理対象となる
センサ群については、そのセンサ出力を常時取り込ん
で、上記フレーム信号が到来する毎に、この取り込んだ
センサ出力を、所定態様のデータとして該フレーム信号
の所定位置に付加し、またアクチュエータ群について
は、同フレーム信号が到来する毎に、この所定位置に含
まれる当該アクチュエータ群に関する制御データを所定
のタイミングで抜き取るとともに、これを所定のアクチ
ュエータ駆動信号に変換して、各対応するアクチュエー
タの駆動を実制御する。That is, in this serial controller, the main controller
A frame signal (signal SO) having a predetermined form for collecting sensor data and distributing actuator control data is sent from 30 to the node controller 41 electrically closest to this, and each signal of this frame signal is sent. "Node controller 41 → node controller 42 → ...
→ node controller 4n → main controller 30 ", the sensor group data to be managed by each node controller is fetched into the frame signal and is pre-allocated to the same frame signal through the main controller 30. Further, the above-mentioned actuator control data is distributed to each corresponding node controller. As a result, when the frame signal emitted from the main controller 30 as the signal SO is returned to the main controller 30 as the signal Sn, all of the actuator control data collectively mounted on the frame signal corresponds to each The sensor data of all the sensors that are assigned to the node controller and that are to be managed are captured in the same frame signal through the corresponding node controller. In the meantime, in each node controller, for each sensor group to be managed, its sensor output is always captured, and each time the frame signal arrives, the captured sensor output is used as data of a predetermined mode to acquire the sensor signal of the frame signal. The actuator group is added to a predetermined position, and each time the same frame signal arrives, the control data for the actuator group included in the predetermined position is extracted at a predetermined timing and converted into a predetermined actuator drive signal. Then, the drive of each corresponding actuator is actually controlled.
なお、当の直列制御装置の構成として、第1図におい
ては、図示の便宜上、 〈イ〉メインコントローラに直列接続される全てのノー
ドコントローラが、センサ群とアクチュエータ群との双
方を併せ管理する。Note that, as a configuration of the serial control device in question, in FIG. 1, for convenience of illustration, <a> all node controllers connected in series to the main controller collectively manage both the sensor group and the actuator group.
構成についてのみ示したが、他に、 〈ロ〉センサ群とアクチュエータ群との双方を併せ管理
する第1種のノードコントローラと、センサ群のみを管
理する第2種のノードコントローラと、アクチュエータ
群のみを管理する第3種のノードコントローラと、の3
種のノードコントローラのうちの少なくとも2種のノー
ドコントローラが、混在して前記メインコントローラに
直列接続される。Although only the configuration is shown, other than that, <B> a first type node controller that manages both the sensor group and the actuator group together, a second type node controller that manages only the sensor group, and an actuator group only A third type node controller for managing
At least two kinds of node controllers among the kinds of node controllers are mixed and serially connected to the main controller.
〈ハ〉メインコントローラに直列接続される全てのノー
ドコントローラが、センサ群のみを管理する。<C> All the node controllers connected in series to the main controller manage only the sensor group.
〈ニ〉メインコントローラに直列接続される全てのノー
ドコントローラが、アクチュエータ群のみを管理する。<D> All the node controllers connected in series to the main controller manage only the actuator group.
〈ホ〉メインコントローラに直列接続される全てのノー
ドコントローラがアクチュエータ群のみを管理する場合
であって、終段の第nノードコントローラ4nとメインコ
ントローラ30とが切り離され、いわゆるデジーチェーン
状の直列接続となる。<E> In the case where all the node controllers connected in series to the main controller manage only the actuator group, the nth node controller 4n at the final stage and the main controller 30 are separated, and so-called daisy chain series connection is made. Becomes
構成なども、適用対象となる機械の実情に応じて適宜採
用される。The configuration and the like are also appropriately adopted according to the actual conditions of the target machine.
また、上記においては、より一般的な態様として、セ
ンサあるいはアクチュエータがいくつかずつにグループ
分けされ、群として各ノードコントローラに管理される
としたが、これらセンサあるいはアクチュエータが各々
単体で1つのノードコントローラに管理されることもあ
る。Further, in the above, as a more general aspect, it is assumed that the sensors or actuators are grouped into several groups and managed by each node controller as a group. However, each of these sensors or actuators is a single node controller. It may be managed by.
次に、第2図を参照して、この発明にかかる直列制御
装置に採用して好適なメインコントローラと各ノードコ
ントローラとの間における信号授受手法、すなわち信号
伝送に際してのプロトコルについて説明する。Next, with reference to FIG. 2, a signal transfer method between the main controller and each node controller, which is suitable for the serial control device according to the present invention, that is, a protocol for signal transmission will be described.
第2図に示す各信号フレームにおいて、「STI」、「D
I」、「DIq」、「STO」、「DO」、「DOq」、「SP」、お
よび「ERR」とは、それぞれ STI: 入力用データ(センサデータ)の先頭位置を示す
ために、所定の論理構造をもつビット列として、メイン
コントローラから同フレームに予め付加される入力デー
タ用スタートコード。In each signal frame shown in FIG. 2, "STI", "D"
“I”, “DI q ”, “STO”, “DO”, “DO q ”, “SP”, and “ERR” respectively indicate the start position of STI: input data (sensor data). A start code for input data that is added in advance to the same frame from the main controller as a bit string having a predetermined logical structure.
DI: 各ノードコントローラを介して同フレームに取り
込まれる入力データの列。DI: A string of input data taken in the same frame via each node controller.
DIq: 第q番目のノードコントローラを介して同フレー
ムに取り込まれる第q番目の入力データ(列)。DI q : q-th input data (column) captured in the same frame via the q-th node controller.
STO: 出力用データ(アクチュエータ制御データ)の先
頭位置を示すために、上記「STI」とは異なる所定の論
理構造をもつビット列として、メインコントローラから
同フレームに予め付加される出力データ用スタートコー
ド。STO: A start code for output data that is added in advance to the same frame from the main controller as a bit string having a predetermined logical structure different from the above-mentioned "STI" to indicate the start position of the output data (actuator control data).
DO: 各ノードコントローラを介して同フレームから抜
き取られる出力データの列。DO: A string of output data extracted from the same frame via each node controller.
メインコントローラから上記「STO」に引き続いて出力
される。It is output from the main controller following "STO".
DOq: 第q番目のノードコントローラを介して同フレー
ムから抜き取られる第q番目の出力データ(列)。DO q : qth output data (column) extracted from the same frame via the qth node controller.
SP: 同フレーム中に存在する、若しくは同フレームに
取り込まれるべきデータ列の終端位置を示すために、上
記の「STI」あるいは「STO」と異なる所定の論理構造を
もつビット列として、メインコントローラから同フレー
ムに予め付加されるストップコード。SP: The same sequence from the main controller as a bit sequence having a predetermined logical structure different from the above “STI” or “STO” to indicate the end position of the data sequence existing in the same frame or to be captured in the same frame. A stop code that is added to the frame in advance.
ERR: フレーム信号伝送中におけるデータエラーに関し
て各々次段コントローラにその適宜な処理を促すための
所定ビット列からなるコード、すなわちエラー処理コー
ド。ここでは主に、フレーム信号伝送中におけるデータ
エラー発生の有無をチェックするためのコードとして、
各々次段に伝送するデータ列内容に基づきメインおよび
ノードの各コントローラが自ら生成付加するエラーチェ
ックコードを想定する。ERR: A code consisting of a predetermined bit string for prompting the next-stage controller to perform appropriate processing regarding a data error during frame signal transmission, that is, an error processing code. Here, mainly as a code for checking the occurrence of data error during frame signal transmission,
Assume an error check code generated and added by each controller of the main and node based on the contents of the data string transmitted to the next stage.
であり、以下に、該直列制御装置において実施される各
種のプロトコルについて、その詳細を列記する。The details of various protocols implemented in the serial control device will be listed below.
ここでは便宜上、第1番目のノードコントローラ41か
ら数えて第q番目にあるノードコントローラ4qにおいて
実施されるデータ授受態様を例にとって、各々その必要
とされるノードコントローラ構造を述べる。Here, for the sake of convenience, the required node controller structures will be described by taking as an example the data transfer mode implemented in the qth node controller 4q counting from the first node controller 41.
〈a〉 上記「STI」および「STO」に関して、これを時
間的に「STI」→「STO」の順に伝送する場合に、入力さ
れるフレーム信号の「STI」を検知してその直後に自ら
の入力デー(センサデータ)若しくは入力データ列であ
る「DIq」を付加し、同フレーム信号の「STO」を検知し
てその直後から自らへの出力データ(アクチュエータ制
御データ)若しくは出力データ列である「DOq」を抜き
取るように、ノードコントローラ構造を決定する手法
(第2図(a)参照)。この場合、「DI」は、「STI」
に引き続き、順に後段の(メインコントローラから信号
伝送上の距離が遠い)ノードコントローラからのデータ
が取り込まれ、また「DO」は、「STO」に引き続き、順
に先段の(メインコントローラから信号伝送上の距離が
近い)ノードコントローラへの出力データが予めセット
される。<a> Regarding “STI” and “STO” above, when they are transmitted in the order of “STI” → “STO” in time, “STI” of the input frame signal is detected and immediately after that Input data (sensor data) or input data string "DI q " is added, and immediately after that, "STO" of the same frame signal is detected and output data (actuator control data) to itself or output data string. A method for determining the node controller structure so as to extract "DO q " (see FIG. 2 (a)). In this case, "DI" is "STI"
After that, the data from the node controller in the subsequent stage (the distance from the main controller on the signal transmission is far) is taken in sequence, and “DO” continues to “STO”, and then the data in the previous stage (from the main controller on the signal transmission). The output data to the node controller is set in advance.
〈b〉 同じく「STI」→「STO」の順に伝送する場合
に、入力されるフレーム信号の「STO」を検知して、そ
の直前に自らの入力データ若しくは入力データ列である
「DIq」を付加し、同「STO」の直後から自らへの出力デ
ータ若しくは出力データ列である「DOq」を抜き取るよ
う、ノードコントローラ構造を決定する手法(第2図
(b)参照)。この場合は、「DI」は、「STI」に引き
続き、順に先段のノードコントローラからのデータが取
り込まれ、また「DO」は、「STO」に引き続き、順に先
段のノードコントローラへの出力データが予めセットさ
れる。<B> Similarly, when transmitting in the order of “STI” → “STO”, the “STO” of the input frame signal is detected and immediately before that, the input data of itself or the input data string “DI q ” is sent. A method of deciding the node controller structure so that the output data to itself or the output data string "DO q " is extracted immediately after the same "STO" (see FIG. 2 (b)). In this case, "DI" is followed by "STI" and the data from the preceding node controller is sequentially fetched, and "DO" is followed by "STO" and is followed by the output data to the preceding node controller. Is preset.
〈c〉 同じく「STI」→「STO」の順に伝送する場合
に、入力されるフレーム信号の「STO」を検知してその
直前に自らの入力データ若しくは入力データ列である
「DIq」を付加し、同フレーム信号の「SP」を検知して
その直前から自らへの出力データ若しくは出力データ列
である「DOq」を抜き取るよう、ノードコントローラ構
造を決定する手法(第2図(c)参照)。この場合、
「DI」は、「STI」に引き続き、順に先段のノードコン
トローラからのデータが取り込まれ、また「DO」は、
「STO」に引き続き、逆順に後段のノードコントローラ
への出力データが予めセットされる。<C> Similarly, when transmitting in the order of "STI" → "STO", "STO" of the input frame signal is detected and "DI q " which is its own input data or input data string is added immediately before that. Then, the method of determining the node controller structure so as to detect the "SP" of the same frame signal and extract the output data or the output data string "DO q " to itself from immediately before that (refer to Fig. 2 (c)). ). in this case,
"DI" is followed by "STI", and the data from the node controller at the previous stage is sequentially fetched, and "DO" is
Subsequent to "STO", the output data to the subsequent node controller is set in reverse order.
〈d〉 同じく「STI」→「STO」の順に伝送する場合
に、入力されるフレーム信号の「STI」を検知してその
直後に自らの入力データ若しくは入力データ列である
「DIq」を付加し、同フレーム信号の「SP」を検知して
その直前から自らへの出力データ若しくは出力データ列
である「DOq」を抜き取るよう、ノードコントローラ構
造を決定する手法(第2図(d)参照)。この場合、
「DI」は、「STI」に引き続き、順に後段のノードコン
トローラからのデータが取り込まれ、また「DO」は、
「STO」に引き続き、逆順に後段のノードコントローラ
への出力データが予めセットされる。<D> Similarly, when transmitting in the order of “STI” → “STO”, the “STI” of the input frame signal is detected and immediately after that, its own input data or the input data string “DI q ” is added. However, the method of determining the node controller structure so as to detect the "SP" of the same frame signal and extract the output data or the output data string "DO q " to itself from immediately before that (refer to Fig. 2 (d)). ). in this case,
After "STI", "DI" is sequentially loaded with data from the node controller in the subsequent stage, and "DO" is
Subsequent to "STO", the output data to the subsequent node controller is set in reverse order.
〈e〉 上記「STI」および「STO」に関して、これを時
間的に「STO」→「STI」の順に伝送する場合に、入力さ
れるフレーム信号の「STO」を検知してその直後から自
らへの出力データ若しくは出力データ列である「DOq」
を抜き取り、同フレーム信号の「STI」を検知してその
直後に自らの入力データ若しくは入力データ列で列であ
る「DIq」を付加するよう、ノードコントローラ構造を
決定する手法(第2図(e)参照)。この場合、「DO」
は、「STO」に引き続き、順に先段のノードコントロー
ラへの出力データが予めセットされ、また「DI」は、
「STI」に引き続き、順に後段のノードコントローラか
らのデータが取り込まれる。<E> Regarding “STI” and “STO” above, when they are transmitted in the order of “STO” → “STI” in time, the “STO” of the input frame signal is detected and immediately after that Output data or output data string "DO q "
To detect the "STI" of the same frame signal, and immediately after that, add the input data or the input data string "DI q ", which is the sequence, to determine the node controller structure (Fig. 2 ( See e)). In this case, "DO"
Continues to "STO", the output data to the previous node controller is set in sequence, and "DI" is
Subsequent to "STI", data from the node controller in the subsequent stage is sequentially fetched.
〈f〉 同じく「STO」→「STI」の順に伝送する場合
に、入力されるフレーム信号の「STI」を検知して、そ
の直前から自らへの入力データ若しくは出力データ列で
ある「DOq」を抜き取り、同「STI」の直後に自らの入力
データ若しくは入力データ列である「DIq」を付加する
ように、ノードコントローラ構造を決定する手法(第2
図(f)参照)。この場合、「DO」は、「STO」に引き
続き、逆順に後段のノードコントローラへの出力データ
が予めセットされ、また「DI」は、「STI」に引き続
き、順に後段のノードコントローラからのデータが取り
込まれる。<F> Similarly, when transmitting in the order of “STO” → “STI”, the “STI” of the input frame signal is detected, and immediately before that, “DO q ”, which is the input data or output data sequence to itself. Method to determine the node controller structure so that the input data or the input data string “DI q ” is added immediately after “STI” (second
FIG. (F)). In this case, the output data to the subsequent node controller is set in reverse order to the “DO” following the “STO”, and the “DI” follows the “STI” to the data from the subsequent node controller in order. It is captured.
〈g〉 同じく「STO」→「STI」の順に伝送する場合
に、入力されるフレーム信号の「STI」を検知してその
直前からから自らの出力データ若しくは出力データ列で
ある「DOq」を抜き取り、同フレーム信号の「SP」を検
知してその直前に自らの入力データ若しくは入力データ
列である「DIq」を付加するよう、ノードコントローラ
構造を決定する手法(第2図(g)参照)。この場合、
「DO」は、「STO」に引き続き、順に後段のノードコン
トローラへの出力データが予めセットされ、また「DI」
は、「STI」に引き続き、順に先段のノードコントロー
ラからのデータが取り込まれる。<G> Similarly, when transmitting in the order of “STO” → “STI”, the “STI” of the input frame signal is detected, and the output data or output data string “DO q ” is output immediately before that. A method of deciding the node controller structure so that “SP” of the same frame signal is detected and its own input data or input data sequence “DI q ” is added immediately before that (refer to FIG. 2 (g)). ). in this case,
After "STO", "DO" is preset with the output data to the subsequent node controller, and "DI"
In succession to "STI", the data from the node controller at the previous stage is sequentially fetched.
〈h〉 同じく「STO」→「STI」の順に伝送する場合
に、入力されるフレーム信号の「STO」を検知してその
直後から自らへの出力データ若しくは出力データ列であ
る「DOq」を抜き取り、同フレーム信号の「SP」を検知
してその直前に自らの入力データ若しくは入力データ列
である「DIq」を付加するよう、ノードコントローラ構
造を決定する手法(第2図(h)参照)。この場合、
「DO」は、「STO」に引き続き、順に先段のノードコン
トローラへの出力データが予めセットされ、また「DI」
は、「STI」に引き続き、順に先段のノードコントロー
ラからのデータが取り込まれる。<H> Similarly, when transmitting in the order of “STO” → “STI”, immediately after detecting “STO” of the input frame signal, output data to itself or “DO q ” which is an output data string is detected. Method of determining the node controller structure so as to detect "SP" of the same frame signal and add "DI q " which is its own input data or input data string immediately before that (see Fig. 2 (h)) ). in this case,
After "STO", "DO" is set in advance with the output data to the node controller at the previous stage.
In succession to "STI", the data from the node controller at the previous stage is sequentially fetched.
〈i〉 特に前記〈ハ〉として示した直列制御装置構成
において、メインコントローラ30から「STI」、「SP」
および「ERR」のみを伝送する場合に、入力されるフレ
ーム信号の「STI」を検知して、その直後に自らの入力
データ若しくは入力データ列である「DIq」を付加する
よう、ノードコントローラ構造を決定する手法(第2図
(i)参照)。この場合、「DI」は、「STI」に引き続
き、順に後段のノードコントローラからのデータが取り
込まれる。<I> In particular, in the serial controller configuration shown as <c> above, the main controller 30 selects “STI” and “SP”.
When transmitting only "ERR" and "ERR", the node controller structure is designed to detect the "STI" of the input frame signal and add its own input data or the input data string "DI q " immediately after that. (See FIG. 2 (i)). In this case, "DI" is sequentially loaded with data from the node controller in the subsequent stage, following "STI".
〈j〉 同じく前記〈ハ〉の構成において、メインコン
トローラ30から「STI」「SP」および「ERR」のみを伝送
する場合に、入力されるフレーム信号の「SP」を検知し
て、その直前に自らの入力データ若しくは入力データ列
である「DIq」を付加するよう、ノードコントローラ構
造を決定する手法(第2図(j)参照)。この場合、
「DI」は、「STI」に引き続き、順に先段のノードコン
トローラからのデータが取り込まれる。<J> Similarly, in the configuration of <c>, when only “STI”, “SP” and “ERR” are transmitted from the main controller 30, “SP” of the input frame signal is detected and immediately before that. A method of determining the node controller structure so as to add “DI q ”, which is its own input data or input data string (see FIG. 2 (j)). in this case,
After "STI", "DI" is sequentially loaded with data from the node controller at the previous stage.
〈k〉 特に前記〈ニ〉または〈ホ〉の直列制御装置構
成において、メインコントローラ30から「STO」、「D
O」、「SP」および「ERR」のみを伝送する場合に、入力
されるフレーム信号の「STO」を検知して、その直後か
ら自らへの出力データ若しくは出力データ列である「DO
q」を抜き取るよう、ノードコントローラ構造を決定す
る手法(第2図(k)参照)。この場合、「DO」は、
「STO」に引き続き、順に先段のノードコントローラへ
の出力データが予めセットされる。<K> Especially in the serial controller configuration of <d> or <e> described above, the main controller 30 selects “STO”, “D
When only "O", "SP" and "ERR" are transmitted, "STO" of the input frame signal is detected and immediately after that, the output data to itself or the output data string "DO" is output.
A method of determining the node controller structure so that " q " is extracted (see FIG. 2 (k)). In this case, "DO" is
Subsequent to "STO", the output data to the previous node controller is set in advance.
〈l〉 同じく前記〈ニ〉または〈ホ〉の構成におい
て、メインコントローラ30から「STO」、「DO」、「S
P」および「ERR」のみを伝送する場合に、入力されるフ
レーム信号の「SP」を検知して、その直前から自らへの
出力データ若しくは出力データ列である「DOq」を抜き
取るよう、ノードコントローラ構造を決定する手法(第
2図(l)参照)。この場合、「DO」は、「STO」に引
き続き、順に後段のノードコントローラへの出力データ
が予めセットされる。<L> Similarly, in the configuration of <d> or <e>, from the main controller 30 to “STO”, “DO”, “S”
When transmitting only "P" and "ERR", the node that detects "SP" of the input frame signal and extracts "DO q " which is the output data or output data sequence to itself immediately before that A method for determining the controller structure (see FIG. 2 (l)). In this case, “DO” is set in advance with output data to the node controller in the subsequent stage in order following “STO”.
この直列制御装置においては、先の〈イ〉〜〈ホ〉と
して示した構成に応じて、以上〈a〉〜〈l〉として示
した12種のプロトコルのちのいずれか1つが選択的に採
用される。これらいずれかのプロトコルが採用される場
合であっても、該直列制御装置を構成するメインコント
ローラと各ノードコントローラとの間での、都度必要と
されるデータ授受は良好に達成される。実用上は、プレ
ス等の適用対象機械の一連の動作を円滑に制御し得る十
分に短い時間周期をもって、こうしたメインコントロー
ラと各ノードコントローラとの間でのデータ授受が繰り
返し実行される。In this serial controller, any one of the twelve protocols shown as <a> to <l> above is selectively adopted according to the configurations shown as <a> to <e>. It Even when any one of these protocols is adopted, the required data exchange between the main controller and each node controller that constitutes the serial controller can be achieved well. In practical use, such data exchange between the main controller and each node controller is repeatedly executed in a sufficiently short time period that can smoothly control a series of operations of a target machine such as a press.
なおここでは、前記センサとして、1ビットの信号を
論理値“1"または“0"として出力するオン−オフセン
サ、また前記アクチュエータとしても、論理値“1"また
は“0"からなる1ビットの駆動信号に基づいて2値的に
動作する2値駆動アクチュエータ、をそれぞれ想定して
いる。こうした都合上、該実施例では、前記「STI」、
「STO」および「SP」が、例えば次表第1表に示すよう
な論理構造をもって構成される場合には、これらセンサ
データやアクチェエータ制御データに関するフレーム信
号への搭載データ(前記「DI」、「DIq」、「DO」、「D
Oq」)を例えば第2表のように構成して、これらデータ
がいかなる態様で列化されても、前記「STI」、「STO」
および「SP」の識別が的確になされるようにしている。Note that, here, an on-off sensor that outputs a 1-bit signal as a logical value "1" or "0" as the sensor, and a 1-bit drive having a logical value "1" or "0" as the actuator. A binary drive actuator that operates in a binary manner based on a signal is assumed. For these reasons, in the embodiment, the “STI”,
When “STO” and “SP” are configured, for example, with a logical structure as shown in Table 1 below, the on-board data (“DI”, “ DI q ”,“ DO ”,“ D
O q )) is constructed, for example, as shown in Table 2, and even if these data are arranged in any manner, the "STI", "STO"
And "SP" is properly identified.
なお、「STI」、「STO」および「SP」の構造が第1表
のようである場合には、オンデータ(論理値“1"のデー
タ)の連続する数が「5」未満(前段ノードコントロー
ラの出力に関しては「4」未満)となる場合に限って、
上記フレーム搭載データとしても、実データと同様
「1」または「0」の1ビットのデータを用いるように
することもできる。 If the structures of “STI”, “STO”, and “SP” are as shown in Table 1, the number of consecutive ON data (data of logical value “1”) is less than “5” (preceding node Only when the output of the controller is less than "4",
As the frame mounting data, 1-bit data of "1" or "0" can be used as in the actual data.
また、前記「ERR」としては、例えば16ビット程度の
固定長さのコード(内容はその都度のデータ列内容に応
じて変わる)が用意される。As the "ERR", for example, a code having a fixed length of about 16 bits (the content changes according to the content of the data string each time) is prepared.
第3図に、直列制御装置構成として前記〈イ〉または
〈ロ〉の構成、またプロトコルとして前記〈a〉のプロ
トコルを採用する場合に、センサ群とアクチュエータ群
との双方を併せ管理するノードコントローラとして好適
なノードコントローラ構成の一例を示す。FIG. 3 is a node controller that manages both a sensor group and an actuator group when adopting the configuration <a> or <b> as a serial controller configuration and the protocol <a> as a protocol. An example of a suitable node controller configuration is shown below.
第1番目のノードコントローラ41から数えて第q番目
にあたるとするこのノードコントローラ4qは、同第3図
に示されるように、前段のノードコントローラ4(q−
1)から例えば適宜変調されて伝送されるとするフレー
ム信号を入力してこれを所要の形態に復調する入力回路
401と、この復調されたフレーム信号から例えば第1表
に示したような論理構造をもつ前記の「STI」を検出す
るSTI検出回路402と、同フレーム信号からこれも例えば
第1表に示したような論理構造をもつ前記の「STO」を
検出する第1および第2の2つのSTO検出回路403aおよ
び403bと、同フレーム信号から同様に第1表に示したよ
うな論理構造をもつ前記の「SP」を検出する第1および
第2の2つのSP検出回路404aおよび404bと、同フレーム
信号に含まれる前記の「ERR」に基づき前段ノードコン
トローラ4(q−1)からの伝送信号についてのエラー
発生の有無を検査するエラーチェック回路405と、同フ
レーム信号の一通路におかれてこれをシリアル−(k×
l)ビットパラレル(k:アクチュエータ群2qAにあるア
クチュエータの数、l:アクチュエータ1個当りについて
のデータビット数−第2表参照)の両形態にて出力する
データ抽出回路406と、入力されるフレーム信号(ここ
ではデータ抽出回路406のシリアル出力)を(i×j)
ビットだけシフトする(i×j)ビットシフト回路407
と(i:センサ群2qSにあるセンサの数、j:センサ1個当
りについてのデータビット数−第2表参照)、入力され
るフレーム信号(ここでは同様にデータ抽出回路406の
シリアル出力)を(i×j−k×l)ビットだけシフト
する(i×j−k×l)ビットシフト回路408と、フレ
ーム信号中のデータ列(「DI」、「DO」)に基づいて前
記「ERR」の新たなコードである「ERR′」を生成出力す
るとともに、これに入力されるフレーム信号から「SP」
を検出して、その後「ERR′」のビット時間後にERR′送
出完了信号を出力するERR′生成回路409と、当該ノード
コントローラ4qとしての出力フレーム信号を所要に変調
して、次段ノードコントローラ4(q+1)へ送出する
出力回路410と、センサ群2qSから加えられるセンサ出力
を先の第2表に例示した如くの「フレーム搭載データ」
に変換してこれを出力するデータ生成回路411と、上記
データ抽出回路406の(k×l)ビットパラレル出力を
所定タイミングでラッチするためのラッチ回路412と、
このラッチ回路412にラッチされた(k×l)ビットデ
ータを所定タイミングで取り込んでアクチュエータ群2q
Aにあるk個のアクチュエータに各々対応したkだけの
アクチュエータ駆動信号を生成出力するアクチュエータ
駆動信号生成回路413と、コード検出出力(ここではSTI
検出回路402による「STI」検出出力)を受入してこれを
(i×j)ビット分だけ遅延出力する(i×j)ビット
遅延回路414と、同じくコード検出出力(ここでは第1ST
O検出回路403aによる「STO」検出出力)を受入してこれ
を(k×l−0.5)ビット分だけ遅延出力する(k×l
−0.5)ビット遅延回路415と、これも同様にコード検出
出力(ここでは第1SP検出回路404aによる「SP」検出出
力)を受入してこれを時間TERR(「ERR」のビット時
間)だけ遅延出力するTERR遅延回路416と、上記STI検出
回路402、(i×j)ビット遅延回路414、(k×l−0.
5)ビット遅延回路415、第2STO検出回路403b、TERR遅延
回路416、および第2SP検出回路404bからの各出力、並び
にエラーチェック回路405からのエラーチェック完了信
号、ERR′生成回路409からのERR′送出完了信号をそれ
ぞれ受入して、同ノードコントローラ4q内部の第1〜第
7のスイッチ回路SW11〜SW17の切換制御を行なう内部コ
ントローラ417と、をそれぞれ具えて構成される。This node controller 4q, which is assumed to be the q-th node counting from the first node controller 41, has the node controller 4 (q-
An input circuit for inputting a frame signal which is supposed to be appropriately modulated and transmitted from 1) and demodulating it into a desired form.
401, an STI detection circuit 402 for detecting the above-mentioned "STI" having the logical structure as shown in Table 1 from the demodulated frame signal, and the same from the same frame signal as shown in Table 1, for example. The first and second two STO detection circuits 403a and 403b for detecting the above "STO" having the logical structure as described above, and the above-mentioned logical structure as shown in Table 1 from the same frame signal. The first and second two SP detection circuits 404a and 404b for detecting "SP" and the transmission signal from the preceding node controller 4 (q-1) based on the above "ERR" included in the same frame signal An error check circuit 405 for checking whether or not an error has occurred is placed in one path of the same frame signal and serial- (k ×
l) Data extraction circuit 406 for outputting in both forms of bit parallel (k: number of actuators in actuator group 2qA, l: number of data bits per actuator-see Table 2), and input frame The signal (here, the serial output of the data extraction circuit 406) is (i × j)
Bit shift circuit 407 that shifts only bits (i × j)
And (i: the number of sensors in the sensor group 2qS, j: the number of data bits per sensor-see Table 2), and the input frame signal (here, the serial output of the data extraction circuit 406 is the same). The (ERR) based on the (i × j−k × l) bit shift circuit 408 that shifts by (i × j−k × l) bits and the data sequence (“DI”, “DO”) in the frame signal. A new code "ERR '" is generated and output, and "SP" is input from the frame signal input to this.
ERR ′ generation circuit 409 that outputs an ERR ′ transmission completion signal after a bit time of “ERR ′” and an output frame signal as the node controller 4q concerned are modulated as required, and the next-stage node controller 4 is detected. Output data 410 sent to (q + 1) and the sensor output added from the sensor group 2qS are “frame mounted data” as illustrated in Table 2 above.
A data generation circuit 411 for converting the data into a data and outputting the data, and a latch circuit 412 for latching the (k × l) -bit parallel output of the data extraction circuit 406 at a predetermined timing,
The (k × l) -bit data latched by the latch circuit 412 is fetched at a predetermined timing and the actuator group 2q
An actuator drive signal generation circuit 413 that generates and outputs only k actuator drive signals corresponding to the k actuators in A, and a code detection output (here, STI
The “STI” detection output from the detection circuit 402) is received and is delayed by (i × j) bits and is output (i × j) bit delay circuit 414, and the code detection output (here, the first ST).
The "STO" detection output from the O detection circuit 403a) is received and delayed by (k × l−0.5) bits (k × l)
-0.5) The bit delay circuit 415 and the code detection output (here, "SP" detection output by the first SP detection circuit 404a) are also received and delayed by the time T ERR (bit time of "ERR"). The output T ERR delay circuit 416, the STI detection circuit 402, (i × j) bit delay circuit 414, (k × l-0.
5) Each output from the bit delay circuit 415, the second STO detection circuit 403b, the T ERR delay circuit 416, and the second SP detection circuit 404b, the error check completion signal from the error check circuit 405, and the ERR from the ERR ′ generation circuit 409. ′ An internal controller 417 which receives the transmission completion signals and controls the switching of the first to seventh switch circuits SW11 to SW17 in the same node controller 4q, respectively.
なお、このノードコントローラ4qにおいて、スイッチ
回路SWOは、上記ビット数(i×j)および(k×l)
の関係が、 (i×j)−(k×l)≧0 …(1) であるとき、予め「0−a」側に切り換えられ、同関係
が (i×j)−(k×l)<0 …(2) であるとき、予め「0−b」側に切り換えられるモード
スイッチである。In the node controller 4q, the switch circuit SWO has the above-mentioned number of bits (i × j) and (k × l).
When the relation of (i × j) − (k × l) ≧ 0 (1), it is switched to the “0-a” side in advance, and the relation is (i × j) − (k × l). When <0 ... (2), the mode switch is switched to the “0-b” side in advance.
このスイッチ回路SWOの「0−b」側に配されるαビ
ットオフセット回路418とは、例えばシフトレジスタの
入出力態様の切換操作により、 (i×j)−(k×l)+α=0 …(3) となるαビット分だけ、上記データ抽出回路406を介し
て(i×j)ビットシフト回路407および(i×j−k
×l)ビットシフト回路408に加えられるフレーム信号
を見かけ上進める回路である。The α bit offset circuit 418 arranged on the “0-b” side of the switch circuit SWO is (i × j) − (k × l) + α = 0 ... (3) The (i × j) bit shift circuits 407 and (i × j−k) are passed through the data extraction circuit 406 by α bits.
Xl) This is a circuit that apparently advances the frame signal applied to the bit shift circuit 408.
また、上記入力回路401は、各コントローラ間の信号
授受がメタルケーブル(ツイスペアケーブルや同軸ケー
ブル等々)を介して電気的に行なわれる場合には、イン
ピーダンスマッチング回路、入力アンプ、復調回路等を
有した構成となり、同信号授受が光ファイバを介して光
学的に行なわれる場合には、光−電気変換器および復調
回路(マンチェスター復調回路あるいはCMI復調回路
等)等を有した構成となる。Further, the input circuit 401 has an impedance matching circuit, an input amplifier, a demodulation circuit, etc., when signals are exchanged between the controllers electrically via a metal cable (twice spare cable, coaxial cable, etc.). When the signal transmission / reception is optically performed via an optical fiber, the optical / electrical converter and the demodulation circuit (Manchester demodulation circuit, CMI demodulation circuit, etc.) are provided.
他方、上記出力回路410も、各コントローラ間の信号
授受が、上記の如く電気的に行なわれる場合には、変調
回路やドライバ回路を有した構成となり、光学的に行な
われる場合には、変調回路や電気−光変換器を有した構
成となる。On the other hand, the output circuit 410 also has a configuration having a modulation circuit and a driver circuit when the signals are exchanged electrically between the controllers as described above, and when the signals are transmitted and received optically, the modulation circuit is provided. And an electro-optical converter.
また、上記エラーチェック回路405は、CRCチェック方
式や垂直水平パリティチェック方式等により前記のエラ
ーチェックを行なう周知の回路である。The error check circuit 405 is a well-known circuit that performs the error check by a CRC check method, a vertical / horizontal parity check method, or the like.
第4図は、この第3図に示したノードコントローラ4q
における上記内部コントローラ417の入出力論理を示す
図表であり(内部コントローラはこうした図表に示され
る入出力特性をもってその制御論理が予め組まれた回
路)、該内部コントローラ417による同第4図に示す如
くのスイッチ回路切換制御により、一例として上記
(1)式が満足されている場合、すなわちスイッチ回路
SWOが「0−a」側にある場合、同ノードコントローラ4
qは、前記フレーム信号の入力に伴ない、第5図に示す
態様をもって動作するようになる。FIG. 4 shows the node controller 4q shown in FIG.
FIG. 4 is a table showing the input / output logic of the internal controller 417 in FIG. 4 (the internal controller is a circuit in which the control logic is preassembled with the input / output characteristics shown in the table), and as shown in FIG. By way of example, when the above-mentioned formula (1) is satisfied by the switch circuit switching control,
If the SWO is on the "0-a" side, the same node controller 4
With the input of the frame signal, q operates in the manner shown in FIG.
第5図において、斜線で示す部分が、次段ノードコン
トローラ4(q+1)への伝送フレーム信号を構成する
要素として各々選択出力される部分である。In FIG. 5, the hatched portions are the portions that are selectively output as the elements forming the transmission frame signal to the next-stage node controller 4 (q + 1).
この第5図からも明らかなように、第3図に示したノ
ードコントローラ4qにあっては、前記(i×j)と(k
×l)とのビット関係に応じて入力フレーム信号の位相
(時間)を所要に調整することにより、当該センサデー
タ「DIq」のフレーム信号への取り込み、並びに当該ア
クチュエータ制御データ「DOq」のフレーム信号からの
抽出、の一括実行(時間的には多少ずれて実行されるが
…)を可能としている。As is clear from FIG. 5, in the node controller 4q shown in FIG. 3, the above (i × j) and (k
By adjusting the phase (time) of the input frame signal according to the bit relationship with xl), the sensor data “DI q ” is taken in the frame signal and the actuator control data “DO q ” of Extraction from frame signals and batch execution (execution with some time lags ...) are possible.
なお、上記制御データ「DOq」のアクチュエータ駆動
信号生成回路413への取り込みは、正常なエラーチェッ
ク完了信号の出力があってはじめて実現されるものであ
り(第5図(s)および(q)参照)、これによって
「異常データ(エラーデータ)におけるアクチュエータ
の誤制御」などといった問題も良好に回避される。The control data “DO q ” is taken into the actuator drive signal generation circuit 413 only when the normal error check completion signal is output (FIGS. 5 (s) and (q)). As a result, problems such as "erroneous control of the actuator based on abnormal data (error data)" can be satisfactorily avoided.
また、説明の便宜上、第3図〜第5図での図示は省略
したが、エラーチェック回路405にてエラーの発生が検
知された場合には、ERR′生成回路409、あるいは別途の
回路を通じて、その旨示す適宜のコードがERR′とし
て、あるいは別途のコードとして、上記出力されるフレ
ーム信号に付加される。この場合は、通常、入力フレー
ム信号からこの新たに付加されるコード部分の存在を検
出するための回路も更に具えられることとなる。Although illustration is omitted in FIGS. 3 to 5 for convenience of explanation, when an error occurrence is detected by the error check circuit 405, the error check circuit 405 detects the occurrence of an error through the ERR ′ generation circuit 409 or another circuit. An appropriate code indicating that is added as ERR 'or as a separate code to the output frame signal. In this case, usually, a circuit for detecting the presence of this newly added code portion from the input frame signal is further included.
第6図に、この第3図に示したノードコントローラ4q
が前記〈イ〉の構成に適用される場合を想定したフレー
ム信号の伝送推移を参考までに示す。FIG. 6 shows the node controller 4q shown in FIG.
The transmission transition of the frame signal assuming that the above is applied to the configuration of <A> will be shown for reference.
第7図は、先の第3図と同様、直列制御装置構成とし
て前記〈イ〉または〈ロ〉の構成、またプロトコルとし
て前記〈a〉のプロトコルを採用する場合に、センサ群
とアクチュエータ群との双方を併せ管理するノードコン
トローラとして好適なノードコントローラ構成の他の例
を示すものである。Similar to FIG. 3, FIG. 7 shows a sensor group and an actuator group when the configuration <a> or <b> is used as the serial controller configuration and the protocol <a> is used as the protocol. 7 shows another example of a node controller configuration suitable as a node controller that manages both of the above.
なおこの第7図において、先の第3図に示した回路要
素と同一の回路要素にはそれぞれ同一の符号を付して示
しており、これら回路要素についての重複する説明は省
略する(後述する第11図以降の説明においても同様とす
る)。Note that in FIG. 7, the same circuit elements as those shown in FIG. 3 are designated by the same reference numerals, and duplicate description of these circuit elements will be omitted (described later). The same applies to the explanations after FIG. 11).
さて、ここでも第q番目にあるとするこのノードコン
トローラ4qは、同第7図に示されるように、入力回路40
1、STI検出回路402、STO検出回路403、第1および第2
のSP検出回路404aおよび404b、エラーチェック回路40
5、(i×j)ビットシフト回路407、ERR′生成回路40
9、出力回路410、データ生成回路411、ラッチ回路(た
だしここではシリアル−パラレル変換機能を有する)41
2′、アクチュエータ駆動信号生成回路413、(i×j)
ビット遅延回路414、およびTERR遅延回路416に加えて、
入力されるフレーム信号(ここではスイッチ回路SW22の
出力信号)を(k×l)ビットだけシフトする(k×
l)ビットシフト回路420と、コード検出出力(ここで
はSTI検出回路402による「STI」検出出力並びにSTO検出
回路403による「STO」検出出力)を受入してこれを(k
×l)ビット分だけ遅延出力する(k×l)ビット遅延
回路421と、同じくコード検出出力(ここでは第2SP検出
回路404bによる「SP」検出出力)を受入してこれを(T
ERR+k×l)分だけ遅延出力する(TERR+k×l)遅
延回路422と、上記STI検出回路402、(i×j)ビット
遅延回路414、(k×l)ビット遅延回路421、STO検出
回路403、TERR遅延回路416、第2SP検出回路404b、およ
び(TERR+k×l)遅延回路422から各出力、並びにエ
ラーチェック回路405からのエラーチェック完了信号、E
RR′生成回路409からのERR′送出完了信号をそれぞれ受
入して、同ノードコントローラ内部の第1〜第7のスイ
ッチ回路SW21〜27の切換制御を行なう内部コントローラ
423と、をそれぞれ具えて構成される。By the way, the node controller 4q, which is also in the qth position here, has the input circuit 40a as shown in FIG.
1, STI detection circuit 402, STO detection circuit 403, first and second
SP detection circuits 404a and 404b, error check circuit 40
5, (i × j) bit shift circuit 407, ERR ′ generation circuit 40
9, output circuit 410, data generation circuit 411, latch circuit (provided here has a serial-parallel conversion function) 41
2 ′, actuator drive signal generation circuit 413, (i × j)
In addition to the bit delay circuit 414 and the T ERR delay circuit 416,
The input frame signal (here, the output signal of the switch circuit SW22) is shifted by (k × 1) bits (k ×
l) The bit shift circuit 420 and the code detection output (here, the “STI” detection output by the STI detection circuit 402 and the “STO” detection output by the STO detection circuit 403) are received and this (k
Xl) bit delay circuit (421) that outputs a delayed signal and a code detection output (here, the “SP” detection output by the second SP detection circuit 404b) are received and this is (T
ERR + k × l) an amount corresponding to the delay output (T and ERR + k × l) delay circuit 422, the STI detecting circuit 402, (i × j) bit delay circuit 414, (k × l) bit delay circuit 421, STO detection Each output from the circuit 403, the T ERR delay circuit 416, the second SP detection circuit 404b, and the (T ERR + k × l) delay circuit 422, and the error check completion signal from the error check circuit 405, E
An internal controller that receives the ERR 'transmission completion signals from the RR' generation circuit 409 and controls the switching of the first to seventh switch circuits SW21 to SW27 inside the same node controller.
423 and, respectively.
第8図は、第7図に示したノードコントローラ4qにお
ける上記内部コントローラ423の入出力論理を示す図表
であり、該内部コントローラ423による同第8図に示す
如くのスイッチ回路切換制御により、このノードコント
ローラ4qは、前記フレーム信号の入力に伴ない、第9図
に示す態様をもって動作するようになる。FIG. 8 is a table showing the input / output logic of the internal controller 423 in the node controller 4q shown in FIG. 7, and this node is controlled by the switch circuit switching control shown in FIG. 8 by the internal controller 423. The controller 4q operates in the manner shown in FIG. 9 in response to the input of the frame signal.
第9図においても、斜線で示す部分が、次段ノードコ
ントローラ4(q+1)への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。In FIG. 9 as well, the hatched portions are the portions that are selectively output as the constituent elements of the transmission frame signal to the next-stage node controller 4 (q + 1).
この第9図から明らかなように、第7図に示したノー
ドコントローラ4qでは、入力フレーム信号の位相を適宜
に調整して先ず当該センサデータ「DIq」のフレーム信
号への取り込みを実行し、その後このセンサデータ「DI
q」の取り込まれたフレーム信号を更に位相調整して、
当該アクチュエータ制御データ「DOq」の同フレーム信
号からの抽出を実行する回路を意図している。As is clear from FIG. 9, in the node controller 4q shown in FIG. 7, the phase of the input frame signal is appropriately adjusted, and the sensor data “DI q ” is first captured in the frame signal. After that, this sensor data “DI
Further adjust the phase of the frame signal captured by " q ",
It is intended to be a circuit that executes extraction of the actuator control data “DO q ” from the same frame signal.
なお、上記制御データ「DOq」のアクチュエータ駆動
信号生成回路413への取り込みに関する配慮、あるいは
エラー発生に関する対処、等は、先の第3図に示したノ
ードコントローラに共通する。Note that the node controller shown in FIG. 3 described above has the same consideration for taking in the control data “DO q ” to the actuator drive signal generation circuit 413, handling for error occurrence, and the like.
第10図に、この第7図に示したノードコントローラ4q
が前記〈イ〉の構成に適用される場合を想定したフレー
ム信号の伝送推移を参考までに示す。FIG. 10 shows the node controller 4q shown in FIG.
The transmission transition of the frame signal assuming that the above is applied to the configuration of <A> will be shown for reference.
第11図は、直列制御装置構成として前〈ロ〉または
〈ハ〉の構成、またプロトコルとして前記〈a〉または
〈d〉または〈e〉または〈f〉または〈i〉のプロト
コルを採用する場合に、センサ群のみを管理するノード
コントローラとして好適なノードコントローラ構成の一
例を示すものである。FIG. 11 shows the case where the previous <b> or <c> configuration is adopted as the serial controller configuration and the <a> or <d> or <e> or <f> or <i> protocol is adopted as the protocol. 2 shows an example of a node controller configuration suitable as a node controller that manages only a sensor group.
ここでも、第q番目にあるとするこのノードコントロ
ーラ4qは、同第11図に示されるように、入力回路401、S
TI検出回路402、第1および第2のSP検出回路404aおよ
び404b、エラーチェック回路405、(i×j)ビットシ
フト回路407、ERR′生成回路409、出力回路410、データ
生成回路411、(i×j)ビット遅延回路414、およびT
ERR遅延回路416に加えて、上記STI検出回路402、(i×
j)ビット遅延回路414、TERR遅延回路416、および第2S
P検出回路404bからの各出力、並びにエラーチェック回
路405からのエラーチェック完了信号、ERR′生成回路40
9からのERR′送出信号をそれぞれ受入して、同ノードコ
ントローラ内部の第1〜第4のスイッチ回路SW31〜SW34
の切換制御を行なう内部コントローラ424、をそれぞれ
具えて構成される。Again, this node controller 4q, which is supposed to be at the qth position, has input circuits 401, S, as shown in FIG.
TI detection circuit 402, first and second SP detection circuits 404a and 404b, error check circuit 405, (i × j) bit shift circuit 407, ERR ′ generation circuit 409, output circuit 410, data generation circuit 411, (i Xj) bit delay circuit 414, and T
In addition to the ERR delay circuit 416, the STI detection circuit 402, (i ×
j) Bit delay circuit 414, T ERR delay circuit 416, and second S
Each output from the P detection circuit 404b, the error check completion signal from the error check circuit 405, and the ERR ′ generation circuit 40
Receiving the ERR 'transmission signals from 9 respectively, the first to fourth switch circuits SW31 to SW34 in the same node controller are received.
And an internal controller 424 for controlling the switching of the above.
第12図は、第11図に示したノードコントローラ4qにお
ける上記内部コントローラ424の入出力論理を示す図表
であり、該内部コントローラ424による同第12図に示す
如くのスイッチ回路切換制御により、このノードコント
ローラ4qは、前記フレーム信号の入力に伴ない、第13図
に示す態様をもって動作するようになる。FIG. 12 is a table showing the input / output logic of the internal controller 424 in the node controller 4q shown in FIG. 11, and this node is controlled by the switch circuit switching control as shown in FIG. 12 by the internal controller 424. The controller 4q operates in the manner shown in FIG. 13 with the input of the frame signal.
第13図においても、斜線で示す部分が、次段ノードコ
ントローラ4(q+1)への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。Also in FIG. 13, the hatched portions are the portions that are selectively output as the elements constituting the transmission frame signal to the next-stage node controller 4 (q + 1).
この第13図から明らかなように、第11図に示したノー
ドコントローラでは、入力フレーム信号中の前記「ST
I」と「SP」のみを検出対象として、当該センサデータ
「DIq」の「STI」直後への取り込みを実現しており、同
入力フレーム信号中に前記と「STP」や「DO」が存在し
ていても、これらはそのまま次段ノードコントローラ4
(q+1)への伝送信号として通過される。As is clear from FIG. 13, in the node controller shown in FIG. 11, the “ST
Only "I" and "SP" are detected, and the sensor data "DI q " is captured immediately after "STI", and the above "STP" and "DO" are present in the same input frame signal. However, these are the same as the next-stage node controller 4
It is passed as a transmission signal to (q + 1).
第14図は、直列制御装置構成として前記〈ロ〉または
〈ニ〉または〈ホ〉の構成、またプロトコルとして前記
〈a〉または〈b〉または〈e〉または〈h〉または
〈k〉のプロトコルを採用する場合に、アクチュエータ
群のみを管理するノードコントローラとして好適なノー
ドコントローラ構成の一例を示すものである。FIG. 14 shows the configuration of <b>, <d>, or <e> as a serial controller configuration, and the protocol of <a>, <b>, <e>, <h>, or <k> as a protocol. FIG. 3 shows an example of a node controller configuration suitable as a node controller that manages only the actuator group when adopting.
第q番目にあるとするこのノードコントローラ4qは、
同第14図に示されるように、入力回路401、STO検出回路
403、SP検出回路404、エラーチェック回路405、データ
抽出回路406、ERR′生成回路409、出力回路410、ラッチ
回路412、アクチュエータ駆動信号生成回路413、(k×
l)ビットシフト回路420、(k×l−0.5)ビット遅延
回路415、TERR遅延回路416、(k×l)ビット遅延回路
421、および(TERR+k×l)遅延回路422に加えて、上
記STO検出回路403、(k×l)ビット遅延回路421、
(k×l−0.5)ビット遅延回路415、SP検出回路404、T
ERR遅延回路416、および(TERR+k×l)遅延回路422
からの各出力、並びにエラーチェック回路405からのエ
ラーチェック完了信号、ERR′生成回路409からのERR′
送出完了信号をそれぞれ受入して、同ノードコントロー
ラ内部の第1〜第6のスイッチ回路SW41〜SW46の切換制
御を行なう内部コントローラ425、をそれぞれ具えて構
成される。This node controller 4q, which is supposed to be the qth,
As shown in FIG. 14, the input circuit 401, the STO detection circuit
403, SP detection circuit 404, error check circuit 405, data extraction circuit 406, ERR ′ generation circuit 409, output circuit 410, latch circuit 412, actuator drive signal generation circuit 413, (k ×
l) bit shift circuit 420, (k × l−0.5) bit delay circuit 415, T ERR delay circuit 416, (k × l) bit delay circuit
421 and (T ERR + k × l) delay circuit 422, in addition to the STO detection circuit 403, (k × l) bit delay circuit 421,
(K × l−0.5) bit delay circuit 415, SP detection circuit 404, T
ERR delay circuit 416 and (T ERR + k × l) delay circuit 422
Each output from the device, the error check completion signal from the error check circuit 405, and ERR ′ from the ERR ′ generation circuit 409.
Each of the internal controllers 425 is configured to receive a transmission completion signal and control switching of the first to sixth switch circuits SW41 to SW46 in the same node controller.
第15図は、第14図に示したノードコントローラ4qにお
ける上記内部コントローラ425の入出力論理を示す図表
であり、該内部コントローラ425による同第15図に示す
如くのスイッチ回路切換制御により、このノードコント
ローラ4qは、前記フレーム信号の入力に伴ない、第16図
に示す態様をもって動作するようになる。FIG. 15 is a table showing the input / output logic of the internal controller 425 in the node controller 4q shown in FIG. 14, and this node is controlled by the switch circuit switching control as shown in FIG. With the input of the frame signal, the controller 4q operates in the manner shown in FIG.
第16図においても、斜線で示す部分が、次段ノードコ
ントローラ4(q+1)への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。Also in FIG. 16, the hatched portions are the portions that are selectively output as the elements that form the transmission frame signal to the next-stage node controller 4 (q + 1).
この第16図から明らかなように、第14図に示したノー
ドコントローラでは、入力フレーム信号中の前記「ST
O」と「SP」のみを検出対象として、当該アクチュエー
タ制御データ「DOq」の「STO」直後からの抽出を実現し
ており、同入力フレーム信号中に前記の「STI」や「D
I」が存在しても、これらはそのまま次段ノードコント
ローラ4(q+1)への伝送信号として通過される。上
記制御データ「DOq」のアクチュエータ駆動信号生成回
路413への取り込み等に関するメカニズムは、先の第3
図あるいは第7図に示したノードコントローラと同様で
ある。As is clear from FIG. 16, the node controller shown in FIG.
By extracting only "O" and "SP", the actuator control data "DO q " can be extracted from immediately after "STO", and the "STI" and "D
Even if "I" exists, these are passed as they are as a transmission signal to the next stage node controller 4 (q + 1). The mechanism for taking in the control data “DO q ” to the actuator drive signal generation circuit 413 is the same as the above-mentioned third mechanism.
It is similar to the node controller shown in the figure or FIG.
第17図は、直列制御装置構成として前記〈ロ〉または
〈ハ〉の構成、またプロトコルとして前記〈b〉または
〈c〉または〈g〉または〈h〉または〈j〉のプロト
コルを作用する場合に、センサ群のみを管理するノード
コントローラとして好適なノードコントローラ構成の一
例を示すものである。FIG. 17 shows the case where the configuration of <b> or <c> described above is applied as the serial controller configuration, and the protocol of <b> or <c> or <g> or <h> or <j> is applied as the protocol. 2 shows an example of a node controller configuration suitable as a node controller that manages only a sensor group.
第q番目にあるとするこのノードコントローラ4qは、
同第17図に示されるように、入力回路401、STI検出回路
402、SP検出回路404、エラーチェック回路405、(i×
j)ビットシフト回路407、ERR′生成回路409、出力回
路410、データ生成回路411、および(i×j)ビット遅
延回路414に加えて、入力されるフレーム信号を前記「S
P」のビット時間である時間TSPだけシフトするTSPシフ
ト回路426と、コード検出出力(ここではSP検出回路404
による「SP」検出出力)を受入してこれを時間(TSP+T
ERR)だけ遅延する(TSP+TERR)遅延回路427と、コー
ド検出出力(ここではSP検出回路404による「SP」検出
出力を(i×j)ビット遅延回路414により(i×j)
ビット分遅延した信号)を時間TSPだけ遅延出力するTSP
遅延回路428と、上記STI検出回路402、SP検出回路404、
(TSP+TERR)遅延回路427、(i×j)ビット遅延回路
414、およびTSP遅延回路428からの各出力、並びにエラ
ーチェック回路405からのエラーチェック完了信号、ER
R′生成回路409からERR′送出完了信号をぞれぞれ受入
して、同ノードコントローラ内部の第1〜第4のスイッ
チ回路SW51〜SW54の切換制御を行なう内部コントローラ
429と、をそれぞれ具えて構成される。This node controller 4q, which is supposed to be the qth,
As shown in FIG. 17, the input circuit 401, the STI detection circuit
402, SP detection circuit 404, error check circuit 405, (i ×
j) In addition to the bit shift circuit 407, the ERR ′ generation circuit 409, the output circuit 410, the data generation circuit 411, and the (i × j) bit delay circuit 414, the input frame signal is added to the “S”.
A T SP shift circuit 426 that shifts by a time T SP that is a bit time of “P” and a code detection output (here, SP detection circuit 404
“SP” detection output) is accepted and this is set as time (T SP + T
ERR) by delaying (the T SP + T ERR) delay circuits 427, code detection output (here depends on SP detecting circuit 404 "SP" detection output (i × j) by the bit delay circuit 414 (i × j)
T SP that outputs a signal delayed by a bit) by delaying time T SP
Delay circuit 428, the STI detection circuit 402, SP detection circuit 404,
(T SP + T ERR ) delay circuit 427, (i × j) bit delay circuit
414 and each output from the T SP delay circuit 428, the error check completion signal from the error check circuit 405, ER
An internal controller that receives the ERR 'transmission completion signals from the R'generation circuit 409 and controls the switching of the first to fourth switch circuits SW51 to SW54 in the same node controller.
429 and, respectively.
第18図は、第17図に示したノードコントローラ4qにお
ける上記内部コントローラ429の入出力論理を示す図表
であり、該内部コントローラ429による同第18図に示す
如くのスイッチ回路切換制御により、このノードコント
ローラ4qは、前記フレーム信号の入力に伴ない、第19図
に示す態様をもって動作するようになる。FIG. 18 is a table showing the input / output logic of the internal controller 429 in the node controller 4q shown in FIG. 17, and this node is controlled by the switch circuit switching control as shown in FIG. 18 by the internal controller 429. With the input of the frame signal, the controller 4q operates in the manner shown in FIG.
第19図においても、斜線で示す部分が、次段ノードコ
ントローラ4(q+1)への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。In FIG. 19 as well, the hatched portions are the portions that are selectively output as the constituent elements of the transmission frame signal to the next-stage node controller 4 (q + 1).
この第19図から明らかなように、第17図に示したノー
ドコントローラでは、入力フレーム信号中の前記「ST
I」と「SP」のみを検出対象として、当該センサデータ
「DIq」の「SP」直前への取り込みを実現しており、同
入力フレーム信号中に前記の「STO」や「DO」が存在し
ていても、これらはそのまま次段ノードコントローラ4
(q+1)への伝送信号として通過される。As is apparent from FIG. 19, in the node controller shown in FIG. 17, the "ST
Only "I" and "SP" are detected, and the sensor data "DI q " is captured just before "SP", and the above "STO" and "DO" exist in the same input frame signal. However, these are the same as the next-stage node controller 4
It is passed as a transmission signal to (q + 1).
なお、この第17図に示したノードコントローラ4qが、
特に前記〈b〉または〈c〉のプロトコルに採用される
場合には、別途にSTO検出回路(403)が追加され、この
回路による前記「STO」の検出に基づいてその直前に当
該センサデータ「DIq」が取り込まれるよう、内部コン
トローラ429の制御論理が変更される。The node controller 4q shown in FIG. 17 is
Especially when it is adopted in the protocol of <b> or <c>, an STO detection circuit (403) is added separately, and based on the detection of “STO” by this circuit, the sensor data “ The control logic of the internal controller 429 is changed so that “DI q ” is acquired.
第20図は、直列制御装置構成として前記〈ロ〉または
〈ニ〉または〈ホ〉の構成、またプロトコルとして前記
〈c〉または〈d〉または〈f〉または〈g〉または
〈l〉のプロトコルを採用する場合に、アクチュエータ
群のみを管理するノードコントローラとして好適なノー
ドコントローラ構成の一例を示すものである。FIG. 20 shows the configuration of <b>, <d>, or <e> as a serial controller configuration, and the protocol of <c>, <d>, <f>, <g>, or <l> as a protocol. FIG. 3 shows an example of a node controller configuration suitable as a node controller that manages only the actuator group when adopting.
同様に第q番目にあるとするこのノードコントローラ
4qは、同第20図に示されるように、入力回路401、第1
および第2のSTO検出回路403aおよび403b、SP検出回路4
04、エラーチェック回路405、データ抽出回路406、ER
R′生成回路409、出力回路410、ラッチ回路412、アクチ
ュエータ駆動信号生成回路413、(k×l−0.5)ビット
遅延回路415、TERR遅延回路416、TSPシフト回路426、お
よびTSP遅延回路428に加えて、入力されるフレーム信号
を(k×l+TSP)だけ遅延する(k×l+TSP)遅延回
路430と、コード検出出力(ここではSP検出回路404によ
る「SP」検出出力)を受入してこれを(k×l+TSP+T
ERR)だけ遅延する(k×l+TSP+TERR)遅延回路431
と、上記第1および第2STO検出回路403aおよび403b、SP
検出回路404、(k×l−0.5)ビット遅延回路415、TSP
遅延回路428、(k×l+TSP+TERR)遅延回路431、お
よびTERR遅延回路416からの各出力、並びにエラーチェ
ック回路405からのエラーチェック完了信号、ERR′生成
回路409からのERR′送出完了信号をそれぞれ受入して、
同ノードコントローラ内部の第1〜第7のスイツチ回路
SW61〜SW67の切換制御を行なう内部コントローラ432
と、をそれぞれ具えて構成される。Similarly, this node controller is assumed to be the qth
4q is the input circuit 401, the first
And second STO detection circuits 403a and 403b, SP detection circuit 4
04, error check circuit 405, data extraction circuit 406, ER
R ′ generation circuit 409, output circuit 410, latch circuit 412, actuator drive signal generation circuit 413, (k × l−0.5) bit delay circuit 415, T ERR delay circuit 416, T SP shift circuit 426, and T SP delay circuit In addition to 428, it receives a (k × l + T SP ) delay circuit 430 that delays the input frame signal by (k × l + T SP ), and a code detection output (here, “SP” detection output by the SP detection circuit 404). And this (k × l + T SP + T
ERR ) delay circuit (k × l + T SP + T ERR ) delay circuit 431
And the first and second STO detection circuits 403a and 403b, SP
Detection circuit 404, (k × l−0.5) bit delay circuit 415, T SP
Each output from the delay circuit 428, the (k × l + T SP + T ERR ) delay circuit 431, and the T ERR delay circuit 416, the error check completion signal from the error check circuit 405, and the ERR ′ transmission completion from the ERR ′ generation circuit 409. Accept each signal,
First to seventh switch circuits inside the same node controller
Internal controller 432 that controls the switching of SW61 to SW67
And, respectively.
第21図は、第20図に示したノードコントローラ4qにお
ける上記内部コントローラ432の入出力論理を示す図表
であり、該内部コントローラ432による同第21図に示す
如くのスイッチ回路切換制御により、このノードコント
ローラ4qは、前記フレーム信号の入力に伴ない、第22図
に示す態様をもって動作するようになる。FIG. 21 is a table showing the input / output logic of the internal controller 432 in the node controller 4q shown in FIG. 20. This node is controlled by the switch circuit switching control as shown in FIG. With the input of the frame signal, the controller 4q operates in the manner shown in FIG.
第22図においても、斜線で示す部分が、次段ノードコ
ントローラ4(q+1)への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。Also in FIG. 22, the hatched portions are the portions that are selectively output as the constituent elements of the transmission frame signal to the next stage node controller 4 (q + 1).
この第22図から明らかなように、第20図に示したノー
ドコントローラでは、入力フレーム信号中の前記「ST
O」と「SP」のみを検出対象として、当該アクチュエー
タ制御データ「DOq」の「SP」直前からの抽出を実現し
ており、同入力フレーム信号中に前記「STI」や「DI」
が存在していても、これらはそのまま次段ノードコント
ローラ4(q+1)への伝送信号として通過される。As is clear from FIG. 22, the node controller shown in FIG.
By extracting only "O" and "SP", the actuator control data "DO q " can be extracted from immediately before "SP", and the "STI" and "DI" in the same input frame signal can be extracted.
Are present, they are passed as they are as transmission signals to the next-stage node controller 4 (q + 1).
なお、第20図に示したノードコントローラ4qが、特に
前記〈f〉または〈g〉のプロトコルに採用される場合
には、別途にSTI検出回路(402)が追加され、この回路
による前記「STI」の検出に基づいてその直前に当該ア
クチュエータ制御データ「DOq」が抽出されるよう、内
部コントローラ432の制御論理が変更される。When the node controller 4q shown in FIG. 20 is adopted for the protocol of <f> or <g>, the STI detection circuit (402) is added separately, and the above-mentioned “STI detection circuit” by this circuit is added. The control logic of the internal controller 432 is changed so that the actuator control data “DO q ” is extracted immediately before based on the detection of “.
また、このノードコントローラ4qにおいても、上記制
御データ「DOq」のアクチュエータ駆動信号生成回路413
への取り込み等に関するメカニズムは、先の第3図ある
い第7図あるいは第14図に示したノードコントローラと
同様である。In addition, also in this node controller 4q, the actuator drive signal generation circuit 413 of the control data "DO q "
The mechanism relating to the incorporation into the node controller is the same as that of the node controller shown in FIG. 3 or FIG. 7 or FIG.
以上、直列制御装置構成〈イ〉〜〈ホ〉とプロトコル
〈a〉〜〈l〉との各組み合わせのもとに、これに適用
されるいくつかのノードコントローラ構成についてその
一例に示したが、上記において割愛した他の組み合わせ
について適用されるノードコントローラ、例えば前記
〈イ〉または〈ロ〉の直列制御装置構成において前記
〈b〉または〈c〉または〈d〉または〈e〉または
〈f〉または〈g〉または〈h〉のプロトコルを採用す
る場合のセンサ群およびアクチュエータ群双方を併せ管
理するノードコントローラなど、についても、上記例示
した各ノードコントローラと同様、入力フレーム信号か
らのそれぞれ目標とするコード(「STI」、「STO」「S
P」)の検出に基づいた同フレーム信号の任意の位相調
整等により、容易にこれを構成することができる。As described above, some node controller configurations applied to the serial controller configuration <a> to <e> and the protocols <a> to <l> are shown as an example. Node controllers applied to other combinations omitted above, for example, in the serial controller configuration of <a> or <b>, <b> or <c> or <d> or <e> or <f> or As for the node controller that manages both the sensor group and the actuator group when the protocol of <g> or <h> is adopted, the target code from the input frame signal is the same as that of each node controller illustrated above. ("STI", "STO", "S
This can be easily configured by arbitrary phase adjustment or the like of the same frame signal based on the detection of "P").
なお、同直列制御装置を構成するメインコントローラ
30については、その具体構成の図示を割愛したが、これ
は例えば、先の第6図(a)あるいは第10図(a)に示
した形態で信号SOを出力し、同第6図(f)あるいは第
10図(f)に示した態様で帰還される信号Snを取り込み
得る回路であればよく(前記〈ホ〉のデジーチェン状と
なる構成においは信号SOの出力のみとなる)、第2図に
示した各種フレーム信号の形態に応じて、これも任意か
つ容易に構成することができる。こうした直列制御装置
にあっては、信号授受に関するプロトコルに応じて、各
ノードコントローラの構成が決定される。The main controller that constitutes the serial controller
Although the illustration of the specific configuration of 30 is omitted, for example, the signal SO is output in the form shown in FIG. 6 (a) or FIG. 10 (a), and FIG. ) Or the
As long as it is a circuit that can take in the signal Sn that is fed back in the manner shown in FIG. 10 (f) (in the daisy-chain configuration of <e>, only the signal SO is output), it is shown in FIG. This can also be arbitrarily and easily configured according to the form of various frame signals. In such a serial control device, the configuration of each node controller is determined according to the protocol relating to signal transfer.
また、以上の説明においては、各ノードコントローラ
によって直接的に管理される端末要素が、センサ若しく
はアクチュエータであるとしたが、当該直列制御装置に
対してデータ入力対象となる端末要素、若しくは同直列
制御装置からのデータ出力対象となる端末要素でさえあ
れば、他のいかなる端末であってもよいことは勿論であ
る。Further, in the above description, the terminal element directly managed by each node controller is the sensor or the actuator, but the terminal element to be data input to the serial control device, or the same serial control. Of course, any other terminal may be used as long as it is a terminal element to which data is output from the device.
以上説明したように、この発明によれば、 非常に簡素な信号線配線構造をもって、合理的かつ
高能率な端末の運用管理が実現される。As described above, according to the present invention, rational and highly efficient operation management of a terminal is realized with a very simple signal line wiring structure.
またこのため、端末数が非常に多い機械について
も、配線のためのスペースを削減でき、ひいては機械自
体の小型化を図ることも可能となる。For this reason, even for a machine having a very large number of terminals, the space for wiring can be reduced, and the machine itself can be downsized.
直接的に端末を管理する各ノードコントローラは、
何らアドレス等を必要としないため、端末の追加、削
除、あるいは入れ換え等に際しても、信号伝送系に対す
る配慮は不要となり、機械の改造等も容易となる。Each node controller that directly manages the terminal,
Since no address or the like is required, no consideration is given to the signal transmission system even when terminals are added, deleted, or replaced, and the machine can be easily modified.
等々の多くの優れた効果を得ることができる。Many excellent effects such as etc. can be obtained.
第1図はこの発明にかかる直列制御装置の一実施例につ
いてその構成の概要を示すブロック図、第2図は同直列
制御装置において採用される各種フレーム信号の形態並
びに信号授受のプロトコルについてその概念を模式的に
示す略図、第3図および第7図および第11図および第14
図および第17図および第20図はそれぞれ同直列制御装置
に適用されるノードコントローラについてその構成の一
例を示すブロック図、第4図は第3図に示したノードコ
ントローラにおける内部コントローラの入出力論理を示
す図表、第5図は第3図に示したノードコントローラの
動作例を示すタイミングチャート、第6図は第3図に示
したノードコントローラの直接接続により構成される直
列制御装置の各コントローラ間におけるフレーム信号の
伝送推移を模式的に示すタイムチャート、第8図は第7
図に示したノードコントローラにおける内部コントロー
ラの入出力論理を示す図表、第9図は第7図に示したノ
ードコントローラの動作例を示すタイムチャート、第10
図は第7図に示したノードコントローラの直列接続によ
り構成される直列制御装置の各コントローラ間における
フレーム信号の伝送推移を模式的に示すタイムチャー
ト、第12図は第11図に示したノードコントローラにおけ
る内部コントローラの入出力論理を示す図表、第13図は
第11図に示したノードコントローラの動作例を示すタイ
ムチャート、第15図は第14図に示したノードコントロー
ラにおける内部コントローラの入出力論理を示す図表、
第16図は第14図に示したノードコントローラの動作例を
示すタイミンクチャート、第18図は第17図に示したノー
ドコントローラにおける内部コントローラの入出力論理
を示す図表、第19図は第17図に示したノードコントロー
ラの動作例を示すタイミングチャート、第21図は第20図
に示したノードコントローラにおける内部コントローラ
の入出力論理を示す図表、第22図は第20図に示したノー
ドコントローラの動作例を示すタイミングチャート、第
23図および第24図はそれぞれ従来の制御装置の一例を示
すブロック図である。 10……マシンコントローラ、21S〜2nS……センサ群、21
A〜2nA……アクチュエータ群、30……メインコントロー
ラ、41〜4n,4q……ノードコントローラ、401……入力回
路、402……STI検出回路、403……STO検出回路、404…
…SP検出回路、405……エラーチェック回路、406……デ
ータ抽出回路、407……(i×j)ビットシフト回路、4
08……(i×j−k×l)ビットシフト回路、409……E
RR′生成回路、410……出力回路、411……データ生成回
路、412……ラッチ回路、413……アクチュエータ駆動信
号生成回路、414……(i×j)ビット遅延回路、415…
…(k×l−0.5)ビット遅延回路、416……TERR遅延回
路、417,423,424,425,429,432……内部コントローラ、4
18……αビットオフセット回路、420……(k×l)ビ
ットシフト回路、421……(k×l)ビット遅延回路、4
22……(TERR+k×l)遅延回路、426……TSPシフト回
路、427……(TSP+TERR)遅延回路、428……TSP遅延回
路、430……(k×l+TSP)シフト回路、431……(k
×l+TSP+TERR)遅延回路、SWO,SW11〜SW17,SW21〜SW
27,SW31〜SW34,SW41〜SW46,SW51〜SW54,SW61〜SW67……
イッチ回路、AD1〜AD4……アンドゲート、OR1,OR2……
オアゲート。FIG. 1 is a block diagram showing an outline of the configuration of an embodiment of a serial control device according to the present invention, and FIG. 2 is a concept of various frame signal forms and signal transfer protocols adopted in the serial control device. 3 is a schematic diagram showing FIG. 3, FIG. 7 and FIG. 11 and FIG.
FIGS. 17 and 20 are block diagrams showing an example of the configuration of a node controller applied to the same serial controller, and FIG. 4 is an input / output logic of the internal controller in the node controller shown in FIG. 5 is a timing chart showing an example of the operation of the node controller shown in FIG. 3, and FIG. 6 is a diagram showing the operation between the controllers of the serial controller constituted by the direct connection of the node controllers shown in FIG. 8 is a time chart schematically showing the transmission transition of the frame signal in FIG.
FIG. 9 is a chart showing the input / output logic of the internal controller in the node controller shown in FIG. 9, FIG. 9 is a time chart showing an operation example of the node controller shown in FIG.
7 is a time chart schematically showing the transition of frame signal transmission between the controllers of the serial controller constituted by the series connection of the node controllers shown in FIG. 7, and FIG. 12 is the node controller shown in FIG. 13 is a chart showing the input / output logic of the internal controller, FIG. 13 is a time chart showing an operation example of the node controller shown in FIG. 11, and FIG. 15 is an input / output logic of the internal controller in the node controller shown in FIG. Chart showing,
FIG. 16 is a timing chart showing an operation example of the node controller shown in FIG. 14, FIG. 18 is a table showing input / output logic of the internal controller in the node controller shown in FIG. 17, and FIG. 19 is FIG. 21 is a timing chart showing an example of the operation of the node controller shown in Fig. 21, Fig. 21 is a table showing the input / output logic of the internal controller in the node controller shown in Fig. 20, and Fig. 22 is the operation of the node controller shown in Fig. 20. Timing chart showing an example,
FIG. 23 and FIG. 24 are block diagrams each showing an example of a conventional control device. 10 …… Machine controller, 21S to 2nS …… Sensor group, 21
A to 2nA: Actuator group, 30: Main controller, 41 to 4n, 4q: Node controller, 401: Input circuit, 402: STI detection circuit, 403: STO detection circuit, 404 ...
... SP detection circuit, 405 ... error check circuit, 406 ... data extraction circuit, 407 ... (i x j) bit shift circuit, 4
08 …… (i × j−k × l) bit shift circuit, 409 …… E
RR 'generation circuit, 410 ... output circuit, 411 ... data generation circuit, 412 ... latch circuit, 413 ... actuator drive signal generation circuit, 414 ... (i x j) bit delay circuit, 415 ...
… (K × l−0.5) bit delay circuit, 416 …… T ERR delay circuit, 417,423,424,425,429,432 …… Internal controller, 4
18 …… α bit offset circuit, 420 …… (k × l) bit shift circuit, 421 …… (k × l) bit delay circuit, 4
22 …… (T ERR + k × l) delay circuit, 426 …… (T SP shift circuit), 427 …… (T SP + T ERR ) delay circuit, 428 …… T SP delay circuit, 430 …… (k × l + T SP ) Shift circuit, 431 …… (k
× l + T SP + T ERR ) Delay circuit, SWO, SW11 to SW17, SW21 to SW
27, SW31 to SW34, SW41 to SW46, SW51 to SW54, SW61 to SW67 ...
Switch circuit, AD 1 to AD 4 ... AND gate, OR 1 , OR 2 ...
OR gate.
Claims (30)
ータ出力対象となる第2の端末の多数と1つの制御手段
との間で信号の授受を実行するに、前記第1および第2
の端末、または第1の端末、または第2の端末に対応し
て、その1乃至複数をそれぞれ管理単位とした第1の端
末からの出力データの受入、若しくは第2の端末へのデ
ータ出力を直接的に実行する第1〜第nの複数のノード
コントローラを設け、また前記制御手段に対応して、前
記1および第2の端末を統括管理するメインコントロー
ラを設けて、これらメインコントローラと第1〜第nの
ノードコントローラとを各々信号線を介して環状に直列
接続するとともに、メインコントローラから発するフレ
ーム信号の第1〜第nのノードコントローラへの順次の
伝播に伴なって、ノードコントローラに受入される第1
の端末データの該フレーム信号への取り込み、若しくは
メインコントローラを通じて同フレーム信号に予め割り
付けられた第2の端末への出力データの各対応するノー
ドコントローラへの振り分けを行なう直列制御装置であ
って、 前記メインコントローラは、前記フレーム信号の1フレ
ーム中に、前記第1の端末データに関してその先頭位置
を示すための第1の識別コードと、前記第2の端末への
出力データに関してその先頭位置を示すための第2の識
別コードとを少なくとも具えて、これを送出し、 前記ノードコントローラは、フレーム信号に含まれる前
記第1および第2の識別コードの認識に基づいて第1の
端末データの該フレーム信号への付加、若しくは同フレ
ーム信号からの対応する第2の端末への出力データの抽
出を行なう ことを特徴とする直列制御装置。1. The first and second means for transmitting and receiving signals between a large number of first terminals to be data input targets and second terminals to be data output targets and one control means.
Corresponding to the first terminal, the first terminal, or the second terminal, accepting output data from the first terminal with one or more of them as management units, or outputting data to the second terminal. A plurality of first to n-th node controllers that directly execute the operations are provided, and a main controller that integrally manages the first and second terminals is provided corresponding to the control means. ~ The n-th node controller is connected in series in a ring shape via each signal line, and is received by the node controller as the frame signal emitted from the main controller is sequentially propagated to the 1st to n-th node controllers. First done
Of the terminal data of the terminal device into the frame signal or distributing the output data to the second terminal pre-allocated to the frame signal to the corresponding node controller through the main controller. The main controller indicates, in one frame of the frame signal, a first identification code for indicating the start position of the first terminal data and a start position for the output data to the second terminal. And transmitting the second identification code of the frame signal of the first terminal data based on the recognition of the first and second identification codes included in the frame signal. To the corresponding second terminal or output data from the same frame signal to the corresponding second terminal. Serial control apparatus according to claim.
ーラからの出力時、第1の識別コード、第2の識別コー
ド、および第2の端末への出力データ列、の順にフレー
ム構成される 請求項(1)記載の直列制御装置。2. The frame signal is composed of frames in the order of a first identification code, a second identification code, and an output data string to a second terminal when output from the main controller. 1) The serial control device described.
レーム信号の、前記第1の識別コードの直後に管理対象
となる第1の端末データを付加し、前記第2の識別コー
ドの直後の第2の端末用出力データを管理対象となる第
2の端末への出力データとして抽出する 請求項(2)記載の直列制御装置。3. The node controller adds the first terminal data to be managed immediately after the first identification code of the input frame signal, and adds the second terminal code immediately after the second identification code. The serial control device according to claim (2), wherein the terminal output data is extracted as output data to the second terminal to be managed.
レーム信号の、前記第2の識別コードの直前に管理対象
となる第1の端末データを付加し、同第2の識別コード
の直後の第2の端末用出力データを管理対象となる第2
の端末への出力データとして抽出する 請求項(2)記載の直列制御装置。4. The node controller adds the first terminal data to be managed immediately before the second identification code of the input frame signal, and adds the second terminal code immediately after the second identification code. Second output data for the terminal of the management target
The serial control device according to claim 2, wherein the serial control device is extracted as output data to the terminal.
信号の1フレーム中に、前記第2の端末用出力データ列
の終端位置を示すための第3の識別コードを更に具え
て、これを送出し、 前記ノードコントローラは、フレーム信号に含まれる前
記第1乃至第3の識別コードのうちの少なくとも2つの
コードの認識に基づいて第1の端末データの該フレーム
信号への付加、若しくは同フレーム信号からの対応する
第2の端末への出力データの抽出を行なう 請求項(2)記載の直列制御装置。5. The main controller further comprises a third identification code for indicating an end position of the second terminal output data string in one frame of the frame signal, and sends the third identification code. The node controller adds the first terminal data to the frame signal based on the recognition of at least two codes of the first to third identification codes included in the frame signal, or from the frame signal. The serial control device according to claim (2), wherein the output data to the corresponding second terminal is extracted.
レーム信号の、前記第2の識別コードの直前に管理対象
となる第1の端末データを付加し、前記第3の識別コー
ドの直前の第2の端末用出力データを管理対象となる第
2の端末への出力データとして抽出する 請求項(5)記載の直列制御装置。6. The node controller adds the first terminal data to be managed immediately before the second identification code of the input frame signal and adds the second terminal immediately before the third identification code. The serial controller according to claim (5), wherein the terminal output data is extracted as output data to the second terminal to be managed.
レーム信号の、前記第1の識別コードの直後に管理対象
となる第1の端末データを付加し、前記第3の識別コー
ドの直前の第2の端末用出力データを管理対象となる第
2の端末への出力データとして抽出する 請求項(5)記載の直列制御装置。7. The node controller adds first terminal data to be managed immediately after the first identification code of an input frame signal, and adds second terminal data immediately before the third identification code. The serial controller according to claim (5), wherein the terminal output data is extracted as output data to the second terminal to be managed.
1のシフト手段と、 入力フレーム信号を(i×j)−(k×1)ビットだけ
シフトする第2のシフト手段と、 入力フレーム信号からの前記第1の識別コードを検出す
る第1の検出手段と、 前記第1シフト手段によるシフト信号から前記第2の識
別コードを検出する第2の検出手段と、 前記第1の検出手段による検出出力を(i×j)ビット
分だけ遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入口に基づきそ
の第1の識別コードを、前記第1の検出手段の検出出力
に基づき管理対象となる第1の端末に関しての全データ
を、前記遅延手段の遅延出力に基づき前記第1のシフト
手段によるシフト信号を、前記第2の検出手段の検出出
力に基づき前記第2のシフト手段によるシフト信号を、
それぞれ次段ノードコントローラへの入力フレーム信号
として選択出力する 請求項(3)記載の直列制御装置。8. The node controller, for each of the first and second terminals that it manages, i: number of first terminals j: number of data bits per first terminal k: second terminal Number l: the number of data bits per second terminal, where (i × j) − (k × 1) ≧ 0, the input frame signal is shifted by (i × j) bits. First shift means, second shift means for shifting the input frame signal by (i * j)-(k * 1) bits, and first shift means for detecting the first identification code from the input frame signal. Detection means, second detection means for detecting the second identification code from the shift signal by the first shift means, and detection output by the first detection means delayed by (i × j) bits. A delay means, and at least Based on the detection output of the first detection means, all data related to the first terminal to be managed based on the detection output of the first detection means, and the first shift based on the delay output of the delay means. The shift signal by the second shift means based on the detection output of the second detection means,
The serial control device according to claim 3, wherein each of the serial control devices selectively outputs as an input frame signal to the next-stage node controller.
段に入力されるフレーム信号を見かけ上進めるオフセッ
ト手段を更に具える 請求項(8)記載の直列制御装置。9. The node controller, with respect to the first and second terminals, when (i × j) − (k × 1) <0, (i × j) − (k × 1) + α = 9. The serial control device according to claim 8, further comprising offset means for apparently advancing a frame signal input to the first and second shift means by an amount of α bits to be 0.
1のシフト手段と、 入力フレーム信号から前記第1の手段の識別コードを検
出する第1の検出手段と、 この第1の検出手段による検出出力を(i×j)ビット
分だけ遅延出力する第1の遅延手段と、 前記第1のシフト手段によるシフト信号から前記第2の
識別コードを検出する第2の検出手段と、 この第2の検出手段による検出出力を(k×1)ビット
分だけ遅延出力する第2の遅延手段と、 前記フレーム信号の入力に基づきその第1の識別コード
を、前記第1の検出手段の検出信号出力タイミングから
前記第1の遅延手段の遅延信号出力タイミングまで管理
対象となる第1の端末に関しての全データを、同第1の
遅延手段の遅延信号出力タイミング以降は前記第1のシ
フト手段によるシフト信号をそれぞれ選択出力する第1
の選択手段と この第1の選択手段による選択信号(k×l)ビット分
だけシフトする第2のシフト手段と、 初期状態においてこの第2のシフト手段によるシフト信
号を選択出力し、前記第2の遅延手段の遅延出力に基づ
き前記第1の選択手段による選択信号を選択出力する第
2の選択手段と、 を少なくとも具え、前記第2の選択手段による選択信号
をそれぞれ次段ノードコントローラへの入力フレーム信
号として出力する。 請求項(3)記載の直列制御装置。10. The first and second terminals respectively managed by the node controller are: i: number of first terminals j: number of data bits per first terminal k: second terminal Where l is the number of data bits per second terminal, the first shift means for shifting the input frame signal by (i × j) bits, and the first frame means for shifting the input frame signal from the first frame means From the first detection means for detecting the identification code, the first delay means for delaying the detection output by the first detection means by (i × j) bits, and the shift signal by the first shift means. Second detection means for detecting the second identification code; second delay means for delaying and outputting the detection output by the second detection means by (k × 1) bits; Based on its first identification From the detection signal output timing of the first detection means to the delay signal output timing of the first delay means, all data regarding the first terminal to be managed is stored in the delay signal of the first delay means. After the output timing, the first shift means selects and outputs the shift signals respectively by the first shift means.
Selection means and second shift means for shifting the selection signal (k × l) bits by the first selection means, and in the initial state, the shift signal by the second shift means is selectively output to output the second signal. Second selection means for selectively outputting the selection signal by the first selection means based on the delayed output of the delay means of 1., and inputting the selection signal by the second selection means to the next stage node controller, respectively. Output as a frame signal. The serial control device according to claim 3.
1のシフト手段と、 入力フレーム信号から前記第1の識別コードを検出する
検出手段と、 この検出手段による検出出力を(i×j)ビット分だけ
遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づきそ
の第1の識別コードを、前記検出手段の検出出力に基づ
き管理対象となる第1の端末に関しての全データ、前記
遅延手段の遅延出力に基づき前記シフト手段によるシフ
ト信号を、それぞれ次段ノードコントローラへの入力フ
レーム信号とし選択出力する 請求項(3)または(7)記載の直列制御装置。11. The node controller, for each of the first terminals to be managed, wherein i is the number of first terminals and j is the number of data bits per first terminal, the input frame signal is ( a first shift means for shifting by i × j) bits; a detecting means for detecting the first identification code from the input frame signal; and a detection output by this detecting means delayed by (i × j) bits. A delay unit, at least the first identification code based on the input of the frame signal, all data regarding the first terminal to be managed based on the detection output of the detection unit, and the delay output of the delay unit. The serial control according to claim (3) or (7), wherein the shift signal by the shift means is selectively output as an input frame signal to the next stage node controller based on Location.
フト手段と、 入力フレーム信号から前記第2の識別コードを検出する
検出手段と、 この検出手段による検出出力を(k×l)ビット分だけ
遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
記シフト手段によるシフト信号を、前記遅延手段の遅延
出力に基づき入力フレーム信号を、それぞれ次段ノード
コントローラへの入力フレーム信号として選択出力する 請求項(3)または(4)記載の直列制御装置。12. The node controller, for each of the second terminals to be managed, where k is the number of second terminals, l is the number of data bits per second terminal, and the input frame signal is ( shift means for shifting by k × l) bits, detecting means for detecting the second identification code from the input frame signal, and delay means for delaying the detection output by this detecting means by (k × l) bits. A shift signal by the shift means based on the input of the frame signal and an input frame signal based on the delayed output of the delay means are respectively selected and output as input frame signals to the next stage node controller. 3) or the serial controller according to (4).
だけシフトする第1のシフト手段と、 この第1のシフト手段によるシフト信号を更に(i×
j)ビットだけシフトする第2のシフト手段と、 入力フレーム信号から前記第2の識別コードを検出する
検出手段と、 この検出手段による検出出力を(i×j)ビット分だけ
遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
記第1のシフト手段によるシフト信号を、前記検出手段
の検出出力に基づき管理対象となる第1の端末に関して
の全データを、前記遅延手段の遅延出力に基づき前記第
2のシフト手段によるシフト信号を、それぞれ次段ノー
ドコントローラへの入力フレーム信号として選択出力す
る 請求項(4)または(6)記載の直列制御装置。13. The node controller, for each of the first terminals to be managed, wherein: i: number of first terminals j: number of data bits per first terminal The first shift means for shifting by the number of bits of the second identification code, and the shift signal by the first shift means are further (i ×
j) second shifting means for shifting by bits, detecting means for detecting the second identification code from the input frame signal, and delay means for delaying the detection output by the detecting means by (i × j) bits. And at least the shift signal by the first shift means based on the input of the frame signal, all data regarding the first terminal to be managed based on the detection output of the detection means, 7. The serial control device according to claim 4, wherein the shift signal by the second shift means is selectively output as an input frame signal to the next-stage node controller based on the delayed output.
だけシフトする第1のシフト手段と、 この第1のシフト手段によるシフト信号を更に(k×
l)ビットだけシフトする第2のシフト手段と、 入力フレーム信号から前記第3の識別コードを検出する
検出手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
記第2のシフト手段によるシフト信号を、前記検出手段
の検出出力に基づき前記第1のシフト手段によるシフト
信号を、それぞれ次段ノードコントローラへの入力フレ
ーム信号として選択出力する 請求項(6)または(7)記載の直列制御装置。14. The node controller, with respect to each of the second terminals to be managed, where k is the number of second terminals, and l is the number of data bits per second terminal, the input frame signal is The first shift means for shifting the number of bits of the third identification code and the shift signal by the first shift means are further (k ×
l) at least a second shift means for shifting the bit and a detection means for detecting the third identification code from the input frame signal, and the shift signal by the second shift means based on the input of the frame signal. The serial control device according to claim 6 or 7, wherein the shift signal from the first shift means is selectively output as an input frame signal to the next-stage node controller based on the detection output of the detection means.
第2の端末を管理対象とする第1種のノードコントロー
ラと、第1の端末のみを管理対象とする第2種のノード
コントローラと、第2の端末のを管理対象とする第3種
のノードコントローラと、の3種のノードコントローラ
からなり、このうちの少なくとも2種のノードコントロ
ーラが前記メインコントローラに対して環状に直列接続
される 請求項(3)または(4)または(6)または(7)記
載の直列制御装置。15. The node controller includes a first-type node controller that manages first and second terminals, a second-type node controller that manages only the first terminal, and a second-type node controller. A third type of node controller that manages the terminal of, and three types of node controllers, and at least two types of the node controllers are serially connected to the main controller in series. 3) or (4) or (6) or (7).
々管理する第1および第2の端末に関して、 i:第1の端末の数 j:第1の端末1個当りについてのデータビット数 k:第2の端末の数 l:第2の端末1個当りについてのデータビット数 であって、(i×j)−(k×l)≧0とするとき、 入力フレーム信号を(i×j)ビットだけシフトとする
第1のシフト手段と、 入力フレーム信号を(i×j−k×l)ビットだけシフ
トする第2のシフト手段と、 入力フレーム信号からの前記第1の識別コードを検出す
る第1の検出手段と、 前記第1シフト手段によるシフト信号から前記第2の識
別コードを検出する第2の検出手段と、 前記第1の検出手段による検出出力を(i×j)ビット
分だけ遅延出力する第1の遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づきそ
の第1の識別コードを、前記第1の検出手段の検出出力
に基づき管理対象となる第1の端末に関しての全データ
を、前記遅延手段の遅延出力に基づき前記第1のシフト
手段によるシフト信号を、前記第2の検出手段の検出出
力に基づき前記第2のシフト手段によるシフト信号を、
それぞれ次段ノードコントローラへの入力フレーム信号
として選択出力し、 前記第2種のノードコントローラは、 各々管理する第1の端末に関して、 a:第1の端末の数 b:第1の端末1個当りについてのデータビット数 とするとき、 入力フレーム信号を(a×b)ビットだけシフトする第
3のシフト手段と、 入力フレーム信号から前記第1の識別コードを検出する
第3の検出手段と、 この第3の検出手段による検出出力を(a×b)ビット
分だけ遅延出力する第2の遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づきそ
の第1の識別コードを、前記第3の検出手段の検出出力
に基づき管理対象となる第1の端末に関しての全データ
を、前記第2の遅延手段の遅延出力に基づき前記第3の
シフト手段によるシフト信号を、それぞれ次段ノードコ
ントローラへの入力フレーム信号として選択出力し、 前記第3種のノードコントローラは、 各々管理する第2の端末に関して、 c:第2の端末の数 d:第2の端末1個当りについてのデータビット数 とするとき、 入力フレーム信号を(c×d)ビットだけシフトする第
4のシフト手段と、 入力フレーム信号から前記第2の識別コードを検出する
第4の検出手段と、 この第4の検出手段による検出出力を(c×d)ビット
分だけ遅延出力する第3の遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
記第4のシフト手段によるシフト信号を、前記第3の遅
延手段の遅延出力に基づき入力フレーム信号を、それぞ
れ次段ノードコントローラへの入力フレーム信号として
選択出力する 請求項(15)記載の直列制御装置。16. The first-type node controller respectively manages first and second terminals, i: the number of first terminals j: the number of data bits per first terminal k: Number of second terminals l: number of data bits per second terminal, where (i × j) − (k × l) ≧ 0, the input frame signal is (i × j) First shift means for shifting only by bits, second shift means for shifting the input frame signal by (i × j−k × l) bits, and detecting the first identification code from the input frame signal. First detection means, second detection means for detecting the second identification code from the shift signal by the first shift means, and detection output by the first detection means for (i × j) bits. A first delay means for delaying output; The first identification code based on the input of the frame signal, all the data relating to the first terminal to be managed based on the detection output of the first detection means, and the first data based on the delayed output of the delay means. The shift signal by the first shift means, the shift signal by the second shift means based on the detection output of the second detection means,
Each of the second-type node controllers selectively outputs as an input frame signal to the next-stage node controller, and with respect to each of the first terminals managed by: a: the number of first terminals b: per first terminal And a third shift means for shifting the input frame signal by (a × b) bits, and a third detecting means for detecting the first identification code from the input frame signal. A second delay means for delaying the detection output of the third detection means by (a × b) bits, and outputting the first identification code based on the input of the frame signal to the third delay means. Based on the detection output of the detection means, all data regarding the first terminal to be managed, and based on the delay output of the second delay means, the shift signal by the third shift means, The second-stage node controller selectively outputs the frame signal as an input frame signal, and the third-type node controller respectively manages the second terminals, c: the number of second terminals, d: per second terminal And a fourth shift means for shifting the input frame signal by (c × d) bits, and a fourth detecting means for detecting the second identification code from the input frame signal. A third delay means for delaying the detection output of the fourth detection means by (c × d) bits and outputting the shift signal by the fourth shift means based on the input of the frame signal, The serial control device according to claim 15, wherein the input frame signal is selectively output as an input frame signal to the next-stage node controller based on the delay output of the third delay means. .
段に入力されるフレーム信号を見かけ上進めるオフセッ
ト手段を更に具える 請求項(16)記載の直列制御装置。17. The node controller of the first type is (ixj)-(kx) when (ixj)-(kxl) <0 with respect to the first and second terminals. 17. The serial control device according to claim 16, further comprising: offset means for apparently advancing a frame signal input to the first and second shift means by an α bit for l) + α = 0.
1のシフト手段と、 入力フレーム信号から前記第1の識別コードを検出する
第1の検出手段と、 この第1の検出手段による検出出力を(i×j)ビット
分だけ遅延出力する第1の遅延手段と、 前記第1のシフト手段によるシフト信号から前記第2の
識別コードを検出する第2の検出手段と、 この第2の検出手段による検出出力を(k×l)ビット
分だけ遅延出力する第2の遅延手段と、 前記フレーム信号の入力に基づきその第1の識別コード
を、前記第1の検出手段の検出信号出力タイミングから
前記第1の遅延手段の遅延信号出力タイミングまで、管
理対象となる第1の端末に関しての全データを、同第1
の遅延手段の遅延信号出力タイミング以降は前記第1の
シフト手段によるシフト信号をそれぞれ選択出力する第
1の選択手段と、 この第1の選択手段による選択信号を(k×l)ビッ分
だけシフトする第2のシフト手段と、 初期状態においてこの第2のシフト手段によるシフト信
号を選択出力し、前記第2の遅延手段の遅延出力に基づ
き前記第1の選択手段による選択信号を選択出力する第
2の選択手段と、 を少なくとも具え、前記第2の選択手段による選択信号
をそれぞれ次段ノードコントローラへの入力フレーム信
号として出力し、 前記第2種のノードコントローラは、 各々管理する第1の端末に関して、 a:第1の端末の数 b:第1の端末1個当りについてのデータビット数 とするとき、 入力フレーム信号を(a×b)ビットだけシフトする第
3のシフト手段と、 入力フレーム信号から前記第1の識別コードを検出する
第3の検出手段と、 この検出手段による検出出力を(a×b)ビット分だけ
遅延出力する第2の遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づきそ
の第1の識別コードを、前記第3の検出手段の検出出力
に基づき管理対象となる第1の端末に関しての全データ
を、前記第3の遅延手段の遅延出力に基づき前記第3の
シフト手段によるシフト信号を、それぞれ次段ノードコ
ントローラへの入力フレーム信号として選択出力し、 前記第3種のノードコントローラは、 各々管理する第2の端末に関して、 c:第2の端末の数 d:第2の端末1個当りについてのデータビット数 とするとき、 入力フレーム信号を(c×d)ビットだけシフトする第
4のシフト手段と、 入力フレーム信号から前記第2の識別コードを検出する
第4の検出手段と、 この第4の検出手段による検出出力を(c×d)ビット
分だけ遅延出力する第4の遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
記第4のシフト手段によるシフト信号を、前記第4の遅
延手段の遅延出力に基づき入力フレーム信号を、それぞ
れ次段ノードコントローラへの入力フレーム信号として
選択出力する 請求項(15)記載の直列制御装置。18. The first-type node controller respectively relates to first and second terminals managed by: i: number of first terminals j: number of data bits per first terminal k: Number of second terminals l: When the number of data bits per one second terminal is set, first shift means for shifting the input frame signal by (i × j) bits, and A first detecting means for detecting the identification code of No. 1, a first delay means for delaying and outputting the detection output by the first detecting means by (i × j) bits, and a shift by the first shift means. Second detection means for detecting the second identification code from the signal; second delay means for delaying the detection output of the second detection means by (k × l) bits; Its first identification based on input The over-de, from the detection signal output timing of the first detecting means to the delayed signal output timing of the first delay means, all data regarding the first terminal to be managed, the first
After the delay signal output timing of the delay means, the first selecting means for selectively outputting the shift signal by the first shifting means and the selection signal by the first selecting means are shifted by (k × l) bits. A second shift means for selectively outputting the shift signal by the second shift means in the initial state, and selectively outputting the select signal by the first select means based on the delay output of the second delay means. And a second selection unit for outputting a selection signal by the second selection unit as an input frame signal to the next-stage node controller, and the second-type node controller manages the first terminal respectively. With respect to a: the number of first terminals, b: the number of data bits per first terminal, the input frame signal is shifted by (a × b) bits. A third shift means, a third detection means for detecting the first identification code from the input frame signal, and a second delay for delaying the detection output of the detection means by (a × b) bits. And a first identification code based on the input of the frame signal, all data relating to the first terminal to be managed based on the detection output of the third detection means, the third identification code, The shift signal by the third shift means is selectively output as an input frame signal to the next-stage node controller based on the delay output of the delay means, and the third type node controller respectively controls the second terminal Where c is the number of second terminals, and d is the number of data bits per second terminal, the input frame signal is shifted by (c × d) bits. Shift means, fourth detecting means for detecting the second identification code from the input frame signal, and fourth delay means for delaying the detection output of the fourth detecting means by (c × d) bits. And a shift signal by the fourth shift means based on the input of the frame signal, an input frame signal based on the delayed output of the fourth delay means, and an input frame signal to the next-stage node controller, respectively. The serial control device according to claim 15, wherein the serial control device selectively outputs the serial control signal.
ローラからの出力時、第2の識別コード、第2の端末用
出力データ列、および第1の識別コードの順にフレーム
構成される 請求項(1)記載の直列制御装置。19. The frame signal, when output from the main controller, comprises frames in the order of a second identification code, a second terminal output data string, and a first identification code. The serial control device described.
フレーム信号の、前記第2の識別コードの直後の第2の
端末用出力データを管理対象となる第2の端末への出力
データとして抽出し、前記第1の識別コードの直後に管
理対象となる第1の端末データを付加する 請求項(19)記載の直列制御装置。20. The node controller extracts output data for a second terminal of an input frame signal immediately after the second identification code as output data to a second terminal to be managed, The serial control device according to claim (19), wherein the first terminal data to be managed is added immediately after the first identification code.
フレーム信号の、前記第1の識別コードの直前の第2の
端末用出力データを管理対象となる第2の端末への出力
データとして抽出し、同第1の識別コードの直後に管理
対象となる第1の端末データを付加する 請求項(19)記載の直列制御装置。21. The node controller extracts output data for a second terminal of the input frame signal immediately before the first identification code as output data to a second terminal to be managed, The serial control device according to claim 19, wherein the first terminal data to be managed is added immediately after the first identification code.
ム信号の1フレーム中に、前記第1の端末データ列の終
端位置を示すための第3の識別コードを更に具えて、こ
れを送出し、 前記ノードコントローラは、フレーム信号に含まれる前
記第1乃至第3の識別コードのうちの少なくとも2つの
コードの認識に基づいて第1の端末データの該フレーム
信号への付加、若しくは同フレーム信号からの対応する
第2の端末への出力データの抽出を行なう 請求項(19)記載の直列制御装置。22. The main controller further comprises a third identification code for indicating an end position of the first terminal data string in one frame of the frame signal, and sends the third identification code, The controller adds the first terminal data to the frame signal based on the recognition of at least two codes of the first to third identification codes included in the frame signal, or responds from the frame signal. The serial control device according to claim 19, wherein the output data to the second terminal is extracted.
フレーム信号の、前記第1の識別コードの直前の第2の
端末用出力データを管理対象となる第2の端末への出力
データとして抽出し、前記第3の識別コードの直前に管
理対象となる第1の端末データを付加する 請求項(22)記載の直列制御装置。23. The node controller extracts output data for a second terminal of an input frame signal immediately before the first identification code as output data to a second terminal to be managed, The serial control device according to claim (22), wherein the first terminal data to be managed is added immediately before the third identification code.
フレーム信号の、前記第2の識別コードの直後の第2の
端末用出力データを管理対象となる第2の端末への出力
データとして抽出し、前記第3の識別コードの直前に管
理対象となる第1の端末データを付加する 請求項(22)記載の直列制御装置。24. The node controller extracts output data for the second terminal of the input frame signal immediately after the second identification code as output data to the second terminal to be managed, The serial control device according to claim (22), wherein the first terminal data to be managed is added immediately before the third identification code.
の制御手段との間で信号の授受を実行するに、前記端末
に対応して、その1乃至複数をそれぞれ管理単位とした
端末からの出力データの受入を直接的に実行する第1〜
第nの複数のノードコントローラを設け、また前記制御
手段に対応して、前記端末を統括管理するメインコント
ローラを設けて、これらメインコントローラと第1〜第
nのノードコントローラとを各々信号線を介して環状に
直列接続するとともに、メインコントローラから発する
フレーム信号の第1〜第nのノードコントローラへの順
次の伝播に伴なって、ノードコントローラに受入される
端末データの該フレーム信号への取り込みを行なう直列
制御装置であって、 前記メインコントローラは、前記フレーム信号の1フレ
ーム中に、前記端末データの先頭位置を示すための第1
の識別コードおよび前記端末データ列の終端位置を示す
ための第2の識別コードを少なくとも具えて、これを送
出し、 前記ノードコントローラは、フレーム信号に含まれる前
記第1および第2の識別コードのうちの少なくとも第2
の識別コードの認識に基づいて端末データの該フレーム
信号への付加を行なう ことを特徴とする直列制御装置。25. When signals are exchanged between a large number of terminals to which data is to be input and one control means, one or a plurality of terminals corresponding to the terminals are used as management units. First to directly execute the acceptance of output data
A plurality of n-th node controllers are provided, and a main controller that integrally manages the terminal is provided corresponding to the control means, and the main controller and the first to n-th node controllers are respectively provided via signal lines. Are connected in series in an annular manner, and the terminal data accepted by the node controller is taken into the frame signal as the frame signal emitted from the main controller is sequentially propagated to the first to nth node controllers. A serial controller, wherein the main controller is a first controller for indicating a start position of the terminal data in one frame of the frame signal.
Of the first identification code and the second identification code for indicating the terminal position of the terminal data string, and sends the identification code, and the node controller outputs the first identification code and the second identification code included in the frame signal. At least the second of them
A serial controller characterized in that terminal data is added to the frame signal based on recognition of the identification code of.
だけシフトする第1のシフト手段と、 この第1のシフト手段によるシフト信号を更に(i×
j)ビットだけシフトする第2のシフト手段と、 入力フレーム信号から前記第2の識別コードを検出する
検出手段と、 この検出手段による検出出力を(i×j)ビット分だけ
遅延出力する遅延手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
記第1のシフト手段によるシフト信号を、前記検出手段
の検出出力に基づき管理対象となる端末に関しての全デ
ータを、前記遅延手段の遅延出力に基づき前記第2のシ
フト手段によるシフト信号を、それぞれ次段ノードコン
トローラへの入力フレームとして選択出力する 請求項(25)記載の直列制御装置。26. With respect to each terminal to be managed, the node controller, wherein i is the number of terminals and j is the number of data bits per terminal, the input frame signal corresponds to the number of bits of the second identification code. The first shift means for shifting only by the shift signal, and the shift signal by the first shift means are further (i ×
j) second shifting means for shifting by bits, detecting means for detecting the second identification code from the input frame signal, and delay means for delaying the detection output by the detecting means by (i × j) bits. And at least a shift signal by the first shift means based on the input of the frame signal, and all data regarding a terminal to be managed based on the detection output of the detection means to the delay output of the delay means. The serial control device according to claim (25), wherein the shift signal by the second shift means is selectively output as an input frame to the next-stage node controller based on the basis.
の制御手段との間で信号の授受を実行するに、前記端末
に対応して、その1乃至複数をそれぞれ管理単位とした
端末へのデータ出力を直接的に実行する第1〜第nの複
数のノードコントローラを設け、また前記制御手段に対
応して、前記端末を統括管理するメインコントローラを
設けて、これらメインコントローラと第1〜第nのノー
ドコントローラとを各々信号線を介して直列接続すると
ともに、メインコントローラから発生するフレーム信号
の第1〜第nのノードコントローラへの順次の伝播に伴
なって、メインコントローラを通じて該フレーム信号に
予め割り付けられた端末への出力データの各対応するノ
ードコントローラへの振り分けを行なう直列制御装置で
あって、 前記メインコントローラは、前記フレーム信号の1フレ
ーム中に、前記端末への出力データに関してその先頭位
置を示すための第1の識別コード、および前記端末用出
力データ列の終端位置を示すための第2の識別コードを
少なくとも具えて、これを送出し、 前記ノードコントローラは、フレーム信号に含まれる前
記第1および第2の識別コードのうちの少なくとも第2
の識別コードの認識にもとづいて該フレーム信号からの
対応する端末への出力データの抽出を行なう ことを特徴とする直列制御装置。27. When signals are exchanged between a large number of terminals to which data is to be output and one control means, one or more terminals corresponding to the terminals are used as management units. A plurality of first to nth node controllers that directly execute data output are provided, and a main controller that integrally manages the terminal is provided corresponding to the control means. n node controllers are connected in series via respective signal lines, and the frame signals generated from the main controller are sequentially transmitted to the 1st to n-th node controllers, and are converted to the frame signals through the main controller. A serial control device for distributing output data to a terminal allocated in advance to each corresponding node controller, comprising: The controller, in one frame of the frame signal, includes a first identification code for indicating a head position of output data to the terminal and a second identification code for indicating an end position of the terminal output data string. The node controller is provided with at least an identification code and transmits the identification code, wherein the node controller includes at least a second identification code of the first and second identification codes included in a frame signal.
A serial controller characterized in that the output data from the frame signal to the corresponding terminal is extracted based on the recognition of the identification code.
だけシフトする第1のシフト手段と、 この第1のシフト手段によるシフト信号を更に(k×
l)ビットだけシフトする第2のシフト手段と、 入力フレーム信号から前記第2の識別コードを検出する
検出手段と、 を少なくとも具え、前記フレーム信号の入力に基づき前
記第2のシフト手段によるシフト信号を、前記検出手段
の検出出力に基づき前記第1のシフト手段によるシフト
信号を、それぞれ次段ノードコントローラへの入力フレ
ーム信号として選択出力する 請求項(27)記載の直列制御装置。28. The node controller, for each terminal to be managed, where k is the number of terminals, l is the number of data bits per terminal, and the input frame signal is equal to the second identification code and the number of bits. The first shift means for shifting only by the shift signal by the first shift means and (k ×
l) at least a second shift means for shifting the bit and a detection means for detecting the second identification code from the input frame signal, and the shift signal by the second shift means based on the input of the frame signal. 28. The serial controller according to claim 27, wherein the shift signals from the first shift means are selectively output as input frame signals to the next-stage node controller based on the detection output of the detection means.
nのノードコントローラは、環状に直列接続される 請求項(27)または(28)記載の直列制御装置。29. The serial controller according to claim 27, wherein the main controller and the first to nth node controllers are connected in series in a ring shape.
nのノードコントローラとは、メインコントローラを先
頭として第1〜第nのノードコントローラがこれにデジ
ーチェーン状に直列接続される 請求項(27)または(28)記載の直列制御装置。30. The main controller and the first to n-th node controllers are serially connected to the first to n-th node controllers in the form of a daisy chain, with the main controller being the head. Alternatively, the serial control device according to (28).
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