JP2602574B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 この発明は半導体装置の製造方法に関し、更に詳しく
は200〜100GΩの高抵抗を有するポリシリコン部を備え
たSRAMに関するものである。
は200〜100GΩの高抵抗を有するポリシリコン部を備え
たSRAMに関するものである。
（ロ）従来の技術 従来この種高抵抗多結晶シリコン膜（以下、高抵抗部
という）を備えた装置の製造過程においては、第５図に
示すように、まず、CVD法によって形成されたSiO2膜26
を有するSi基板22上に、高抵抗部20を形成してから、CV
D法によるSiN膜21を高抵抗部を含むSi基板22上に堆積し
て、高抵抗部20を保護するようにSiN膜で21で被う構造
がとられる。
という）を備えた装置の製造過程においては、第５図に
示すように、まず、CVD法によって形成されたSiO2膜26
を有するSi基板22上に、高抵抗部20を形成してから、CV
D法によるSiN膜21を高抵抗部を含むSi基板22上に堆積し
て、高抵抗部20を保護するようにSiN膜で21で被う構造
がとられる。
これは、高抵抗部20の電気抵抗値が、その後のプラズ
マプロセス工程、例えば、プラズマCVD法によるCVD膜を
堆積したり、RIEによるエッチングをおこなったりする
工程やH2シンターを経ることにより、低下することを防
ぐためである。
マプロセス工程、例えば、プラズマCVD法によるCVD膜を
堆積したり、RIEによるエッチングをおこなったりする
工程やH2シンターを経ることにより、低下することを防
ぐためである。
その後、全面にBPSG膜23を積層した後、これを、900
〜950℃の高温下、N2ガス雰囲気中でメルトさせ、続い
て、BPSG膜23からSi基板22に至るコンタクトホール24を
公知の方法で形成し、最後に、スパッタリング法により
メタル配線25を形成するようにしていた。なお、26は表
面に凹凸を有する下地パターンであるSiO2のCVD膜であ
る。
〜950℃の高温下、N2ガス雰囲気中でメルトさせ、続い
て、BPSG膜23からSi基板22に至るコンタクトホール24を
公知の方法で形成し、最後に、スパッタリング法により
メタル配線25を形成するようにしていた。なお、26は表
面に凹凸を有する下地パターンであるSiO2のCVD膜であ
る。
（ハ）発明が解決しようとする課題 しかし、このSiN膜21を高抵抗Poly−Si膜20上に被う
構造は、以下のような基本的な問題を有している。すな
わち、 SiN保護膜21を残したまま、コンタクトホール24の形
成プロセスを行うと、コンタクトホール部側壁のSiN膜
が、第５図に示すように、ひさし状に突出した突出部21
aを有する形状になる。これは、コンタクトホール部を
エッチングして形成する場合、下地のCVD酸化膜26とSiN
膜21のエッチング選択比が異なるためである。このよう
な形にコンタクトホール24が形成された場合、コンタク
トホール内にメタル配線がうまく入り込まず、ひさし21
aによって分断され、上メタル部25aと下メタル部25bに
断線する危険が生じる。
構造は、以下のような基本的な問題を有している。すな
わち、 SiN保護膜21を残したまま、コンタクトホール24の形
成プロセスを行うと、コンタクトホール部側壁のSiN膜
が、第５図に示すように、ひさし状に突出した突出部21
aを有する形状になる。これは、コンタクトホール部を
エッチングして形成する場合、下地のCVD酸化膜26とSiN
膜21のエッチング選択比が異なるためである。このよう
な形にコンタクトホール24が形成された場合、コンタク
トホール内にメタル配線がうまく入り込まず、ひさし21
aによって分断され、上メタル部25aと下メタル部25bに
断線する危険が生じる。
550Å厚のSiN膜21を高抵抗Poly−Si膜20上に直接堆積
した場合、コンタクトホール形成時に何らかのエッチン
グバラツキにより、ラウンドエッチがSiN膜21まで達し
てしまった場合、ひきつづき行なわれるコンタクトプラ
ズマエッチによってSiN膜21がエッチングされ、図示Ａ
で示す矢印先端が示す領域で肩やぶれ［第６図参照］が
起こり、高抵抗部20に達する穴27が形成され、コンタク
ト部でショートしたり、耐圧不良となるおそれがある。
した場合、コンタクトホール形成時に何らかのエッチン
グバラツキにより、ラウンドエッチがSiN膜21まで達し
てしまった場合、ひきつづき行なわれるコンタクトプラ
ズマエッチによってSiN膜21がエッチングされ、図示Ａ
で示す矢印先端が示す領域で肩やぶれ［第６図参照］が
起こり、高抵抗部20に達する穴27が形成され、コンタク
ト部でショートしたり、耐圧不良となるおそれがある。
（ニ）課題を解決するための手段 この発明は、表面が凹凸形状の第１絶縁層を介してそ
の凸部表面に多結晶シリコンの高抵抗部を有する半導体
基板上に、全面に、少なくともSiNの保護層を積層し、
さらにボロンを少なくとも不純物として含む層間絶縁層
を積層した後、第１絶縁層の凹部領域に層間絶縁層から
半導体基板表面に至るコンタクトホールを形成し、メタ
ル配線をおこなうに際して、半導体基板上に、全面に、
耐エッチング用バリア層を形成した後、SiNの保護層を
形成し、続いて、予めその保護層を少なくともコンタク
トホール形成領域を含みこれより若干幅広くパターニン
グによって除去し、しかる後、全面に、層間絶縁膜を積
層し、コンタクトホールを形成することを特徴とする半
導体装置の製造方法である。
の凸部表面に多結晶シリコンの高抵抗部を有する半導体
基板上に、全面に、少なくともSiNの保護層を積層し、
さらにボロンを少なくとも不純物として含む層間絶縁層
を積層した後、第１絶縁層の凹部領域に層間絶縁層から
半導体基板表面に至るコンタクトホールを形成し、メタ
ル配線をおこなうに際して、半導体基板上に、全面に、
耐エッチング用バリア層を形成した後、SiNの保護層を
形成し、続いて、予めその保護層を少なくともコンタク
トホール形成領域を含みこれより若干幅広くパターニン
グによって除去し、しかる後、全面に、層間絶縁膜を積
層し、コンタクトホールを形成することを特徴とする半
導体装置の製造方法である。
すなわち、問題点は、具体的には第２図に示すよう
に、コンタクトホール部１にSiN膜２が露出しないよう
にあらかじめ、SiN膜堆積形成後、そのコンタクトホー
ル形成領域を除去し、コンタクトホール径よりも大きな
間隔を有するSiN膜にパターニングすることによって解
決される。なお、31は下地パターンSiO2・CVD膜、４は
高抵抗Poly−Si部、５はBPSG膜、６はメタル配線、７は
Si基板である。
に、コンタクトホール部１にSiN膜２が露出しないよう
にあらかじめ、SiN膜堆積形成後、そのコンタクトホー
ル形成領域を除去し、コンタクトホール径よりも大きな
間隔を有するSiN膜にパターニングすることによって解
決される。なお、31は下地パターンSiO2・CVD膜、４は
高抵抗Poly−Si部、５はBPSG膜、６はメタル配線、７は
Si基板である。
また、問題点は、具体的には第３図に示すように、
SiN膜２とPoly−Si膜４の間にCVD酸化膜９を耐エッチン
グ用バリア層として堆積することによって解決される。
この際、SiN2膜の膜厚を適正化すること、すなわち、膜
厚を550Å以上、好ましくは1000Å以上に設定すれば良
い。これはSiN膜のエッチングの進み具合を遅らせるた
めである。
SiN膜２とPoly−Si膜４の間にCVD酸化膜９を耐エッチン
グ用バリア層として堆積することによって解決される。
この際、SiN2膜の膜厚を適正化すること、すなわち、膜
厚を550Å以上、好ましくは1000Å以上に設定すれば良
い。これはSiN膜のエッチングの進み具合を遅らせるた
めである。
（ホ）作用 問題点のSiN膜のひさしはコンタクトホール部でSiN
膜をエッチングする際に発生するものである。従って、
コンタクトホール形成前に、予めSiN保護膜をパターニ
ングしてコンタクトホール部にSiN膜が存在しないよう
にすることが、コンタクトホール部加工時の信頼性を大
きく向上させる。
膜をエッチングする際に発生するものである。従って、
コンタクトホール形成前に、予めSiN保護膜をパターニ
ングしてコンタクトホール部にSiN膜が存在しないよう
にすることが、コンタクトホール部加工時の信頼性を大
きく向上させる。
問題点の解決手段はコンタクトホール形成時のwet
によるHF系でのエッチングであるラウンドエッチがSiN
膜まで達してしまった場合で、なおかつコンタクトホー
ル形成時のコンタクトプラズマエッチによってSiN膜が
エッチングされてしまった場合においても、SiN膜下のC
VD酸化膜が、バリヤとなってSiN膜の肩やぶれを防ぐと
いうものである。
によるHF系でのエッチングであるラウンドエッチがSiN
膜まで達してしまった場合で、なおかつコンタクトホー
ル形成時のコンタクトプラズマエッチによってSiN膜が
エッチングされてしまった場合においても、SiN膜下のC
VD酸化膜が、バリヤとなってSiN膜の肩やぶれを防ぐと
いうものである。
コンタクト加工形成時のエッチングは通常３ステップ
のエッチングを用いて行われるのが一般的である。上述
した従来例も以下に述べる本実施例もこの公知の手法を
用いている。
のエッチングを用いて行われるのが一般的である。上述
した従来例も以下に述べる本実施例もこの公知の手法を
用いている。
すなわち、コンタクトホール形成時のレジストパター
ン30を有するSi基板７において、第１ステップは、第４
図（ａ）に示すように、HF系によるwetエッチ（ラウン
ドエッチ）であり、HFにより酸化膜系のCVD膜（BPSG）
５が主にエッチングされる。SiN膜はほとんどエッチン
グされない。
ン30を有するSi基板７において、第１ステップは、第４
図（ａ）に示すように、HF系によるwetエッチ（ラウン
ドエッチ）であり、HFにより酸化膜系のCVD膜（BPSG）
５が主にエッチングされる。SiN膜はほとんどエッチン
グされない。
第２ステップは、第４図（ｂ）に示すように、RIEに
よる酸化膜系のCVD膜のエッチング（RIE＋CHF3＋CF4＋A
r）で、コンタクトホールを完全に開孔するために行な
われる。この条件においてもSiN膜はほとんどエッチン
グされない。
よる酸化膜系のCVD膜のエッチング（RIE＋CHF3＋CF4＋A
r）で、コンタクトホールを完全に開孔するために行な
われる。この条件においてもSiN膜はほとんどエッチン
グされない。
そして、最終ステップ［第４図（ｃ）参照］におい
て、メタル配線とコンタクト底部でのオーミック接触を
とるために、Si基板７がエッチングされるエッチング条
件（RIE＋CF4＋O2）でコンタクトプラズマエッチが実施
される。この時は、酸化膜系のCVD膜は、ほとんどエッ
チングされないが、Si基板７及びSiN膜（図示せず）が
エッチングされてしまうのである。
て、メタル配線とコンタクト底部でのオーミック接触を
とるために、Si基板７がエッチングされるエッチング条
件（RIE＋CF4＋O2）でコンタクトプラズマエッチが実施
される。この時は、酸化膜系のCVD膜は、ほとんどエッ
チングされないが、Si基板７及びSiN膜（図示せず）が
エッチングされてしまうのである。
（ヘ）実施例 第１図はこの発明の一実施例によって得られた半導体
装置Ｆを示す。この装置が製造されるまでのプロセスを
以下に詳細に説明するが、第１図のみを用いて説明す
る。
装置Ｆを示す。この装置が製造されるまでのプロセスを
以下に詳細に説明するが、第１図のみを用いて説明す
る。
まず、表面が凹凸形状のSiO2・CVD膜３を介してその
凸部表面に高抵抗Pol−Si部４が形成されたSI基板７上
に、全面に、常圧CVD装置によりSiH4＋O2ガス中約400℃
において、耐エッチング用バリア層としてのNSG膜９を1
000Å堆積形成する。その後この膜９を900℃N2雰囲気中
でアニールしてひきつづき全面に、SiN膜２を約550ÅLP
CVDで堆積する。
凸部表面に高抵抗Pol−Si部４が形成されたSI基板７上
に、全面に、常圧CVD装置によりSiH4＋O2ガス中約400℃
において、耐エッチング用バリア層としてのNSG膜９を1
000Å堆積形成する。その後この膜９を900℃N2雰囲気中
でアニールしてひきつづき全面に、SiN膜２を約550ÅLP
CVDで堆積する。
この際、SiN膜は、SiH4＋NH3の混合ガスを用いてで形
成しても、SiH2Cl2＋NH3の混合ガスを用いて形成しても
良い。しかし、PE−SiN（プラズマSiNは高抵抗Poly膜４
の抵抗値を下げるのでよくない）は不適である。
成しても、SiH2Cl2＋NH3の混合ガスを用いて形成しても
良い。しかし、PE−SiN（プラズマSiNは高抵抗Poly膜４
の抵抗値を下げるのでよくない）は不適である。
次に、このSiN膜２を以後に形成されるコンタクトホ
ール部に残らないようにパターニングする。このパター
ニングは通常知られた方法、例えば、レジストによるパ
ターニング＋RIEによるSiN膜のエッチングを用いる。
ール部に残らないようにパターニングする。このパター
ニングは通常知られた方法、例えば、レジストによるパ
ターニング＋RIEによるSiN膜のエッチングを用いる。
そして、SiN膜２のパターニング完了後その上にNSG膜
10をNSG膜９と同様な方法で1000Å堆積形成、アニール
処理を行う。
10をNSG膜９と同様な方法で1000Å堆積形成、アニール
処理を行う。
このNSG膜10は次の工程で真上に積層される直接BPSG
膜５と、SiN膜２が接触して、BXNY・nH2O等の化物が異
物となって発生することを押さえる。
膜５と、SiN膜２が接触して、BXNY・nH2O等の化物が異
物となって発生することを押さえる。
そして、NSG膜10上に、全面に、BPSG膜５を常圧CVD法
（SiH4＋O2＋B2H6＋PH3 at400℃）で形成堆積させ、そ
の後高温下900℃〜950℃においてN2雰囲気中でメルトさ
せる。
（SiH4＋O2＋B2H6＋PH3 at400℃）で形成堆積させ、そ
の後高温下900℃〜950℃においてN2雰囲気中でメルトさ
せる。
この際、BPSG膜５の膜厚及びＢ（ボロン）・Ｐ（リ
ン）の濃度はLSI構造に合わせて調節することが必要で
あるが今回は、B/P＝3.5wt％/3.7mol％、5000Åでサン
プルを作成したものを用い、これに、950℃、N2雰囲気
中で30分の熱処理を加えてメルトをかけた。
ン）の濃度はLSI構造に合わせて調節することが必要で
あるが今回は、B/P＝3.5wt％/3.7mol％、5000Åでサン
プルを作成したものを用い、これに、950℃、N2雰囲気
中で30分の熱処理を加えてメルトをかけた。
その後、上述したように（第４図参照）、通常よく用
いられる方法、すなわち、コンタクトパターンをレジス
トでパターニングしてからコンタクトホールwetエッチ
＋Dryエッチ（RIEエッチ）でコンタクト部１を開口させ
てから、通常のスパッタリング方法によりメタル（Al−
Si0.6μm/TiW0.3μｍ）６を堆積させた。
いられる方法、すなわち、コンタクトパターンをレジス
トでパターニングしてからコンタクトホールwetエッチ
＋Dryエッチ（RIEエッチ）でコンタクト部１を開口させ
てから、通常のスパッタリング方法によりメタル（Al−
Si0.6μm/TiW0.3μｍ）６を堆積させた。
この際、メタル６は、単層Al−Si膜6aだけでも良いが
通常カバレッジを良くするためにTiW膜6bを下に敷く構
造が使われる。これによってメタル５は下地Si基板７と
の良好な電気的接続ができる。
通常カバレッジを良くするためにTiW膜6bを下に敷く構
造が使われる。これによってメタル５は下地Si基板７と
の良好な電気的接続ができる。
（ト）発明の効果 以上のようにこの発明によれば、高抵抗Poly−Si（多
結晶シリコン）部の製造過程に関して、その上部に高抵
抗Poly−Si部を被う保護膜SiNを形成する場合、その保
護膜をRIEなどによりパターニングすることによって、
パターニングされたSiN膜をコンタクトホール部の側壁
に露出させることがないように形成するようにするとと
もに、上記高抵抗Poly−Si部のSiN保護膜の下にバリア
層（例えばCVD酸化膜）を堆積することによってSiN/CVD
酸化膜の２重構造によるバリヤを形成し、コンタクトホ
ール形成時の肩やぶれによる、メタル配線と高抵抗Poly
−Si部もしくはゲート部のPoly−Siとのショートや耐圧
不良を防止できる。
結晶シリコン）部の製造過程に関して、その上部に高抵
抗Poly−Si部を被う保護膜SiNを形成する場合、その保
護膜をRIEなどによりパターニングすることによって、
パターニングされたSiN膜をコンタクトホール部の側壁
に露出させることがないように形成するようにするとと
もに、上記高抵抗Poly−Si部のSiN保護膜の下にバリア
層（例えばCVD酸化膜）を堆積することによってSiN/CVD
酸化膜の２重構造によるバリヤを形成し、コンタクトホ
ール形成時の肩やぶれによる、メタル配線と高抵抗Poly
−Si部もしくはゲート部のPoly−Siとのショートや耐圧
不良を防止できる。
すなわち、本発明により、高抵抗Poly−Siの保護膜Si
Nは、コンタクト部に露出することがなくなり、コンタ
クト部加工時コンタクトホール部上にSiN膜がひさし状
に突出してメタル配線のガバレッジを悪くしたりするよ
うなトラブルの危険性が全く無くなり、コンタクト部の
信頼性が向上する。
Nは、コンタクト部に露出することがなくなり、コンタ
クト部加工時コンタクトホール部上にSiN膜がひさし状
に突出してメタル配線のガバレッジを悪くしたりするよ
うなトラブルの危険性が全く無くなり、コンタクト部の
信頼性が向上する。
また、本発明によりコンタクトホール加工時にラウン
ドエッチ（wet etch）によりSiN膜までエッチングが進
んだとしても、最終的には、SiN膜とPoly−Siの間に上
記バリア層が存在することにより“肩やぶれ”はストッ
プされて、最終的には不良に至らない。
ドエッチ（wet etch）によりSiN膜までエッチングが進
んだとしても、最終的には、SiN膜とPoly−Siの間に上
記バリア層が存在することにより“肩やぶれ”はストッ
プされて、最終的には不良に至らない。
第１図はこの発明の一実施例によって得られた半導体装
置を示す構成説明図、第２図および第３図はそれぞれこ
の発明の原理を説明するための構成説明図、第４図は一
般的なコンタクトホール加工形成時のエッチング工程を
示す工程図、第５図は従来例によって得られた半導体装
置を示す構成説明図、第６図は従来例を示す構成説明図
である。 １……コンタクトホール、 ２……パターニングされたSiNの保護膜、 ３……SiO2膜（第１絶縁層）、 ４……高抵抗Poly−Si部（多結晶シリコンの高抵抗
部）、 ５……BPSG膜（層間絶縁層）、 ６……メタル配線、 ９……NSG膜（バリア層）。
置を示す構成説明図、第２図および第３図はそれぞれこ
の発明の原理を説明するための構成説明図、第４図は一
般的なコンタクトホール加工形成時のエッチング工程を
示す工程図、第５図は従来例によって得られた半導体装
置を示す構成説明図、第６図は従来例を示す構成説明図
である。 １……コンタクトホール、 ２……パターニングされたSiNの保護膜、 ３……SiO2膜（第１絶縁層）、 ４……高抵抗Poly−Si部（多結晶シリコンの高抵抗
部）、 ５……BPSG膜（層間絶縁層）、 ６……メタル配線、 ９……NSG膜（バリア層）。
Claims (1)
- 【請求項１】表面が凹凸形状の第１絶縁層を介してその
凸部表面に多結晶シリコンの高抵抗部を有する半導体基
板上に、全面に、少なくともSiNの保護層を積層し、さ
らにボロンを少なくとも不純物として含む層間絶縁層を
積層した後、第１絶縁層の凹部領域に層間絶縁層から半
導体基板表面に至るコンタクトホールを形成し、メタル
配線をおこなうに際して、 半導体基板上に、全面に、耐エッチング用バリア層を形
成した後、SiNの保護層を形成し、続いて、予めその保
護層を少なくともコンタクトホール形成領域を含みこれ
より若干幅広くパターニングによって除去し、しかる
後、全面に、層間絶縁膜を積層し、コンタクトホールを
形成することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17815590A JP2602574B2 (ja) | 1990-07-03 | 1990-07-03 | 半導体装置の製造方法 |
| US07/719,737 US5166088A (en) | 1990-07-03 | 1991-06-25 | Method of manufacturing semiconductor device contact vias in layers comprising silicon nitride and glass |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17815590A JP2602574B2 (ja) | 1990-07-03 | 1990-07-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0464220A JPH0464220A (ja) | 1992-02-28 |
| JP2602574B2 true JP2602574B2 (ja) | 1997-04-23 |
Family
ID=16043598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17815590A Expired - Fee Related JP2602574B2 (ja) | 1990-07-03 | 1990-07-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2602574B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273756A (ja) * | 2006-03-31 | 2007-10-18 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
-
1990
- 1990-07-03 JP JP17815590A patent/JP2602574B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0464220A (ja) | 1992-02-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |