JP2598383B2 - 集積半導体メモリ - Google Patents

集積半導体メモリ

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JP2598383B2 JP60299598A JP29959885A JP2598383B2 JP 2598383 B2 JP2598383 B2 JP 2598383B2 JP 60299598 A JP60299598 A JP 60299598A JP 29959885 A JP29959885 A JP 29959885A JP 2598383 B2 JP2598383 B2 JP 2598383B2
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  • Techniques For Improving Reliability Of Storages (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、集積半導体メモリに関する。
〔従来の技術〕
ｎ個の互いに等しいメモリセル領域と、メモリセル領
域への書き込みまたはそれらからの読み出しのためのｎ
・ｍ本のデータ線と、ｍ個の第１のデータ経路切換器で
あって各々がそれらに対応付けられているデータ入力端
子に与えられており半導体メモリ内に書き込むべきメモ
リデータをアドレス指定データに関係してそれらに付属
のｎ本のデータ線の１つに与える第１のデータ経路切換
器と、ｍ個の第２のデータ経路切換器であって各々がそ
れぞれｎ本のデータ線上に与えられているメモリデータ
の読み出しの際にアドレス指定データに関係してｎ本の
データ線の１つを選択しかつ１つの出力端を介して１つ
の付属のデータ出力端子に与える第２のデータ経路切換
器（DW2）とを有する集積半導体メモリはたとえば米国
電気電子学会国際固体回路会議1981年、第84〜85頁およ
び雑誌「エレクトロニク（Elecktronik）」第15号、198
2年７月30日、第27〜30頁から公知である。この種の半
導体メモリにおいて、ユーザーに対してデータ入出力用
の１ビット幅のデータインタフェースを有する全メモリ
範囲をｎ個の互いに等しいセル領域に分割することは公
知である。そのために、メモリ内部で各セル領域にすべ
て１つの第１のデータ経路切換器を介して１つのデータ
入力端子と接続されている１つの固有のデータ線を対応
付けるのが通常である。作動の際に、ｎ本のデータ線の
どれがデータ入力端子に接続されるべきかの選択は相応
の数の最上位のアドレス入力を介して行われる。それと
類似してｎ本のデータ線は１つのデータ出力端子と第２
のデータ経路切換器を介して接続されている。
ｎの値は偶数である。ｎの値はさらに所望のセル領域
の数に等しく、また半導体メモリを公知のようにアドレ
ス指定するアドレス入力端に簡単なアドレス信号、すな
わちいわゆるＸアドレスまたはＹアドレスのみが与えら
れるか、半導体メモリの１つのクロック周期内に次々に
ＸアドレスもＹアドレスも含まれている（アドレス多重
化）かに関係する。この場合にはｎは４で除算可能な数
でしかあり得ない。
さらに、データ入出力用に１ビットよりも大きい幅の
データインタフェースを有する半導体メモリも公知であ
る。典型的な組織形態はｍ＝４、８および９ビットの幅
のデータインタフェースである。このように構成された
半導体メモリは集積回路技術の進歩に伴いますます多く
のメモリセルを含んでいる。しかし、半導体メモリあた
りのメモリセルの増大はそのメーカーにおいても通常い
わゆる“受け入れ検査”を行うユーザーにおいても半導
体メモリの試験（テスト）のための時間、手間および経
費を増大させる。テスト用に特別な試験パターンを必要
とするので、テストに必要な時間はメモリセルの増大と
共に指数関数的に増大する。この理由から、使用される
試験パターンの効率を減ずることなく試験時間を顕著に
短縮することが望ましい。集積回路の複数の半導体チッ
プまたはモジュールを並列に１つの自動試験装置により
テストすることにより試験時間を確かに顕著に短縮され
たが、そのために必要な機械的費用（ウェーハ面上の試
験探針、モジュール面上のケーブル付き測定枠）は非常
に大きかった。さらに既存の試験プログラムを複雑な仕
方で適合させなければならない。
〔発明が解決しようとする問題点〕
本発明の目的は、使用される試験パターンの効率を損
なうことなく試験時間を顕著に短縮し得る集積半導体メ
モリを提供することである。
〔問題点を解決するための手段〕
この目的は、本発明によれば、特許請求の範囲第１項
に記載の集積半導体メモリにより達成される。本発明は
基本思想は、半導体メモリを、一方では（常時は）通常
のように作動させ得るが、他方では（テスト時は）半導
体メモリの部分範囲をメモリ内部で並列に接続しかつ読
み出されたデータも場合によっては生じた不良も測定技
術的にメモリ端子（メモリパッド、メモリピン）におい
て検出し得るように構成することである。
本発明の有利な実施例は特許請求の範囲第２項以下に
あげられている。本発明は、なかんずくDRAMおよびSRAM
にもEPROMおよびEEPROMにも応用可能である。
〔実施例〕
以下、図面ににより本発明を一層詳細に説明する。
第１図によれば、ｍ＝１のデータ入力端子Diおよびｍ
＝１のデータ出力端子D0を有する本発明による半導体メ
モリはｎ＝４の互いに等しいセル領域ZFを含んでいる
（たとえばメモリセルの全数が1024k・１ビット＝1M・
１ビットの“メガビット”メモリでは、これはｎ＝４で
は各256k・１ビットの４つのセル領域ZFを生ずる）。各
セル領域ZFにｎ本のデータ線DLの１つが接続されてい
る。これらはセル領域ZFへの情報の書き込みまたはそれ
らの読み出しの役割をする。公知のようにこれらのｎ＝
４のデータ線DLは１つの第１のデータ経路切換器DW1を
介してデータ入力端子Diと接続されている。メモリへの
情報の書き込みのために特定のアドレス情報、すなわち
存在するアドレス端子の最上位（AX）にあるアドレス指
定信号Ａによる第１のデータ経路切換器DW1の駆動によ
り正常作動時にデータ入力端子Diに与えられている情報
がｎ＝４の存在するデータ線DLの１つに接続され、そこ
から相応のセル領域ZFに書き込まれる。それに相応して
データ線DLは１つの第２のデータ経路切換器DW2を介し
てデータ出力端子D0と接続されている。これはアドレス
指定により第１のデータ経路切換器DW1と同様に駆動さ
れ、ｎ本のデータ線DLの１つをデータ出力端子D0に接続
する。本発明による半導体メモリの以上に記載した部分
はそれ自体は既に公知である。それらはたとえば、いわ
ゆる“ニッブル−モード”動作を可能にする半導体メモ
リに応用される。
さて本発明による半導体メモリは有利な仕方で第１の
データ経路切換器DW1に対して並列に１つの第３のデー
タ経路切換器DW3を含んでおり、それによりテスト動作
時にデータ入力端子Diに与えられている情報が同時にす
べてのｎ＝４のデータ線DLに与えられる。第３のデータ
経路切換器DW3はたとえばｎ＝４の並列に接続されたト
ランジスタを含んでおり、それらのドレイン−ソース間
の一方の側は共通にデータ入力端子Diに接続されてお
り、また他方の側は各１つのデータ線DLに接続されてい
る。第３のデータ経路切換器DW3のトランジスタはその
ゲートで１つの制御信号Ｐにより駆動される。制御信号
Ｐの発生については後で説明する。この第３のデータ経
路切換器DW3を介して情報をセル領域ZF内に書き込む
と、これらのセル領域ZFは互いに同一の情報を含む。
いまテスト動作時にセル領域ZFの各々を１つの固有の
メモリ（試験対象）とみなすと、アドレス指定により１
つのセル領域ZFに適合されていなければならない（テス
ト）情報を同時に並列にすべてのセル領域ZF内に書き込
むことができる。
第３のデータ経路切換器DW3を能動化する制御信号Ｐ
を種々の仕方で得られる。第３図による１つの実施例で
は、テスト時に１つの別の端子Ｔに１つのテスト信号が
１つ一定電位（たとえば論理“1"）の形態で与えられ
る。正常作動時は、たとえば論理“0"の値を有する一定
の電位が与えられ、もしくは端子Ｔが接続されない状態
に留まる。こうして発生されて直接に端子Ｔから取出さ
れ得る制御信号Ｐはなかんずく第３のデータ経路切換器
DW3のゲートを、そのトランジスタを導通させるように
駆動する。この実施例は一方では、そのほかにも半導体
メモリの駆動のために使用される電位値（たとえば“TT
L"レベル）を選択し得るという利点を有する。しかし他
方では、端子Ｔのために１つの追加的な端子が必要とさ
れ、この端子の追加は場合によっては半導体メモリのケ
ース寸法により制約されて意のままにならない。
第１図中に示されている他の実施例では、そのほかに
正常作動にも利用される１つの端子が共用される。最も
適した端子としては、アドレス情報、特に（現在通常の
アドレス多重化法における）最上位のＸまたはＹまたは
X/Y情報による半導体メモリの駆動に使用される端子が
共用される。正常作動時には現在通常の半導体メモリに
おける１つのこのような端子にたとえば0Vの論理“0"レ
ベルおよび5Vの論理“1"レベルを有する１つの（最上位
の）アドレス信号Ａが与えられる。本発明による半導体
メモリの第１図の実施例では、この端子はAXで示されて
いる。この端子に正常作動時には最上位のX/Yアドレス
情報が与えられている。テスト作動のためには、たとえ
ば通常アドレス端子AXに与えられるアドレス信号Ａの論
理“1"レベルよりも明白に高い電位、たとえば10Vの電
位が与えられる。後に接続されている弁別回路DSがこの
与えられた電位を認識して、半導体メモリの内部で制御
信号Ｐを発生する。弁別回路DSはそれ自体は公知の形
態、たとえばしきい値スイッチの形態である。公知のし
きい値スイッチたとえばドイツ連邦共和国特許出願公開
第3030852号および第3318564号明細書に記載されてい
る。しかし公知の他の形態のしきい値スイッチを使用す
ることも考えられる。
さらに本発明による半導体メモリはｍ個の互いに等し
い評価回路ASをも含んでいる（ｍ＝データ入出力用のデ
ータインタフェースの幅）。
これらの各評価回路ASの役割は、半導体メモリからの
読み出しの際にそれぞれの評価回路ASに対応付けられて
いるｎ本のデータ線DL上に与えられている情報を受け入
れ、これらの情報のすべてが互いに等しい場合（先に行
われたセル領域ZF内への並列記憶に基づいて“良好な場
合”に相当する）には１つの出力端AUSTestを介してこ
れらの情報をデータ出力端子D0に伝達し、またこれらの
データが互いに等しくない場合（不良の場合）にはその
出力端AUSTestにおいて１つの不良信号を能動化し、こ
の不良信号をデータ出力端子D0に、たとえばデータ出力
端子D0に接続されている自動試験装置がそれを能動化さ
れた不良信号として認識し得るまで与えるようにするこ
とである。使用される２進論理に基づいて、この能動化
される不良信号は不良の場合にたとえば論理“0"の値を
有する（逆の決め方ももちろん考えられる）。
いま半導体メモリのテストの間に半導体メモリに与え
られている試験パターンに基づいてデータ出力端子D0に
おける論理“1"が読み出される情報として期待される
と、次の３つの場合が可能である。
ａ）すべてのセル領域ZFが正しく機能している。ｎ＝４
のデータ線DLの各々がその対応付けられているセル領域
ZFのまさに駆動されているメモリセルから論理“1"を受
け、それを評価回路ASがデータ出力端子D0に伝達し、ま
たそれが自動試験装置により“良好”として認識され
る。
ｂ）すべてのセル領域ZFがまさに駆動されているメモリ
セルにおいて故障している（個別不良とはとうてい考え
られず、一般に半導体メモリの全故障）。データ線DLを
介して論理“0"信号のみが読み出され、それらを評価回
路ASは不良として認識せず、従って論理“0"としてデー
タ出力端子D0に伝達するが、自動試験装置が不良として
認識する。
ｃ）１なしいｎ−１個のセル領域ZFが不良のアドレス指
定されたメモリセルである。評価回路ASがこれを認識
し、その出力端において不良信号を能動化し、それをデ
ータ出力端子D0に伝達する。自動試験装置が不良を認識
する。
それに対してデータ出力端子D0に論理“0"が期待され
ると、ａ）およびｂ）の場合の進行は、期待される情報
が論理“1"である場合と類似しているが、ｃ）の場合に
は不良は評価回路AS内で不良として認識され、また不良
信号が評価回路ASの出力端AUSTestにおいて能動化され
る。しかし、この不良信号はそのレベル（論理“0"）が
期待される情報（同じく論理“0"）と異ならない。しか
し、この場合には、後記の評価回路ASの有利な実施態様
に基づいて不良信号は、先に生じた不良に基づいてデー
タ出力端子D0に伝達されない論理“1"が読み出されるま
で、能動化された情報に留まる。その代わりに不良信号
（論理“0"）が能動化された状態に留まる。すなわち自
動試験装置が不良を認識する。続いて評価回路ASが不良
信号を内蔵のセット回路SSを介して再び不能動化する。
メーカーにおける通常の製造の際の試験（ディスク面
上、冗長性メモリセル有りおよび無し、モジュール面
上）およびユーザーにおける受け入れ試験のためには、
このテスト方法で完全に十分である。解析などの目的で
の試験は、１つの半導体メモリ内の並列試験の際に生ず
るアドレス指定精度（どのセル領域ZFが故障しているか
？）の理由で可能でない。
評価回路ASの１つの有利な実施態様が第２図中に示さ
れている。これについて以下に説明する。
第１のアンドゲートG1はｎ＝４の入力端を有する。こ
れらはｎ＝４のデータ線DLと接続されている。第２のア
ンドゲートG2は第１のアンドゲートG1に入力側で並列に
接続されている。しかし、それらの同じくｎ＝４の入力
端は否定されているので、第２のアンドゲートG2はノア
回路のように作用する。第１のアンドゲートG1はその出
力端に、すべてのデータ線DLが論理“1"にあるときの
み、論理“1"を生ずる。同様のことが第２のアンドゲー
トG2にもあてはまる（その出力端は、すべてのデータ線
DLが論理“0"にあるときのみ、論理“1"を生ずる）。
評価回路ASはさらに、たとえばセット入力端Ｓ、リセ
ット入力端Ｒおよび出力端を有するRSフリップフロップ
の形態の第１のフリップフロップFF1を含んでいる。セ
ット入力端Ｓは第１のアンドゲートG1の出力端と接続さ
れており、第１のアンドゲートG1のすべての入力端に論
理“1"が与えられているときに、第１のフリップフロッ
プFF1の出力端を論理“1"にセットする。同様にリセッ
ト入力端Ｒは第２のアンドゲートG2の出力端と接続され
ている。従って、その出力端は、すべてのｎ＝４のデー
タ線DLが論理“1"にあるときにセットされ、またすべて
のｎ＝４のデータ線DLが論理“0"にあるときにリセット
される。不良の場合にはこの条件は存在せず、第１のフ
リップフロップFF1はその出力を変化しない。
第１のフリップフロップFF1の両入力端への接続と並
列に両アンドゲートG1、G2の出力端は否定された形態で
第３のアンドゲートG3に接続されている。これは同じく
ノア回路として作用する。第３のアンドゲートG3の出力
端は、不良が存在するときのみ、すなわちすべてのｎ＝
４のデータ線DLが同一の論理レベル（“0"または“1"）
を有していないときのみ、論理“1"にある。この不良の
場合には、第３のアンドゲートの出力が、第１のフリッ
プフロップFF1と同一の構成であってよい第２のフリッ
プフロップFF2をそのリセット入力端Ｒを介してリセッ
トする。第２のフリップフロップFF2はセット入力端Ｓ
として構成されている１つの別の入力端をも有する。こ
の入力端はセット回路SSにより制御される。
第２のフリップフロップFF2は、セット入力端Ｓによ
り論理“1"に、またリセット入力端Ｒにより論理“0"に
セットされる１つの出力端を有する。リセット入力端Ｒ
は常に不良の場合に能動化されるので、下記のように言
うこともできる。第２のフリップフロップFF2の出力端
は不良の場合に（論理“0"に）リセットされ、不良でな
い場合には（論理“1"に）セットされ、または不変に留
まる。
両フリップフロップFF1、FF2の出力端は第４のアンド
ゲートG4の２つの入力端を形成し、その出力端は評価回
路ASの出力端（AUSTest）と同一である。この出力端
は、試験すべき半導体メモリが正常である場合（良好な
場合）には、セル領域ZFから読み出された情報（“0"ま
たは“1"）を与える。その際、メモリアクセス時間の測
定が行われ得る。情報を得られるようにするためには、
第２のフリップフロップFF2の出力端をそのセット入力
端Ｓを介して論理“1"にセットする必要がある。これ
は、後でまた説明するセット回路SSにより行われる。し
かし、不良の場合には、第２のフリップフロップFF2の
出力端は論理“0"にリセットされ、評価回路ASの出力端
AUSTest、従ってまた第４のアンドゲートG4の出力端は
（良好な場合に）期待されるデータに無関係に論理“0"
（不良信号）にある。しかし、前記のように、不良信号
は、場合によっては論理“0"と期待されるメモリから読
み出される情報と異ならない。
その出力端により第２のフリップフロップFF2のセッ
ト入力端Ｓを形成するセット回路SSは２つの（部分）課
題を有する。
ａ）セット回路SSは不良の生起後に第２のフリップフロ
ップFF2の出力端、従ってまた第４のアンドゲートG4の
相応の入力端を介して評価回路ASの出力端において不良
信号を能動（論理“0"）状態に保たなければならない。
それによって、セル領域ZFからの論理“0"の読み出しの
際に生ずる不良（上記のように評価回路ASの出力端にお
いて認識可能でない）を、最初にセル領域ZF（不良また
は良好、評価回路では区別されない）から論理“1"が読
み出されるまで“記憶”することが可能である、すなわ
ち、あらゆる場合に第４のアンドゲートG4の出力端に期
待される情報（論理“1"）が能動化された不良信号（論
理“0"）から区別される。
ｂ）セット回路SSはテスト動作または動作電圧の開始の
際に、第２のフリップフロップFF2の出力が決して既に
不良を装わないことを保証しなければならない。すなわ
ち第２のフリップフロップFF2の出力は論理“1"にセッ
トされなければならない。このことはたとえば、制御信
号Ｐにより駆動され、１つのパルスを発し、１つのオア
ゲートG5の第１の入力を論理“1"として解釈し、またそ
れによって、セット回路SSの１つの出力端をも第２のフ
リップフロップFF2のセット入力端をも形成するオアゲ
ートG5の出力端を介して第２のフリップフロップFF2の
出力を論理“1"にセットする通常の微分回路DGにより行
われる。
セット回路SSに課せられる上記の条件ａ）は下記の
（部分）回路により満足される。第１のフリップフロッ
プFF1のセット入力Ｓとしても第３のアンドゲートG3の
第１の入力としても作用する第１のアンドゲートG1の出
力は１つの別のアンドゲートG6の第１の入力端にも与え
られている。このアンドゲートG6の第２の入力端にはマ
シンクロックCLKが与えられている。従って、このマシ
ンクロンクCLKの正のパルスが与えられると、このアン
ドゲートG6の第１の入力がその出力端に通され、この出
力はオアゲートG5の第２の入力として作用し、従ってま
た第２のフリップフロップFF2のセット入力Ｓとして作
用する。いま、半導体メモリを作動させる１つのクロッ
ク周期TPのなかで第７図中に示されている適当な時点t2
においてマシンクロックCLKを生起させれば、一方で
は、先行のクロック周期TPのなかで生起した不良に基づ
いて能動化された不良信号の不能動化を、論理“1"が第
１のアンドゲートG1により認識される時点t1から時点t2
まで遅延させることができる。すなわち、自動試験装置
はたとえば時点t1と時点t2との間に生起する不良Ｆを認
識することができる。他方では、時点t2の後に最後に第
１のアンドゲートG1の出力が、この出力が論理“1"であ
る場合には、第２のフリップフロップFF2のセット入力
端Ｓに通される。それによって第２のフリップフロップ
FF2の出力は論理“1"にセットされ、このことは不良信
号の不能動化およびリセットに相当する。
第１図による本発明の実施例は有利な仕方でデータイ
ンタフェースの幅ｍのビットあたり１つの第４のデータ
経路切換器DW4を有する。このデータ経路切換器DW4は、
正常作動時にはそれぞれ第２のデータ経路切換器DW2か
ら与えられる情報AUSNormをそれぞれデータ出力端子D0
に接続し、またテスト作動時にはその代わりにそれぞれ
の評価回路ASの出力AUSTestをデータ出力端子D0に接続
する役割をする。この目的で各第４のデータ経路切換器
DW4は２個のトランジスタを含んでいる。それらのドレ
イン端子は共通に付属のデータ出力端子D0と接続されて
いる。一方のトランジスタのソース端子は第２のデータ
経路切換器DW2の出力端と接続されており、他方のトラ
ンジスタのソース端子は評価回路ASの出力端と接続され
ている。一方のトランジスタはそのゲートで制御信号Ｐ
に対して相補生の信号により駆動され、他方のトラン
ジスタはそのゲートで制御信号Ｐにより駆動される。そ
れによって、選択的に第２のデータ経路切換器DW2の出
力端または評価回路ASの出力端をデータ出力端子D0に接
続することが可能である。
しかし、他の実施例では、第２のデータ経路切換器DW
2の各々の出力端を直接に付属のデータ出力端子D0に接
続し、また評価回路ASの出力端を同じく直接に試験端子
として設けられている固有の端子PAに接続することも可
能である。この実施例は第４図に示されている。
第５図には、ｎ＝４のセル領域ZFの代わりにｎ＝８の
セル領域ZFが使用される本発明による半導体メモリの実
施例が示されている。半導体メモリの機能は第１図の実
施例で説明した機能と同一である。しかし、テスト作動
時にテスト時間が一層短縮される。
第６図には、再びｎ＝４のセル領域ZFが使用されてい
るが、データインタフェースにおいてｍ＝２ビットの幅
を有する本発明による半導体メモリの実施例が示されて
いる。半導体メモリの機能は第１図の実施例で説明した
機能と同一である。ただし、それぞれ２つの第１のデー
タ経路切換器DW1、第２のデータ経路切換器DW2、第３の
データ経路切換器DW3、第４のデータ経路切換器DW4、セ
ル領域ZFおよび評価回路ASがそれぞれ互いに並列にかつ
互いに独立に作動する。ｍ＝２ビットのデータインタフ
ェースが互いに独立の情報を導くという事実を明らかに
するため、参照符号Di、D0、AUSTest、AUSNormの代わり
にDi1、D01、Di2、D02、AUSTest1、ATest2、AUSNorm1お
よびAUSNorm2が選ばれている。
本発明の他の種々の実施態様が特に評価回路ASにおい
ても可能である。それらはすべて本発明の範囲内にあ
る。なぜならば、本発明の基礎となっている課題または
本発明の思想から逸脱することなく以上に説明した論理
回路を変形することは当業者にとって容易であるからで
ある。
【図面の簡単な説明】
第１図は本発明の第１の実施例のブロック回路図、第２
図は評価回路の１つの特別な実施例の回路図、第３図は
本発明の第２の実施例のブロック回路図、第４図は本発
明の第３の実施例のブロック回路図、第５図は８つのセ
ル領域を有する１つのメモリに応用された本発明の第１
の実施例のブロック回路図、第６図は２ビット幅のデー
タインタフェースを有する１つのメモリに応用された本
発明の第１の実施例のブロック回路図、第７図は不良情
報の早期リセットをいかにして防止するかを示すタイム
ダイアグラムである。 AS……評価回路、Di……データ入力端子、D0……データ
出力端子、DL……データ線、DS……弁別回路、DW1〜４
……データ経路切換器、SS……セット回路、ZF……セル
領域。
フロントページの続き (56)参考文献 特開 昭59−119597（ＪＰ，Ａ) 特開 昭57−179997（ＪＰ，Ａ) 特開 昭57−203298（ＪＰ，Ａ) 特開 昭57−208697（ＪＰ，Ａ) 特開 昭57−3298（ＪＰ，Ａ)

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】ｎ個の互いに等しいメモリセル領域（ZF）
    と、メモリセル領域（ZF）への書き込みまたはそれらか
    らの読み出しのためのｎ・ｍ本のデータ線（DL）と、ｍ
    個の第１のデータ経路切換器であって各々がそれらに対
    応付けられているデータ入力端子（Di）に与えられてお
    り半導体メモリ内に書き込むべきメモリデータをアドレ
    ス指定データに関係してそれらに附属のｎ本のデータ線
    （DL）の１つに与える第１のデータ経路切換器（DW1）
    と、ｍ個の第２のデータ経路切換器であって各々がそれ
    ぞれｎ本のデータ線（DL）上に与えられているメモリデ
    ータの読み出しの際にアドレス指定データに関係してｎ
    本のデータ線（DL）の１つを選択しかつ出力端を介して
    附属のデータ出力端子（Do）に与える第２のデータ経路
    切換器（DW2）と、制御信号（Ｐ）を取り出す端子（AX;
    T）と、ｍ個のデータ入力端子（Di）の各々とｎ・ｍ本
    のデータ線（DL）のうちの付属のｎ本との間にそれぞれ
    の第１のデータ経路切換器（DW1）に対して並列に接続
    され、制御信号（Ｐ）に関係して半導体メモリ内に書き
    込むべきメモリデータを並列にすべてのｎ本のデータ線
    （DL）に与える第３のデータ経路切換器（DW3）とを有
    する集積半導体メモリにおいて、ｎ・ｍ本のデータ線
    （DL）のそれぞれｎ本にそれぞれの第２のデータ経路切
    換器（DW2）に対して並列に評価回路（AS）が接続され
    ており、この評価回路（AS）は出力信号（AUSTest）と
    して制御信号（Ｐ）に関係して、一方では、誤ったメモ
    リデータが生じない場合には、メモリセル領域（ZF）か
    ら読み出されたメモリデータをデータ出力端子（D0）又
    は固有の通常は使用されていない端子（PA）に通し、ま
    た他方では、少なくとも１つの誤ったメモリデータが生
    じた場合には、相応の端子（D0、PA）に不良信号を与
    え、この不良信号は読み出されたメモリデータを出力す
    るために使用される２つの論理レベルの１つを取り、こ
    の不良信号は他の論理レベルの不良でないメモリデータ
    が読み出されるまで相応の端子（D0、DA）に少なくとも
    保持されることを特徴とする集積半導体メモリ。
  2. 【請求項２】不良信号の送出のために用いられる論理レ
    ベルが低レベル（０）であることを特徴とする特許請求
    の範囲第１項記載の集積半導体メモリ。
  3. 【請求項３】不良信号の送出のために用いられる論理レ
    ベルが高レベル（１）であることを特徴とする特許請求
    の範囲第１項記載の集積半導体メモリ。
  4. 【請求項４】不良信号が、１つのクロック周期（TP）内
    において他の論理レベルの不良でないメモリデータの読
    み出し後、相応の端子（D0、PA）に接続された試験回路
    が不良信号を不良と認識するまでの間保持されることを
    特徴とする特許請求の範囲第１項ないし第３項のいずれ
    か１項記載の集積半導体メモリ。
  5. 【請求項５】各評価回路（AS）がメモリセル領域（ZF）
    から読み出されたメモリデータを通すために２つの入力
    端および１つの出力端を有する第１のフリップフロップ
    （FF1）を含んでおり、その第１の入力端（セット入力
    端Ｓ）は、評価回路（AS）に接続されているｎ本のデー
    タ線（DL）のすべてが第１の論理状態を有するとき（良
    好な場合）に能動化され、その第２の入力端（リセット
    入力端Ｒ）は、評価回路（AS）に接続されているｎ本の
    データ線（DL）のすべてが第１の論理状態に対して相補
    性の第２の論理状態を有するとき（良好な場合）に能動
    化され、前記ｎ本のデータ線（DL）のすべてが同一（第
    １または第２）の論理状態を有する場合には第１のフリ
    ップフロップ（FF1）の出力端が合目的的にセットまた
    はリセットされ、評価回路（AS）に接続されているｎ本
    のデータ線（DL）のすべてが共通に第１の論理状態も第
    ２の論理状態も有していない場合（不良な場合）に対し
    て２つの入力端および１つの出力端を有する第２のフリ
    ップフロップ（FF2）が設けられており、その一方の入
    力端（リセット入力端Ｒ）は不良な場合に第２のフリッ
    プフロップ（FF2）の出力端をリセットし、その他方に
    入力端（セット入力端Ｓ）は第２のフリップフロップ
    （FF2）の出力をセットするためにセット回路（SS）の
    出力を介して駆動されることを特徴とする特許請求の範
    囲第１項ないし第４項のいずれか１項記載の集積半導体
    メモリ。
  6. 【請求項６】セット回路（SS）の出力端が一方では制御
    信号（Ｐ）の能動化の際または半導体メモリへの動作電
    圧の供給の際に微分回路（DG）を通じて、また他方では
    第１のフリップフロップ（FF1）のセット入力端（Ｓ）
    に接続されている第１の入力端とマシンクロック（CL
    K）に接続されている第２の入力端とを有するアンド回
    路（G6）の出力により能動化されることを特徴とする特
    許請求の範囲第５項記載の集積半導体メモリ。
  7. 【請求項７】他の論理レベルの不良でないメモリデータ
    が第１のフリップフロップ（FF1）のセット入力（Ｓ）
    にある時点t1より時間的に後の時点t2においてクロック
    周期（TP）内でマシンクロック（CLK）を生じさせ、そ
    れによって相応のデータ出力端子（D0）に接続されてい
    る試験回路が先行のクロック周期の間に能動化された不
    良信号を不良信号として認識し得るまで、第２のフリッ
    プフロップ（FF2）のセットが遅延されることを特徴と
    する特許請求の範囲第５項または第６項記載の集積半導
    体メモリ。
  8. 【請求項８】各評価回路（AS）の出力信号（AUSTest）
    が、入力として第１および第２のフリップフロップ（FF
    1、FF2）の出力を有する別の論理回路（G4）において発
    生されることを特徴とする特許請求の範囲第５項ないし
    第７項のいずれか１項記載の集積半導体メモリ。
  9. 【請求項９】第３のデータ経路切換器（DW3）の各々が
    ｎ個のトランジスタを含んでおり、これらのトランジス
    タがそれらのドレイン・ソース間で一方ではすべて付属
    のデータ入力端子（Di）に、また他方ではそれぞれのデ
    ータ入力端子（Di）に属するｎ個のデータ線（DL）の各
    １つに接続されており、またそれらのゲートが並列に制
    御信号（Ｐ）に接続されていることを特徴とする特許請
    求の範囲第１項ないし第８項のいずれか１項記載の集積
    半導体メモリ。
  10. 【請求項１０】制御信号（Ｐ）用を前記別の端子が半導
    体メモリの固有の、通常使用されない端子（Ｔ）である
    ことを特徴とする特許請求の範囲第１項ないし第９項の
    いずれか１項記載の集積半導体メモリ。
  11. 【請求項１１】制御信号（Ｐ）用の前記別の端子が半導
    体メモリによりその他の信号に対しても利用される端子
    （AX）であることを特徴とする特許請求の範囲第１項な
    いし第９項のいずれか１項記載の集積半導体メモリ。
  12. 【請求項１２】前記別の端子（AX）が、正常作動の際に
    アドレス信号のうちで最上位のアドレス信号が与えられ
    る端子であることを特徴とする特許請求の範囲第11項記
    載の集積半導体メモリ。
  13. 【請求項１３】正常作動から評価回路（AS）が利用され
    る試験作動への切換のために、論理“1"に相当する電位
    よりも高い電位が与えられることを特徴とする特許請求
    の範囲第11項または第12項記載の集積半導体メモリ。
  14. 【請求項１４】制御信号（Ｐ）が、高いほうの電位が与
    えられているか否かを認識する弁別回路（DS）により能
    動化されることを特徴とする特許請求の範囲第13項記載
    の集積半導体メモリ。
  15. 【請求項１５】ｍ個のデータ出力端子（D0）の各々の前
    に第４のデータ経路切換器（DW4）が接続されており、
    この第４のデータ経路切換器（DW4）は制御信号（Ｐ）
    及びそれに対して相補性の信号（）に関係して第２の
    データ経路切換器（DW2）により選択されたメモリデー
    タ（AUSNorm）又は評価回路（AS）により発生された出
    力信号（AUSTest）をデータ出力端子（D0）に通すこと
    を特徴とする特許請求の範囲第１項ないし第14項のいず
    れか１項記載の集積半導体メモリ。
  16. 【請求項１６】ｍ個の第４のデータ経路切換器（DW4）
    の各々が２個のトランジスタを含んでおり、両トランジ
    スタのドレイン端子が互いに接続されかつそれぞれの第
    ４のデータ経路切換器（DW4）に付属のデータ出力端子
    （D0）と接続されており、第４のデータ経路切換器（DW
    4）の各々において一方のトランジスタがそのソース端
    子で付属の第２のデータ経路切換器（DW2）の出力端と
    接続されており、第４のデータ経路切換器（DW4）の各
    々において他方のトランジスタがそのソース端子で付属
    の評価回路（AS）の出力端と接続されており、一方のト
    ランジスタのゲートが制御信号（Ｐ）に対して相補性の
    信号（）と接続されており、また他方のトランジスタ
    のゲートが制御信号（Ｐ）と接続されていることを特徴
    とする特許請求の範囲第15項記載の集積半導体メモリ。
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