JP4098241B2 - プロセッサをコプロセッサに接続する方法及び装置 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 15
- 239000004020 conductor Substances 0.000 claims description 31
- 230000006854 communication Effects 0.000 claims description 6
- 238000004891 communication Methods 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 3
- 230000006870 function Effects 0.000 description 30
- 238000010586 diagram Methods 0.000 description 20
- 238000012546 transfer Methods 0.000 description 12
- 238000012545 processing Methods 0.000 description 10
- 230000007246 mechanism Effects 0.000 description 8
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 7
- 230000007175 bidirectional communication Effects 0.000 description 6
- 230000008901 benefit Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000000047 product Substances 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000013519 translation Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- Advance Control (AREA)
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Description
的に偽の状態は論理レベル「0」となる。そして論理的に真の状態が論理レベル「0」である場合、論理的に偽の状態は論理レベル「1」となる。信号名に続く符号「*」は、その信号が負論理信号である(論理的に真の状態が論理レベル「0」の場合を意味する)ことを示す。
signal)66は制御回路40がコプロセッサ14又はコプロセッサ16から受信する。レジスタライト信号(REGISTER*)67は制御回路40が生成し、そしてコプロセッサ14及び16に供給される。レジスタ信号(REG[4:0])68は制御回路40が生成し、そしてコプロセッサ14及び16に供給される。エラー信号(H_ERR*)69は制御回路40が生成し、そしてコプロセッサ14及び16に供給される。データストローブ信号(H_DS*)70は制御回路40が生成し、そしてコプロセッサ14及び16に供給される。データアクノリッジ信号(H_DA*)71は制御回路40がコプロセッサ14又はコプロセッサ16から受信する。領域信号(H_REGION[N:1])はブロードキャスト領域制御ユニット120が生成し、そして制御回路40及びコプロセッサ14及び16に供給される。コプロセッサ・インタフェイス30の一部とも考えられるハードウェアデータポート信号(HDP[31:0])72はコプロセッサ14及び16とプロセッサ12内の内部回路との間で双方向に移動する。
択信号(SOURCE_SELECT)80はラッチMUX52に供給されてどの信号を駆動して導電体88を通してライステートバッファ95に出力すべきかを選択する。制御回路40は制御情報を供給し、そしてステータス情報をレジスタ46から導電体91を通して受信する。制御回路40は制御信号を供給し、そしてステータス信号を論理演算ユニット48から導電体92を通して受信する。制御回路40は制御信号及び情報信号を供給し、そして制御信号及び情報信号をブロードキャスト領域制御ユニット120からREGION SPECIFIERS122を通して受信する。制御回路は制御信号を供給し、そしてステータス信号をプログラム・カウンタユニット130から導電体124を通して受信する。制御回路40は制御信号を供給し、そしてステータス信号を命令パイプ44及び命令デコード回路42から導電体93を通して受信する。命令パイプ44は命令を供給できるように命令デコード回路42に導電体89を通して接続される。命令デコード回路42はデコードされた命令情報を制御回路40及びプログラム・カウンタユニット130に導電体90を通して供給する。レジスタ46はソースオペランドを論理演算ユニット48に導電体84を通して供給する。レジスタ46はメモリ18またはメモリ24に記憶されるデータを導電体84、ラッチMUX52、トライステートバッファ95及び導電体76を通して供給する。レジスタ46はアドレス情報をメモリ18またはメモリ24に導電体84、ラッチMUX50及びアドレス導電体77を通して供給する。レジスタ46は第2ソースオペランドを論理演算ユニット48に導電体85を通して供給する。プログラム・カウンタユニット130はプログラムカウンタをメモリ18またはメモリ24に導電体126、ラッチMUX50及びアドレス導電体77を通して供給する。プログラム・カウンタユニット130はまた、プログラムカウンタ情報をブロードキャスト領域制御ユニット120に供給する。プログラム・カウンタユニット130は出力アドレスをラッチMUX50から入力として受信し、次のメモリアドレスを生成する。
ロセッサ12との間のオペランド及び命令の明示的な転送も行なう。ハンドシェークメカニズムを設定して命令及びデータ転送の速度に対する制御を可能にする。
従って図5の例の場合、ビット位置8及び9(一つの実施形態においては、GPR46内のレジスタR8及びレジスタR9を指す)に対応するレジスタの更新のみがコプロセッサ14にブロードキャストされる。GPR46が8個のレジスタしか含まない場合、ブロードキャストマスクレジスタは8ビット長で済む。従ってブロードキャストマスクレジスタは、GPR46に対応する一連のブロードキャスト表示を有するブロードキャスト指定子であると考えることができる。
」が書き込まれているので、レジスタR3への全ての書込みはプロセッサ12によってHDP[31:0]72を通してブロードキャストされることになる。従って、図7のタイミング図の最初のクロックサイクル内で、ADD命令の結果(この結果はプロセッサ12内のR3に書き込まれている)はHDP[31:0]72を通してコプロセッサ14にブロードキャストされる。この結果がブロードキャストされているので、R3に対応するレジスタ番号もコプロセッサ14にREG[4:0]68により供給される。REGWR*67をアサートすることによりコプロセッサ14に着信結果をそのレジスタの内の一つに書き込ませることができ、そしてENABLE_BROADCAST82をアサートして図2のトライステートバッファ96がこの結果を駆動してHDP[31:0]72に出力するようにする。また、領域指示子はH_REGION[N:1]128によりコプロセッサ14に供給される。従って、コードを領域1で実行している間、H_REGION[N:1]128(一のNビット値に対応する)は「1」を示す。
行して値をブロードキャストマスクレジスタにロードすることができるので、導電体90を通しての制御信号により、実際の値がMUX54から結果信号83として供給されている状態でブロードキャストマスクレジスタ134,136または138をロードする命令を実行するように通知することができる。従って本実施形態においては、ブロードキャストマスクレジスタ134,136及び138はユーザによる書込みが可能である。マスク選択回路132は、現在実行中のコード領域(すなわち現在のプログラム領域)を示すNビットの値であるH_REGION[N:1]128を受信する。(ここで、領域の数Yはプロセッサ12の構成に依存する形でおおよそブロードキャストマスクレジスタの数程度とすることができることに注目されたい)。マスク選択回路132を多くの異なる方法で構成してブロードキャストマスクレジスタ134,136,・・・,138の内の一つをH_REGION[N:1]128により示される各領域に関連付けることができる。一の実施形態においては、マスク選択回路132は特定のブロードキャストマスクを各ブロードキャスト領域に関連付ける。別の実施形態においては、マスク選択回路132はユーザによる書込みが可能なレジスタまたは他の回路を含むことにより選択したブロードキャストマスクを各ブロードキャスト領域に任意に関連付けることができ、従ってブロードキャストマスクを種々のブロードキャスト領域に共有させることができる。別の構成として、一のブロードキャストマスクを一のブロードキャスト領域に関連付ける操作は、データ処理システム10の状態に基づいて行なうことができ、そしてソフトウェアを使用せずに動的に変えることができる。
ロードキャスト領域1(例えば、図6のブロードキャスト領域1 164のような)に対応する開始命令アドレス及び終了命令アドレスを定義する。従って、プログラムカウンタ(プログラム・カウンタユニット130内の)が開始命令アドレスから終了命令アドレスの範囲(すなわち、領域1の上限から下限の範囲)に入ると、境界比較ユニット144はH_REGION[N:1]128を出力して領域1を通知する。同様にして、例えば150及び152または154及び156のような領域上限と領域下限の各ペアによりブロードキャスト領域を定義し、そしてプログラムカウンタがこれらの領域のいずれかに入ると、該当する領域がH_REGION[N:1]128として出力される。ここで図9に示すように、ブロードキャスト領域制御ユニット120は3つのブロードキャスト領域定義を含むが、どのような数Yの領域を定義することもできる。これらの上限レジスタ及び下限レジスタ(146,148,150,152,154及び156)は全て、これらのレジスタをロードするために値及び制御信号の両方を供給するREGION_SPECIFIERS 122を通してユーザが書込みできるものとすることができる。
サ14との間の命令転送に際して生じるオーバーヘッドを減らすことができる。コプロセッサ14はデータ駆動方式で動作することができ、この方式においては処理がプロセッサ12からHDP[31:0]72を通してのデータ転送、及びGPR46の更新されているレジスタのREG[4:0]68を通しての通知に応答して行なわれる。ブロードキャストマスクのコンセプトを採用すると、厳密なデータ駆動項目のみがコプロセッサ14に渡される。このようにして、REG[4:0]68が示し、プロセッサ12が実行している命令の送信先レジスタに対応する各値はさらに、コプロセッサ14が実行する特定の動作を現在の実行コンテキストの関数として通知するように機能する。プロセッサ12が命令を実行すると、GPR46内の特定のレジスタが目標となって、レジスタブロードキャスト動作が行なわれるときに、コプロセッサ14により選択される機能が間接的に有効になる。さらに、REG[4:0]68の特定コードが対応する選択される機能は、H_REGION[N:1]が示す実行コンテキストが変化すると変化し、プロセッサ12によりコプロセッサ14を明示的に再構成する際のオーバーヘッドを無くすことができる。
Claims (5)
- 複数のレジスタを含むレジスタファイル及び同レジスタファイルに対応するブロードキャスト特定子を有するプロセッサが、書込みトランザクションを前記レジスタファイルにコプロセッサ通信バスを介して選択的にブロードキャストする方法であって、
前記レジスタファイルに書き込むべきオペランドを、プロセッサが受信する工程と、
前記レジスタファイルの複数のレジスタの内の一つを、プロセッサが選択する工程と、
前記レジスタファイルに書き込むべき前記オペランドを、プロセッサが前記レジスタファイルに供給する工程と、
前記ブロードキャスト特定子が複数のビットを含み、各ビットが複数のレジスタの1つに対応し、該ブロードキャスト特定子に基づいて、前記レジスタファイルに書き込むべきオペランドを、プロセッサが前記コプロセッサ通信バスを介して選択的に供給する工程と、からなる方法。 - 前記ブロードキャスト特定子は、前記プロセッサ内の複数のブロードキャスト特定子のうちの1つであって、前記複数のブロードキャスト特定子はそれぞれ、前記プロセッサの少なくとも1つのブロードキャスト領域に対応する請求項1に記載の方法。
- プロセッサが備える複数のレジスタと、
同複数のレジスタの内の一つに対して、プロセッサが書込み動作を実行する回路と、
前記書込み動作実行用のオペランドを前記複数のレジスタの内の一つに供給する導電体群と、
一組のブロードキャスト特定子を記憶するための記憶回路であって、ブロードキャスト特定子はそれぞれ複数のブロードキャスト指示子からなり、各ブロードキャスト指示子は複数のレジスタのうちの1つに対応して、対応するレジスタへの書き込みはブロードキャストされるべきか否かを指示する、前記記憶回路と、
前記複数のレジスタの内の一つと前記ブロードキャスト特定子の内の選択された一つと、を比較し、ブロードキャストイネーブル信号を供給する、プロセッサ内の比較回路と、
同比較回路に接続されて、コプロセッサ通信バスと通信するポートであって、前記ブロードキャストイネーブル信号に応答して前記オペランドを選択的に供給するための、少なくとも一つのコプロセッサ通信バス信号を送信する、プロセッサ内のポートと、
を備えるプロセッサ。 - 更に、アドレスの位置を示すためのプログラムカウンタユニットと、
同プログラムカウンタユニットから示されたアドレス位置が、一組のブロードキャスト領域内にある時を示すために、同プログラムカウンタユニットに接続されたブロードキャスト領域制御ユニットと、
からなる請求項3に記載のプロセッサ。 - 更に、前記ブロードキャストイネーブル信号は、対応するブロードキャスト指示子が複数のレジスタのうちの1つへのブロードキャストを指示し、対応するブロードキャスト指示子が複数のレジスタのうちの1つにブロードキャスト指示しない時は、ブロードキャスト信号はブロードキャストを指示しない、前記比較回路と、
オペランドを供給するための少なくとも1つのプロセッサ通信バス信号を含み、前記ブロードキャストイネーブル信号はブロードキャストを可能にし、前記ブロードキャストイネーブル信号がブロードキャストをイネーブルにしないときはオペランドを供給しない前記ポートと、
からなる請求項3に記載のプロセッサ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/054,577 US7228401B2 (en) | 2001-11-13 | 2001-11-13 | Interfacing a processor to a coprocessor in which the processor selectively broadcasts to or selectively alters an execution mode of the coprocessor |
PCT/US2002/034955 WO2003042819A1 (en) | 2001-11-13 | 2002-10-30 | Method and apparatus for interfacing a processor to a coprocessor |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2005528669A JP2005528669A (ja) | 2005-09-22 |
JP2005528669A5 JP2005528669A5 (ja) | 2006-01-05 |
JP4098241B2 true JP4098241B2 (ja) | 2008-06-11 |
Family
ID=21992061
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003544586A Expired - Fee Related JP4098241B2 (ja) | 2001-11-13 | 2002-10-30 | プロセッサをコプロセッサに接続する方法及び装置 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7228401B2 (ja) |
EP (1) | EP1446717A1 (ja) |
JP (1) | JP4098241B2 (ja) |
KR (1) | KR100981033B1 (ja) |
CN (1) | CN1290003C (ja) |
TW (1) | TWI313822B (ja) |
WO (1) | WO2003042819A1 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6986023B2 (en) | 2002-08-09 | 2006-01-10 | Intel Corporation | Conditional execution of coprocessor instruction based on main processor arithmetic flags |
JP2005535966A (ja) * | 2002-08-09 | 2005-11-24 | インテル・コーポレーション | アライメントまたはブロードキャスト命令を含むマルチメディア・コプロセッサの制御メカニズム |
US7392368B2 (en) * | 2002-08-09 | 2008-06-24 | Marvell International Ltd. | Cross multiply and add instruction and multiply and subtract instruction SIMD execution on real and imaginary components of a plurality of complex data elements |
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US7395410B2 (en) * | 2004-07-06 | 2008-07-01 | Matsushita Electric Industrial Co., Ltd. | Processor system with an improved instruction decode control unit that controls data transfer between processor and coprocessor |
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US8914618B2 (en) | 2005-12-29 | 2014-12-16 | Intel Corporation | Instruction set architecture-based inter-sequencer communications with a heterogeneous resource |
US7921195B2 (en) * | 2008-06-09 | 2011-04-05 | International Business Machines Corporation | Optimizing service processing based on business information, operational intelligence, and self-learning |
CN102207919A (zh) | 2010-03-30 | 2011-10-05 | 国际商业机器公司 | 加速数据传输的处理单元、芯片、计算设备和方法 |
WO2013095575A1 (en) * | 2011-12-22 | 2013-06-27 | Intel Corporation | Broadcast operation on mask register |
US9336000B2 (en) * | 2011-12-23 | 2016-05-10 | Intel Corporation | Instruction execution unit that broadcasts data values at different levels of granularity |
WO2013095618A1 (en) | 2011-12-23 | 2013-06-27 | Intel Corporation | Instruction execution that broadcasts and masks data values at different levels of granularity |
WO2013101232A1 (en) | 2011-12-30 | 2013-07-04 | Intel Corporation | Packed rotate processors, methods, systems, and instructions |
US9417873B2 (en) | 2012-12-28 | 2016-08-16 | Intel Corporation | Apparatus and method for a hybrid latency-throughput processor |
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US10140129B2 (en) | 2012-12-28 | 2018-11-27 | Intel Corporation | Processing core having shared front end unit |
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CN104298639B (zh) * | 2014-09-23 | 2017-03-15 | 天津国芯科技有限公司 | 主处理器与若干协处理器的嵌入式连接方法及连接接口 |
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US10719329B2 (en) * | 2018-06-28 | 2020-07-21 | Arm Limited | Apparatus and method for using predicted result values |
US11487556B2 (en) | 2020-12-15 | 2022-11-01 | International Business Machines Corporation | Command-type filtering based on per-command filtering indicator |
US12026555B2 (en) | 2020-12-15 | 2024-07-02 | International Business Machines Corporation | Adjunct processor command-type filtering |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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EP0519348B1 (en) | 1991-06-19 | 1999-07-28 | Hewlett-Packard Company | Co-processor supporting architecture adapted to a processor which does not natively support co-processing |
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-
2001
- 2001-11-13 US US10/054,577 patent/US7228401B2/en not_active Expired - Lifetime
-
2002
- 2002-10-30 EP EP02789344A patent/EP1446717A1/en not_active Withdrawn
- 2002-10-30 JP JP2003544586A patent/JP4098241B2/ja not_active Expired - Fee Related
- 2002-10-30 KR KR1020047007338A patent/KR100981033B1/ko active IP Right Grant
- 2002-10-30 CN CNB028264991A patent/CN1290003C/zh not_active Expired - Fee Related
- 2002-10-30 WO PCT/US2002/034955 patent/WO2003042819A1/en active Application Filing
- 2002-11-07 TW TW091132761A patent/TWI313822B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
JP2005528669A (ja) | 2005-09-22 |
KR20050058240A (ko) | 2005-06-16 |
TWI313822B (en) | 2009-08-21 |
WO2003042819A1 (en) | 2003-05-22 |
TW200300230A (en) | 2003-05-16 |
US20030093648A1 (en) | 2003-05-15 |
US7228401B2 (en) | 2007-06-05 |
KR100981033B1 (ko) | 2010-09-10 |
CN1290003C (zh) | 2006-12-13 |
EP1446717A1 (en) | 2004-08-18 |
CN1610880A (zh) | 2005-04-27 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A521 | Request for written amendment filed |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4098241 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110321 Year of fee payment: 3 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120321 Year of fee payment: 4 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130321 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130321 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
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R350 | Written notification of registration of transfer |
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R350 | Written notification of registration of transfer |
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