JP2589352B2 - 諭理回路のテスト方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路のテスト方法に関し、特に、スタ
ンバイ電流測定により論理回路の製造不良を摘出する論
理回路のテスト方法に関するものである。

〔従来の技術〕

CMOS論理回路は、ＰチャンネルMOSとＮチャンネルMOS
とが相補的に接続されているため、入力電位レベルが静
止した状態においては、必ずＰチャネルMOS,Nチャンネ
ルMOSの何れか一方が、カットオフの状態になってい
る。したがって、電源から電流が流れるパスはなく、流
れる電流はないはずであるが、実際にはCMOS論理回路の
チップ内に存在する寄生を含めた全Ｐ−Ｎ接合の逆バイ
アス電流が流れる。

CMOS論理LSI等の製造不良を摘出する手段として、入
力電位レベルが安定した状態のCMOS論理回路のＰ−Ｎ接
合に流れる極めて微少な逆バイアス電流（スタンバイ電
流）を測定することが行われる。そして、測定したスタ
ンバイ電流が、標準的なスタンバイ電流と比較して大き
く異なる場合、測定したCMOS論理回路部品を不良と判定
するテストが行われる。

スタンバイ電流測定のためには、内部セルの入力電位
レベルが安定していることが必要である。このため、通
常の論理動作を用いて回路内の全セルの入力電位を安定
させる専用のテストパターンを作成するか、または、既
存のテストパターンによる論理動作における入力電位安
定状態を抽出してテストを行うようにしている。

〔発明が解決しようとする課題〕

しかしながら、スタンバイ電流測定のための専用のテ
ストパターンを設計する場合、 （１）内部フリップフロップを、テスト時にホールド状
態に確定するための処理手順として、通常の論理動作を
用いる必要があるため、処理手順が複雑である。

（２）内部トライステートバスを、テスト時に非ハイイ
ンピーダンス状態に確定するための処理手順として、通
常の論理動作を用いる必要があるため、処理手順が複雑
である。

（３）また、実際にテストを行う時には、内部フリップ
フロップをホールド状態にすること、および内部トライ
ステートバスを非ハイインピーダンス状態にすること
を、回路全体に対し同時に成立させる必要があるため、
処理手順の設計および状態成立の確認が困難である。

（４）更に１つの論理回路の多くの回路内部状態に対し
て、上記（１），（２），（３）における状態の条件を
設定するためのテストパターンの設計および確認コスト
が大であるという問題があった。

本発明は、上記問題点を解決するためになされもので
ある。

本発明の目的は、簡単な処理手順によりスタンバイ電
流測定を行い、容易に論理回路をテストする論理回路の
テスト方法を提供することにある。

また、本発明の他の目的は、任意の既存テストパター
ン用いて、スタンバイ電流測定を行い、容易に論理回路
をテストする論理回路のテスト方法を提供することにあ
る。

本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。

〔課題を解決するための手段〕

上記目的を達成するため、本発明においては、テスト
する論理回路に対して、テストモード時に論理回路に内
蔵されるフリップフロップを強制的にホールド状態と
し、論理回路に内蔵されるトライステートバス上のソー
スゲート群をテスト信号印加ゲートのみを除き全て強制
的にディスエーブル状態にして、スタンバイ電流を測定
することにより回路不良を判定して論理回路のテストを
行う論理回路のテスト方法が提供される。

また、本発明の論理回路のテスト方法は、論理回路に
内蔵されるフリップフロップをテストモード時に強制的
にホールド状態とするフリップフロップ制御回路と、論
理回路に内蔵されるトライステートバス上のソースゲー
ト群をテストモード時にテスト信号印加ゲートのみを除
き全て強制的にディスエーブル状態にするトライステー
トバス制御回路とを被テスト論理回路に備え、前記フリ
ップフロップ制御回路および前記トライステートバス制
御回路を個別に制御して、テストパターン信号が与えら
れたテストサイクルの中で、回路全体が静的安定状態と
なる期間を設け、スタンバイ電流を測定して、回路不良
を判定することを特徴とする。

更にまた、本発明の論理回路のテスト方法において
は、論理回路のテストを行うテストモード時、被テスト
論理回路に対して、任意のテストパターンを印加する第
１ステップと、論理回路に内蔵されるフリップフロップ
を強制的にホールド状態にする第２ステップと、論理回
路に内蔵されるトライステートバス上のソースゲート群
をテスト信号印加ゲートのみを除き全て強制的にディス
エーブル状態にする第３ステップと、スタンバイ電流を
測定する第４ステップと、論理回路に内蔵されるトライ
ステートバス上のソースゲート群の強制的なディスエー
ブル状態を解除する第５ステップと、論理回路に内蔵さ
れるフリップフロップの強制的なホールド状態を解除す
る第６ステップとの処理を順次に繰り返し行うことを特
徴とする。

〔作用〕

前記手段によれば、論理回路のテストを行う場合、被
テスト論理回路に対して、論理回路に内蔵されるフリッ
プフロップを強制的にホールド状態とし、論理回路に内
蔵されるトライステートバス上のソースゲート群をテス
ト信号印加ゲートのみを除き全て強制的にディスエーブ
ル状態にして、スタンバイ電流を測定することにより回
路不良を判定する。

これにより、複雑なテストパターンによるテストを行
うまでもなく、論理回路の回路不良を容易に確実に判定
できる。

また、このような論理回路のテストを行うために、論
理回路に内蔵されるフリップフロップをテストモード時
に強制的にホールド状態とするフリップフロップ制御回
路と、論理回路に内蔵されるトライステートバス上のソ
ースゲート群をテストモード時にテスト信号印加ゲート
のみを除き全て強制的にディスエーブル状態とするトラ
イステートバス制御回路とを被テスト論理回路に備え
て、前記フリップフロップ制御回路および前記トライス
テートバス制御回路を個別に制御して、テスト信号が与
えられたテストサイクルの中で、回路全体が静的安定状
態となる期間を設け、スタンバイ電流を測定して、回路
不良を判定する。

これにより、複雑なテストパターンによるテストを行
うまでもなく、論理回路の回路不良を容易に確実に判定
できる。

また、ここで行う論理回路のテスト方法は、被テスト
論理回路に対して、任意のテストパターンを印加する第
１ステップと、論理回路に内蔵されるフリップフロップ
を強制的にホールド状態にする第２ステップと、論理回
路に内蔵されるトライステートバス上のソースゲート群
をテスト信号印加ゲートのみを除き全て強制的にディス
エーブル状態にする第３ステップと、スタンバイ電流を
測定する第４ステップと、論理回路に内蔵されるトライ
ステートバス上のソースゲート群の強制的なディスエー
ブル状態を解除する第５ステップと、論理回路に内蔵さ
れるフリップフロップの強制的なホールド状態を解除す
る第６ステップとの処理を、順次に繰り返し行うことに
より行われる。

これにより、任意のテストパターンに対して論理回路
の回路テストを行う論理回路テストの行程の中で、スタ
ンバイ電流測定のための状態で実現して、スタンバイ電
流測定のテスト項目を加えることができる。このため、
複雑なテストパターンによるテストを行うまでもなく、
スタンバイ電流測定のテスト項目を加えて、論理回路の
回路不良を容易に確実に判定できる。

このような論理回路のテスト方法を確実に容易に行う
ために、被テスト論理回路には、例えば、論理回路の設
計時において、 （１）内部フリップフロップの値をテストモード時外部
ピンから強制的にホールド状態にするためのクロック信
号、セット信号，およびリセット信号等の制御信号を抑
止する回路のフリップフロップ制御信号抑止回路を埋設
し、また、 （２）内部トライステートバスの値をテストモード時外
部ピンから強制的に非ハイインピンダース状態にするた
めの通常論理トライステートバスを全てディスエーブル
とし、およびテスト専用トライステートソースをイネー
ブルとする回路のトライステートバス制御回路を埋設
し、更に、 （３）これらのフリップフロップ制御信号抑止回路およ
びトライステートバス制御回路を個別に制御するテスト
モード設定用外部ピンを、予め設けておく。これによ
り、容易に確実に上述の論理回路のテストを行うことが
できる。

更に、任意のテストパターンに対し、前記テストモー
ド時の所望の状態を実現するため、テスト実行の順序
は、 （ａ）論理回路の被テストモード設定、 （ｂ）任意のテストパターン印加、 （ｃ）テストモード設定、 （ｄ）トライステートゲートのテストモード設定、 （ｅ）スタンバイ電流測定、 （ｆ）フリップフロップのテストモード解除、 （ｇ）トライステートゲートのテストモード解除、 （ｈ）前記（ｂ）〜（ｇ）のくり返し、 として行う。このようなテスト実行において、テストモ
ード制御用外部ピンは、フリップフロップ制御系とトラ
イステートバス系で独立に制御してテストが行われる。

論理回路に設けておくフリップフロップ制御信号抑止
回路は、テストモード時、各フリップフロップのデータ
入力端子、制御信号端子がどのような値であっても、フ
リップフロップ制御信号を抑止するように動作する。こ
のため、フリップフロップ内部状態はテストモード時に
は強制的にホールドすることができる。また、トライス
テートバス制御回路は、テストモード時、テスト専用ト
ライステートソースのみをイネーブルとし、他のトライ
ステートソースをディスエーブルとするように動作す
る。このため、バスラインの値を外部ピンから強制的に
非ハイインピーダンス状態にすることができる。

テスト実行順序は、フリップフロップのホールド後に
トライステートバスの値を変更し、トライステートバス
の値の回復の後にフリップフロップのホールドを解除す
るというように動作するため、トライステートバスの
値、フリップフロップの入力および記憶値が、テストモ
ードの前後で変わることがない。それによって、任意の
テストパターンの順序性を乱すことがない。

テストモード制御用外部ピンは、フリップフロップ制
御系とトライステートバス制御系とを独立させることが
できるため、テスト実行手順を試験装置からのパターン
印加手順で制御することができる。なお、テストモード
制御用外部ピンをフリップフロップ制御系とトライステ
ートバス制御系で共用する場合には、内部位相制御回路
により各々の制御系に対する信号を制御するような構成
とすることにより、独立して設けている場合と同様に、
テスト実行手順を試験装置からのパターン印加手順で制
御することができる。

〔実施例〕

以下、本発明の実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための全図において、同一要
素のものは同一符号を付け、その繰り返しの説明は省略
する。

第１図は、本発明の一実施例にかかる論理回路のテス
ト方法を一態様で実施する論理回路のテスト時の要部構
成を具体的に示す回路図である。また、第２図は、第１
図の論理回路の非テスト時の要部構成を示す回路図であ
る。

ここで、スタンバイ電流測定のテストを行う論理回路
は、第２図に示すように、組合せ論理部21,フリップフ
ロップ22,組合せ論理部23,トライステート素子24aおよ
び24b,組合せ論理部25,およびフリップフロップ26が直
列に接続された論理回路20とする。

このような論理回路20に対して、スタンバイ電流測定
のテストを行うために、第１図に示すように、フリップ
フロップ22を強制的にホールド状態とするフリップフロ
ップ制御信号抑止回路11と、トライステート素子24aお
よび24bを強制的に非ハイインピンダース状態にするト
ライステートバス制御回路12と、フリップフロップ22を
強制的にホールド状態とするフリップフロップ制御信号
抑止回路13とが設けられた状態とする。論理回路をテス
トするためのスタンバイ電流測定のテストを行う場合、
これらの回路（11,12,13）により、論理回路中のフリッ
プフロップは強制的にホールド状態とし、トライステー
ト素子はテスト信号印加用のトライステート素子を除き
強制的に非ハイインピーダンス状態にする。

第１図を参照して、被テスト論理回路に設けるフリッ
プフロップ制御信号抑止回路およびトライステートバス
制御回路の回路構成の説明を続けると、第１図におい
て、14はトライステートバス系制御用外部ピン、17はフ
リップフロップ系制御用外部ピンである。フリップフロ
ップ制御信号抑止回路11は、ANDゲート11a,11b,11cによ
りフリップフロップ22の制御信号をテストモード時には
抑止し、非テストモード時には制御信号を通過させて通
常の論理動作が可となるようにする回路である。また、
トライステートバス制御回路12は、ORゲート12a,12bに
よりトライステート素子24aおよび24bをテストモード時
にはディスエーブルとし、非テストモード時には通常の
論理動作が可となるようにし、更に、トライステート素
子12cによりテストモード時には入力ピン15に与えたテ
ストデータをバスライン16に設定し、非テストモード時
にはディスエーブルとする回路である。また、フリップ
フロップ制御信号抑止回路13は、ANDゲート13a,13b,13c
によりフリップフロップ25の制御信号をテストモード時
には抑止してホールド状態とし、非テストモード時には
制御信号を通過させて通常論理動作が可となるようにす
る回路である。

第３図は、被テスト論理回路にテストパターンを与え
る動作のタイムチャートを示す図である。第３図に示す
ように、所定の期間毎に各々のテストサイクルが繰り返
し行われる。テスト用外部ピン以外のテストパターン信
号が、テストサイクル毎のタイミング31およびタイミン
グ37で必要に応じて変化する。この各テストサイクルの
タイミングに対応して、フリップフロップ系制御用外部
ピンの信号、トライステートバス系制御用外部ピンの信
号が、図示するように変化する。

被テスト論理回路のテスト動作を説明する。テストサ
イクル１の先頭のタイミング31において、通常のテスト
パターン信号が印加されると、このとき、フリップフロ
ップ系制御用外部ピン17の信号はＨ（High）レベルにな
っており、フリップフロップ22,26の制御信号端子のＣ
（クロック）端子,S（セット）端子,R（リセット）端子
の各端子には、通常の論理動作時の信号が到達する。ま
た、このとき、トライステートバス系制御用外部ピン14
の信号はＬ（Low）レベルになっており、トライステー
ト素子24aおよび24bのイネーブル端子には通常の論理動
作信号が到達している。また、トライステート素子12c
はディスエーブル状態となっており、バスライン16の通
常の論理動作に影響を与えない。テストパターン信号で
与えた入力刺激が、回路中に伝播し安定した後、フリッ
プフロップ系制御用外部ピン17の信号をタイミング32で
Ｌレベルとすると、フリップフロップ22,26に対する制
御信号が抑止され、フリップフロップ22,26は、その時
点におけるフリップフロップ設定値をホールドする。フ
リップフロップのホールド状態が確定した後、トライス
テートバス系制御用外部ピン14の信号をタイミング33で
Ｈレベルとすると、トライステート素子24a,24bはディ
スエーブル状態となる。また、トライステート素子12c
がイネーブル状態となり、入力ピン15からの信号で与え
たレベルがバスライン16に設定される。トライステート
バス系制御用外部ピン14の入力刺激に対し回路が十分安
定した後のタイミング34においては、フリップフロップ
はホールド状態、トライステートバスは、ＬあるいはＨ
レベル安定状態になり、このとき、回路全体が静的安定
状態となるためスタンバイ電流の測定要件を満たす。し
たがって、タイミング34でスタンバイ電流測定を行う。
その後、タイミング35でトライステートバス系制御用外
部ピン14の信号をＬレベルとすると、バスライン16がテ
ストモード前の状態に回復する。この後のタイミング36
で、フリップフロップ系制御用外部ピン17の信号をＨレ
ベルとすると、前のタイミング35で既にフリップフロッ
プの入力端子における信号の値はテストモード前に回復
済となっているため、タイミング36で各フリップフロッ
プもテストモード前の状態に復帰する。同様の手順をテ
ストサイクル２においても、タイミング37からテストパ
ターン信号を加えて開始して繰り返し行い、以降必要な
回数のテストサイクルを同様の手順で繰り返す。

なお、この例では、連続した各々のテストサイクルに
対して、スタンバイ電流測定のテストを行っているが、
このスタンバイ電流測定のテストは特定のテストサイク
ルに対してのみ行うようにしてもよい。

次に、本発明の他の実施例を説明する。まず、この論
理回路のテスト方法で用いるフリップフロップ制御回路
およびトライステートバス制御回路の他の回路例から説
明する。

第４図は、フリップフロップ制御回路の他の実施例を
示す図である。第１図の回路例では、フリップフロップ
制御回路を独立したゲート群で構成している回路として
いるが、第４図に示すように、論理回路を構成する基本
回路セルのフリップフロップ41として、フリップフロッ
プ制御回路のANDゲート42a,42b,42cをフリップフロップ
43と共に等価的にセル内部へ取り込んだ回路を用いるよ
うにする。この場合、フリップフロップに対する制御信
号の供給を制御するゲートが付加されたフリップフロッ
プセルが、論理回路を構成する上で用いられるため、特
に、フリップフロップ制御回路のゲートを設けることは
ない。また、フリップフロップの周辺回路に既に設けら
れているゲートを用いて、同様なフリップフロップ制御
回路のゲートとしてもよい。テスト容易化設計による論
理回路方式によって、テストを行うためのテスト用ゲー
ト回路を組み込んだ回路としている場合には、それらの
テスト用ゲート回路を用いるようにしても良い。

第5a図および第5b図は、トライステートバス制御回路
の他の実施例を示す図である。この回路例は、第5a図に
示すように、論理回路を構成する基本回路セルのトライ
ステート素子セル51として、トライステート素子53と、
制御用ORゲート52とを等価的にセル内部へとり込んだも
のを用い、また、テスト信号印加用のトライステートゲ
ートとして、第5b図に示すように、トライステート素子
だけのテスト信号印加用専用セル54を用いたものであ
る。この専用セル54はトライステート素子55が内蔵され
たセルである。これらの基本回路セルを用いて、論理回
路を構成すると、第６図に示すような回路構成となる。
第６図の論理回路は、第１図と同じ構成の論理回路を、
第４図，第5a図および第5b図に示した各基本回路セルを
用いて構成した回路である。なお、これらの基本回路セ
ルは、セル内部にゲートレベルで制御回路を組込んだ
が、トランジスタレベルで等価な回路動作を実現するこ
とにより、ディレイ、あるいは、セル面積等のオーバヘ
ッドを削減した論理回路構成とすることもできる。

第７図は、テスト制御用外部ピンにかかる他の実施例
を示す位相制御回路である。第７図において、71はテス
ト制御用外部ピン、72はフリップフロップ制御系への信
号端子、73はトライステートバス制御系への信号端子で
ある。また、74,75,76はそれぞれディレイ値d1,d2,d3を
持つANDゲートである。この位相制御回路を用い、信号
端子72はフリップフロップ系制御用外部ピン17に接続
し、信号端子73はトライステートバス系制御用外部ピン
14に接続することにより、論理回路のテスト制御用の外
部信号ピンを１本とすることができる。

第８図は、第７図に示すテスト制御用の外部信号ピン
にかかる位相制御回路の動作を示すタイムチャートであ
る。第８図のタイムチャートに示すように、ANDゲート7
4,ANDゲート75およびANDゲート76はそれぞれディレイ値
d1,d2およびd3を持っており、テスト制御用外部ピン71
に外部制御信号としてタイミング信号77に示す波形を印
加すれば、信号端子72にはタイミング信号78が出力さ
れ、信号端子73にはタイミング信号79が出力される。こ
れらの端子から出力された各タイミング信号波形の各々
の立上がりまたは立下りのタイミング91,92,93を、例え
ば、第３図のタイムチャートのタイミング31,32,33に対
応させるように、ディレイ値d1〜d3、およびタイミング
91,94を適宜に設定することにより、テスト制御用外部
ピンを１ピンとした構成とすることができる。

以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、論理回路の
テストとして、小量のハードウェア制御のオーバヘッド
で外部ピンから容易に内部フリップフロップをホールド
状態、トライステートバスを非ハイインピーダンス状態
にして、スタンバイ電流測定を行うことができる。これ
により、スタンバイ電流測定のための専用のテストパタ
ーン設計、あるいは、既存テストパターンからのスタン
バイ電流測定要件を満たすテストパターンの検索をし
て、論理回路のテストを行う必要はなく、論理回路テス
トのためのコストを低減する効果がある。

また、本発明によるテスト実行手順で、論理回路テス
トを行うことにより、既存のテストパターンをそのまま
利用し、スタンバイ電流測定用パターンとすることがで
きるので、論理回路テスト用パターンの設計コストの低
減、テストパターンファイルリソース等の削減の効果が
ある。さらに、既存パターンにDCファンクションテスト
等のパターンを流用することにより、非常に多くの回路
内部状態に対してスタンバイ電流測定をすることが可能
となり、テストパターンの試験性能が向上し、容易に確
実な論理回路のテストが行える。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかる論理回路のテスト
方法を一態様で実施する論理回路のテスト時の要部構成
を具体的に示す回路図、 第２図は、第１図の論理回路の非テスト時の要部構成を
示す回路図、 第３図は、被テスト論理回路にテストパターンを与える
動作のタイムチャートを示す図、 第４図は、フリップフロップ制御回路の他の実施例を示
す図、 第5a図および第5b図は、トライステートバス制御回路の
他の実施例を示す図、 第６図は、本発明にかかる他の実施例の論理回路の要部
構成を示す回路図、 第７図は、テスト制御用外部ピンにかかる他の実施例を
示す位相制御回路の回路図、 第８図は、第７図に示すテスト制御用の外部信号ピンに
かかる位相制御回路の動作を示すタイムチャートであ
る。 図中、11,13…フリップフロップ制御回路、12…トライ
ステートバス制御回路、14…トライステートバス系制御
用外部ピン、17…フリップフロップ系制御用外部ピン、
20…論理回路、21,23…組合せ論理部、22,26…フリップ
フロップ、24a,24b…トライステート素子、41…フリッ
プフロップセル、51…トライステート素子セル、54…テ
スト信号印加用専用セル。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】被テスト論理回路に対して、テストモード
   時に、論理回路に内蔵されるフリップフロップを強制的
   にホールド状態とし、論理回路に内蔵されるトライステ
   ートバス上のソースゲート群をテスト信号印加ゲートの
   みを除き全て強制的にディスエーブル状態にして、スタ
   ンバイ電流を測定することにより回路不良を判定するこ
   とを特徴とする論理回路のテスト方法。
2. 【請求項２】論理回路に内蔵されるフリップフロップを
   テストモード時に強制的にホールド状態とするフリップ
   フロップ制御回路と、論理回路に内蔵されるトライステ
   ートバス上のソースゲート群をテストモード時にテスト
   信号印加ゲートのみを除き全て強制的にディスエーブル
   状態にするトライステートバス制御回路とを被テスト論
   理回路に備え、前記フリップフロップ制御回路および前
   記トライステートバス制御回路を個別に制御して、テス
   ト信号が与えられたテストサイクルの中で、回路全体が
   静的安定状態となる期間を設け、スタンバイ電流を測定
   して、回路不良を判定することを特徴とする論理回路の
   テスト方法。
3. 【請求項３】被テスト論理回路に対して、任意のテスト
   パターンを印加する第１ステップと、論理回路に内蔵さ
   れるフリップフロップを強制的にホールド状態にする第
   ２ステップと、論理回路に内蔵されるトライステートバ
   ス上のソースゲート群をテスト信号印加ゲートのみを除
   き全て強制的にディスエーブル状態にする第３ステップ
   と、スタンバイ電流を測定する第４ステップと、論理回
   路に内蔵されるトライステートバス上のソースゲート群
   の強制的なディスエーブル状態を解除する第５ステップ
   と、論理回路に内蔵されるフリップフロップの強制的な
   ホールド状態を解除する第６ステップとの処理を順次に
   繰り返し行うことを特徴とする論理回路のテスト方法。