JP2586638B2 - ２ｃｐｕ間の片方向通信制御回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は二つ以上のマイクロコンピュータを使用する
回路においてマイクロコンピュータ間でデータの通信を
行う際に、このマイクロコンピュータ間のデータ通信を
制御する回路に関するものと、これを使用した移動体制
御装置に関するものである。

従来の技術 従来、複数個のマイクロコンピューターを用いる分散
処理システムにおいては、マイクロコンピューター間の
情報交換（通信）は、第３図に示すように直列伝送で行
なわれていた。第３図に於て、１と２はマイクロコンピ
ューターであり、37と38は直列伝送変換部であり、39と
40は並列伝送路であり、41は直列伝送路である。また、
42は伝送制御線である。直列伝送に於いては、第３図に
示すようにマイクロコンピューター間に設けた直列変換
部37・38間で直列伝送が行なわれ、伝送に関わる制御を
伝送制御線42を用いて行なうものである。これは第４図
に示すように、例えば、情報の送信側が送信要求信号を
Ｌに下げることで送信要求信号を出し、それに対して受
信側が、例えば送信可信号をＬに下げることで送信可信
号を返信し、これを受信した送信側が、例えばＬのパル
ス信号である送信開始信号を出し情報伝送を始めて、受
信側からの単位情報量（例えば１バイト）を受信した事
を知らせる受信完了信号を受ける。この受信完了信号を
受けることで送信側が送信要求信号をクリアし、受信側
が送信可信号をクリアし、１回の伝送が終了する。な
お、このときの受信完了信号は、第４図に示しているＬ
のパルス信号としている。

また第５図に他の方法として、マイクロコンピュータ
ー１・２のポートを直結し、電送制御線42・データーバ
ス39を用いて並列伝送を行なう方法を示す。さらにまた
第６図に示すように、２つのマイクロコンピューター１
・２間に共有メモリ43を用いて各々のマイクロコンピュ
ーターが共通の記憶場所を持ち、データーバス17を使用
して相互にデーターの書き込みおよび読み込みを行い情
報の伝送を行なう手法も知られている。

発明が解決しようとする課題 上記した従来の構成による直列伝送手段では、マイク
ロコンピューター個々に直列伝送変換部が必要となり、
そのため回路構成が大きくなることと、直列伝送のため
単位時間あたりに伝送できる情報量が少ないといった課
題がある。そのため前記したようなマイクロコンピュー
ター同志を直結したり、共有メモリを用いて並列伝送を
行なう方法もあるが、マイクロコンピューター同志を直
結する方法はマイクロコンピューター間でデーターを伝
送しているときは、両方のマイクロコンピューターが伝
送のための処理を同時に行なうため、各々の処理が中断
してしまい処理能力の低下につながるという問題があ
る。また共有メモリを使用した構成では、同時に２つの
マイクロコンピューターからの書き込みまたは読み込み
があった場合に、それを調停する回路が必要になり、回
路構成が複雑になり、回路スペースが大きくなるという
問題がある。また、そのような回路を内蔵した共有メモ
リも存在するが、大容量のものしかなく、少ない情報量
の通信を行なうシステムに用いることは、通信に費やす
時間や、その回路スペース等であまり効率がよくない。

本発明は、この様な従来の課題を解決するもので、簡
単な構成で、小さい回路スペースで、少ない情報量の通
信を各々の処理の中断の時間を極力少なくでき、効率よ
く情報の伝送を行なうことのできる通信装置を提供する
ことを目的とする。

課題を解決するための手段 本発明の目的を達成するための手段は、マスターのマ
イクロコンピューターとスレーブのマイクロコンピュー
ターとマスターのマイクロコンピューターからスレーブ
のマイクロコンピューターへの送信用と、スレーブのマ
イクロコンピューターからの受信用の２個のセットおよ
びプリセット可能なＤタイプフリップフロップと、読み
出し専用のアドレスポートと書き込み専用のアドレスポ
ートとを併せもつ送信用・受信用の２個以上のレジスタ
ファイルと、マスター側のマイクロコンピューターが前
記受信用のレジスタファイルのデーターを読み取る際
に、マスター側のマイクロコンピューターから出力され
るアドレス信号とリード信号とにより前記受信用Ｄタイ
プフリップフロップのリセット入力に出力する読取要求
信号解除部と、マスター側のマイクロコンピューターが
前記送信用のレジスタフィアルへデーターを書き込む際
に、マスター側のマイクロコンピューターから出力され
るアドレス信号とライト信号とにより前記送信用Ｄタイ
プフリップフロップのクロック入力に出力する書込通知
信号発生部と、スレーブ側のマイクロコンピューターが
前記送信用のレジスタファイルのデーターを読み取る際
にスレーブ側のマイクロコンピューターから出力される
アドレス信号とリード信号とにより前記送信用Ｄタイプ
フリップフロップのリセット入力に出力する書込通知信
号解除部と、スレーブ側のマイクロコンピューターが前
記受信用のレジスタファイルへデーターを書き込む際
に、スレーブ側のマイクロコンピューターから出力され
るアドレス信号とライト信号とにより前記受信用Ｄタイ
プフリップフロップのクロック入力に出力する読取要求
信号発生部と前記送信用Ｄタイプフリップフロップの反
転出力をスレーブ側のマイクロコンピューターの割り込
み端子に入力し、前記受信用フリップフロップの反転出
力を前記マスター側のマイクロコンピューターの割り込
み端子に入力する構成とした2cpu間の通信制御回路とす
るものである。

作用 本発明の構成による作用は以下の通りである。マスタ
ー側のマイクロコンピューターからスレーブ側のマイク
ロコンピューターにデータを送信する場合には、送信用
のレジスタファイルにマスター側のマイクロコンピュー
ターが送信したいデーターを書き込む。この時、書込通
知信号発生部は、マスター側のマイクロコンピューター
が最後のデーターを書き込み終えたときのアドレス信号
とライト信号との論理積をとり送信用Ｄタイプフリップ
フロップのクロック入力に出力する。これによりＤタイ
プフリップフロップの反転出力が、ＨからＬに落ちて、
スレーブ側のマイクロコンピューターの割り込み端子に
入力され、割り込みがかかる。この割り込みによりスレ
ーブ側のマイクロコンピューターは、実行中の処理を停
止してマスター側のマイクロコンピューターが書き込ん
だ送信用のレジスタファイルのデーターの読み出し動作
を行なう。この読み出し動作時に、スレーブ側のマイク
ロコンピューターから出力されるアドレス信号とリード
信号とを書込通知信号解除部に於いて論理積をとり、Ｄ
タイプフリップフロップのリセット入力に出力する。こ
れによりＤタイプフリップフロップの反転出力が、Ｌか
らＨに上がりスレーブ側のマイクロコンピューターの割
り込み端子に入力され、割り込みが実行され、割り込み
がかかる以前の処理を続けて実行する。また、スレーブ
側のマイクロコンピューターからマスター側のマイクロ
コンピューターへデータを送信する場合には、受信用の
レジスタファイルにスレーブ側のマイクロコンピュータ
ーが送信したいデーターを書き込む。この時、読取要求
信号発生部は、スレーブ側のマイクロコンピューターが
最後のデーターを書き込み終えたときのアドレス信号と
ライト信号との論理積をとり前記受信用Ｄタイプフリッ
プフロップのクロック入力に出力する。これによりＤタ
イプフリップフリップの反転出力がＨからＬに落ちて、
マスター側のマイクロコンピューターの割り込み端子に
入力され、割り込みがかかる。この割り込みによりマス
ター側のマイクロコンピューターは、実行中の処理を停
止してスレーブ側のマイクロコンピューターが書き込ん
だ受信用のレジスタファイルのデーターの読み出し動作
を行なう。この読み出し動作時に、マスター側のマイク
ロコンピューターから出力されるアドレス信号とリード
信号とを読取要求信号解除部に於いて論理積をとり、Ｄ
タイプフリップフロップのリセット入力に出力する。こ
れによりＤタイプフリップフロップの反転出力が、Ｌか
らＨに上がりマスター側のマイクロコンピューターの割
り込み端子に入力され、割り込みが実行され、割り込み
がかかる以前の処理を続けて実行する。

この様に小さい回路スペースで、２つのマイクロコン
ピューター間で少ない情報量の通信を各々の処理の中断
の時間を極力少なくでき、効率よく情報の伝送を行なう
ことができる。

実施例 以下、本発明の一実施例を添付図面に基づいて説明す
る。第１図は第一の手段の一実施例の2cpu間の通信制御
回路のブロック図である。１はマスター側のマイクロコ
ンピューターで、２はスレーブ側のマイクロコンピュー
ターである。本実施例では、マスター側のマイクロコン
ピューター１は８ビット等のマルチチップ（データー
線、アドレス線が外部に出力されているタイプのマイク
ロコンピューター）とし、スレーブ側のマイクロコンピ
ューター２は４ビットのワンチップのマイクロコンピュ
ーター（データー線、アドレス線が外部に出力されてな
く多数のポートを持つタイプのマイクロコンピュータ
ー）としている。3aはマスターのマイクロコンピュータ
ーからスレーブのマイクロコンピューターへの送信用の
セットおよびプリセット可能なＤタイプフリップフロッ
プで、3bはスレーブのマイクロコンピューターからの受
信用のセットおよびプリセット可能なＤタイプフリップ
フロップである。4a・4bは読み出し専用のアドレスポー
トと書き込み専用のアドレスポートとを併せもつ送信用
のレジスタファイルで、5a・5bは受信用のレジスタファ
イル（たとえばTTLのLS670）である。６はマスター側の
マイクロコンピューター１が前記受信用のレジスタファ
イル4a・4bのデーターを読み取る際に、マスター側のマ
イクロコンピューター１から出力されるアドレス信号と
リード信号（/RD信号10）との論理積をとり前記受信用
Ｄタイプフリップフロップ3bのリセット入力に出力する
読取要求信号解除部である。７はマスター側のマイクロ
コンピューター１が前記送信用のレジスタファイル4a・
4bへデーターを書き込む際に、マスター側のマイクロコ
ンピューター１から出力されるアドレス信号とライト信
号（/WR信号11）との論理積をとり前記送信用Ｄタイプ
フリップフロップ3aのクロック入力に出力する書込通知
信号発生部で、８はスレーブ側のマイクロコンピュータ
ー２が前記送信用のレジスタファイル4a・4bのデーター
を読み取る際にスレーブ側のマイクロコンピューター２
から出力されるアドレス信号とリード信号（/OC信号1
2）との論理積をとり前記送信用Ｄタイプフリップフロ
ップ3aのリセット入力に出力する書込通知信号解除部
で、９はスレーブ側のマイクロコンピューター２が前記
受信用のレジスタファイル5a・5bへデーターを書き込む
際に、スレーブ側のマイクロコンピューター２から出力
されるアドレス信号とライト信号（/WE信号13）との論
理積をとり前記受信用Ｄタイプフリップフロップ3bのク
ロック入力に出力する読取要求信号発生部である。14
は、前記送信用Ｄタイプフリップフロップ3aの反転出力
でありスレーブ側のマイクロコンピューター２の割り込
み端子に入力される/INT信号である。15は前記受信用フ
リップフロップ3bの反転出力であり、前記マスター側の
マイクロコンピューター１の割り込み端子に入力されて
いる/IRQ信号である。16はマスター側のマイクロコンピ
ューター１のアドレスバス、17はマスター側のマイクロ
コンピューター１のデーターバスである。18はスレーブ
側のマイクロコンピューター２が送信用のレジスタファ
イル4a・4bのデーターを読み取る際に使用するアドレス
バスＡで、19はスレーブ側のマイクロコンピューター２
が送信用のレジスタファイル4a・4bのデーターを読み取
る際や受信用のレジスタファイル5a・5bへデーターを書
き込む際に使用するアドレスバスの上位のデーターバス
である。20はスレーブ側のマイクロコンピューター２が
受信用のレジスタファイル5a・5bへデーターを書き込む
際に使用するアドレスバスＢであり、21はスレーブ側の
マイクロコンピューター２が送信用のレジスタファイル
4a・4bのデーターを読み取る際や受信用のレジスタファ
イル5a・5bへデーターを書き込む際に使用するアドレス
バスの下位のデーターバスである。

以上のように構成された2cpu間の通信制御回路に就い
て、以下その動作・作用を説明する。まず第１図に示す
ように、送信用のレジスタファイル4a・4bまたは受信用
のレジスタファイル5a・5bと２つづつの構成としたこと
で、マスター側のマイクロコンピューター１とスレーブ
側のマイクロコンピューター２との間で行なわれる通信
の情報量は４バイトである。（レジスタファイルにTTL
のLS670を使用したことによる。）マスター側のマイク
ロコンピューター１からスレーブ側のマイクロコンピュ
ーター２にデータを送信する場合には、送信用のレジス
タファイル4a・4bにマスター側のマイクロコンピュータ
ー１が送信したい４バイトのデーターを書き込む。この
時、書込通知信号発生部７は、マスター側のマイクロコ
ンピューター１が４バイト目のデーターを書き込み終え
たときのアドレス信号とライト信号（/WR信号11）との
論理積をとり前記送信用Ｄタイプフリップフロップ3aの
クロック入力に出力する。これによりＤタイプフリップ
フロップ3aの反転出力（/INT信号14）がＨからＬに落ち
て、スレーブ側のマイクロコンピューター２の割り込み
端子に入力され、割り込みがかかる。この割り込みによ
りスレーブ側のマイクロコンピューター２は、実行中の
処理を停止してマスター側のマイクロコンピューター１
が書き込んだ送信用のレジスタファイルのデーターの読
み出し動作を行なう。この読み出し動作時に、スレーブ
側のマイクロコンピューター２から出力されるアドレス
信号（アドレスバスA18上にある信号）とリード信号（/
OC信号12）とを書込通知信号解除部８に於いて論理積を
とりＤタイプフリップフロップ3aのリセット入力に出力
する。これによりＤタイプフリップフロップ3aの反転出
力（/INT信号14）がＬからＨに上がり、スレーブ側のマ
イクロコンピューター２の割り込み端子に入力され、割
り込みが解除される。割り込みが解除されることによっ
て、割り込みがかかる以前の処理を続けて実行する。ま
た、スレーブ側のマイクロコンピューター２からマスタ
ー側のマイクロコンピューター１へデータを送信する場
合には、受信用のレジスタファイル5a・5bにスレーブ側
のマイクロコンピューター２が送信したい４バイトのデ
ーターを書き込む。この時、読取要求信号発生部９は、
スレーブ側のマイクロコンピューター２が４バイト目の
データーを書き込み終えたときのアドレス信号（アドレ
スバスB20上にある信号）とライト信号（/WE信号13）と
の論理積をとり前記受信用Ｄタイプフリップフロップ3b
のクロック入力に出力する。これによりＤタイプフリッ
プフロップ3bの反転出力（/IRQ信号15）が、ＨからＬに
落ちて、マスター側のマイクロコンピューター１の割り
込み端子に入力され、割り込みがかかるこの割り込みに
よりマスター側のマイクロコンピューター１は、実行中
の処理を停止してスレーブ側のマイクロコンピューター
２が書き込んだ受信用のレジスタファイルのデーターの
読み出し動作を行なう。この読み出し動作時に、マスタ
ー側のマイクロコンピューター１から出力されるアドレ
ス信号（アドレスバス16上にある信号）とリード信号
（/RD信号10）とを読取要求信号解除部６に於いて論理
積をとりＤタイプフリップフロップ3bのリセット入力に
出力する。これによりＤタイプフリップフロップ3bの反
転出力（/IRQ信号15）がＬからＨに上がり、マスター側
のマイクロコンピューター１の割り込み端子に入力さ
れ、割り込みが解除され、割り込みがかかる以前の処理
を続けて実行する。

第２図は第２の手段の一実施例の移動体制御装置のシ
ステムブロック図である。27は本体走行用のモーターで
あり、29はその駆動回路、25は走行モーター27の回転速
度を検出する走行エンコーダーである。以上、走行エン
コーダー25・駆動回路29・走行モーター27はスレーブ側
のマイクロコンピューター２とともに走行手段31を構成
している。同様に26は本体操舵用のモーターであり、28
はその駆動回路、24は操舵モーター26の回転速度を検出
する操舵エンコーダーである。以上、操舵エンコーダー
24・駆動回路28・操舵モーター26はスレーブ側のマイク
ロコンピューター２とともに操舵手段30を構成してい
る。32は本体に取り付けられた方向検知センサで、本体
の走行方向を検知するもので本実施例ではレートジャイ
ロを用いている。そして走行エンコーダー25と方向検知
センサ32は位置認識手段33を構成し、本体の位置を認識
もするものである。33は本体の周囲に設けた超音波セン
サ・フォトセンサ等の測距センサで、障害物までの距離
を計測する。34は本体の外周に取り付けた接触センサ
で、本体が障害物に接触したことを検知する。この測距
センサと接触センサとで障害物検知手段を構成してい
る。１は記憶装置23を有し走行および操舵手段に信号を
出力する判断処理部を構成するマスター側のマイクロコ
ンピューターである。22は第一の手段の通信制御回路で
あり（マスター側のマイクロコンピューターは除く）、
35は本体の始動・停止等の動きの指示をする操作スイッ
チである。図に示すように操作スイッチの情報は入力ポ
ート36によりデータバス17を通してマイクロコンピュー
ター１に入力される。

以上のように構成された移動体制御装置では、マスタ
ー側のマイクロコンピューター１と、走行手段31および
操舵手段30に於けるスレーブ側のマイクロコンピュータ
ー２との通信は各々の処理の停止時間を極力短くできる
ことで各々の処理の遅れを短くでき効率よく通信が行え
る。

発明の効果 以上のように本発明によれば情報の送信側がレジスタ
ファイルに書くだけで、何等特別のポートを操作する必
要もなく送信でき、また送信データをレジスタファイル
に書き込んだ後は待ち時間を必要とせずに処理の続行を
おこなえる。また受信側に於いてもデーターが送られて
くると割り込みが発生し、その時のレジスタファイルを
読みに行くことでデータの受信が完了する。この時も送
信側のマイクロコンピューターとの間でなんらかの操作
を必要とするわけでなく、またデーター受信後ただちに
処理の続行を行なうことができる。また通信に必要とさ
れる書き込み・読み込みに費やされる時間の無駄も少な
く抑えることができ、回路のスペースも最小で構成でき
るので無駄が少ない。

【図面の簡単な説明】

第１図は第一の手段の一実施例を示す2cpu間の通信制御
回路のブロック図、第２図は第二の手段の一実施例を示
す移動体制御装置のシステムブロック図、第３図は従来
の直列伝送による通信の様子を示した図、第４図はその
詳細な説明図、第５図はマイクロコンピューター同志の
ポートを直結して並列伝送を行なう方法を示した図で、
第６図はマイクロコンピューター間に共有メモリを設け
て情報の伝送を行なう方法を示した図である。 １…マスターのマイクロコンピューター、２…スレーブ
のマイクロコンピューター、3a・3b…Ｄタイプフリップ
フロップ、4a・4b…送信用レジスタファイル、5a・5b…
受信用レジスタファイル、６…読取要求信号解除部、７
…書込通知信号発生部、８…書込通知信号解除部、９…
読取要求信号発生部、23…記憶装置、30…操舵手段、31
…走行手段、33…位置検出手段。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藪内 秀隆 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 近藤 信二 大阪府門真市大字門真1006番地 松下電 器産業株式会社内

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】マスターのマイクロコンピューターと、ス
   レーブのマイクロコンピューターと、マスターのマイク
   ロコンピューターからスレーブのマイクロコンピュータ
   ーへの送信用とスレーブのマイクロコンピューターから
   の受信用の２個のセットおよびプリセット可能なＤタイ
   プフリップフロップと、読み出し専用のアドレスポート
   と書き込み専用のアドレスポートとを併せもつ送信用・
   受信用の２個以上のレジスタファイルと、マスター側の
   マイクロコンピュータが前記受信用のレジスタファイル
   のデーターを読み取る際に、マスター側のマイクロコン
   ピューターから出力されるアドレス信号とリード信号と
   により前記受信用Ｄタイプフリップフロップのリセット
   入力に出力する読取要求信号解除部と、マスター側のマ
   イクロコンピューターが前記送信用のレジスタファイル
   へデーターを書き込む際に、マスター側のマイクロコン
   ピューターから出力されるアドレス信号とライト信号と
   により前記送信用Ｄタイプフリップフロップのクロック
   入力に出力する書込通知信号発生部と、スレーブ側のマ
   イクロコンピューターが前記送信用のレジスタファイル
   のデーターを読み取る際にスレーブ側のマイクロコンピ
   ューターから出力されるアドレス信号とリード信号とに
   より前記送信用Ｄタイプフリップフロップのリセット入
   力に出力する書込通知信号解除部と、スレーブ側のマイ
   クロコンピューターが前記受信用のレジスタファイルへ
   データーを書き込む際に、スレーブ側のマイクロコンピ
   ューターから出力されるアドレス信号とライト信号とに
   より前記受信用Ｄタイプフリップフロップのクロック入
   力に出力する読取要求信号発生部と前記送信用Ｄタイプ
   フリップフロップの反転出力をスレーブ側のマイクロコ
   ンピューターの割り込み端子に入力し、前記受信用フリ
   ップフロップの反転出力を前記マスター側のマイクロコ
   ンピューターの割り込み端子に入力する構成とした2cpu
   間の通信制御回路。