JP2586638B2 - One-way communication control circuit between 2 cpu - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は二つ以上のマイクロコンピュータを使用する
回路においてマイクロコンピュータ間でデータの通信を
行う際に、このマイクロコンピュータ間のデータ通信を
制御する回路に関するものと、これを使用した移動体制
御装置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for controlling data communication between microcomputers when performing data communication between the microcomputers in a circuit using two or more microcomputers. And a mobile control device using the same.

従来の技術 従来、複数個のマイクロコンピューターを用いる分散
処理システムにおいては、マイクロコンピューター間の
情報交換（通信）は、第３図に示すように直列伝送で行
なわれていた。第３図に於て、１と２はマイクロコンピ
ューターであり、37と38は直列伝送変換部であり、39と
40は並列伝送路であり、41は直列伝送路である。また、
42は伝送制御線である。直列伝送に於いては、第３図に
示すようにマイクロコンピューター間に設けた直列変換
部37・38間で直列伝送が行なわれ、伝送に関わる制御を
伝送制御線42を用いて行なうものである。これは第４図
に示すように、例えば、情報の送信側が送信要求信号を
Ｌに下げることで送信要求信号を出し、それに対して受
信側が、例えば送信可信号をＬに下げることで送信可信
号を返信し、これを受信した送信側が、例えばＬのパル
ス信号である送信開始信号を出し情報伝送を始めて、受
信側からの単位情報量（例えば１バイト）を受信した事
を知らせる受信完了信号を受ける。この受信完了信号を
受けることで送信側が送信要求信号をクリアし、受信側
が送信可信号をクリアし、１回の伝送が終了する。な
お、このときの受信完了信号は、第４図に示しているＬ
のパルス信号としている。2. Description of the Related Art Conventionally, in a distributed processing system using a plurality of microcomputers, information exchange (communication) between microcomputers has been performed by serial transmission as shown in FIG. In FIG. 3, 1 and 2 are microcomputers, 37 and 38 are serial transmission converters, and 39 and
40 is a parallel transmission line, and 41 is a serial transmission line. Also,
42 is a transmission control line. In the serial transmission, as shown in FIG. 3, serial transmission is performed between serial conversion units 37 and 38 provided between the microcomputers, and control relating to transmission is performed using a transmission control line 42. . For example, as shown in FIG. 4, the information transmission side issues a transmission request signal by lowering the transmission request signal to L, and the reception side responds by lowering the transmission enable signal to L, for example. The transmission side that has received this sends a transmission start signal, for example, an L pulse signal, starts information transmission, and sends a reception completion signal indicating that a unit information amount (for example, 1 byte) has been received from the reception side. receive. Upon receiving the reception completion signal, the transmission side clears the transmission request signal, the reception side clears the transmission enable signal, and one transmission is completed. Note that the reception completion signal at this time is represented by L shown in FIG.
Pulse signal.

また第５図に他の方法として、マイクロコンピュータ
ー１・２のポートを直結し、電送制御線42・データーバ
ス39を用いて並列伝送を行なう方法を示す。さらにまた
第６図に示すように、２つのマイクロコンピューター１
・２間に共有メモリ43を用いて各々のマイクロコンピュ
ーターが共通の記憶場所を持ち、データーバス17を使用
して相互にデーターの書き込みおよび読み込みを行い情
報の伝送を行なう手法も知られている。FIG. 5 shows another method in which the ports of the microcomputers 1 and 2 are directly connected and parallel transmission is performed using the transmission control line 42 and the data bus 39. Furthermore, as shown in FIG.
There is also known a method in which each microcomputer has a common storage location by using a shared memory 43 between the two, and data is mutually written and read using the data bus 17 to transmit information.

発明が解決しようとする課題 上記した従来の構成による直列伝送手段では、マイク
ロコンピューター個々に直列伝送変換部が必要となり、
そのため回路構成が大きくなることと、直列伝送のため
単位時間あたりに伝送できる情報量が少ないといった課
題がある。そのため前記したようなマイクロコンピュー
ター同志を直結したり、共有メモリを用いて並列伝送を
行なう方法もあるが、マイクロコンピューター同志を直
結する方法はマイクロコンピューター間でデーターを伝
送しているときは、両方のマイクロコンピューターが伝
送のための処理を同時に行なうため、各々の処理が中断
してしまい処理能力の低下につながるという問題があ
る。また共有メモリを使用した構成では、同時に２つの
マイクロコンピューターからの書き込みまたは読み込み
があった場合に、それを調停する回路が必要になり、回
路構成が複雑になり、回路スペースが大きくなるという
問題がある。また、そのような回路を内蔵した共有メモ
リも存在するが、大容量のものしかなく、少ない情報量
の通信を行なうシステムに用いることは、通信に費やす
時間や、その回路スペース等であまり効率がよくない。The serial transmission means according to the above-described conventional configuration requires a serial transmission conversion unit for each microcomputer,
Therefore, there are problems that the circuit configuration becomes large and that the amount of information that can be transmitted per unit time due to serial transmission is small. Therefore, there is a method of directly connecting microcomputers as described above, or a method of performing parallel transmission using a shared memory.However, a method of directly connecting microcomputers is such that when data is transmitted between microcomputers, Since the microcomputer performs the processing for transmission at the same time, there is a problem that each processing is interrupted and the processing capacity is reduced. Also, in the configuration using the shared memory, when writing or reading from two microcomputers is performed at the same time, a circuit for arbitrating the writing or reading is required, which complicates the circuit configuration and increases the circuit space. is there. Although there is a shared memory with such a circuit built in, there is only a large-capacity memory, and using it for a system that communicates with a small amount of information is not very efficient because of the time required for communication and its circuit space. not good.

本発明は、この様な従来の課題を解決するもので、簡
単な構成で、小さい回路スペースで、少ない情報量の通
信を各々の処理の中断の時間を極力少なくでき、効率よ
く情報の伝送を行なうことのできる通信装置を提供する
ことを目的とする。The present invention solves such a conventional problem. With a simple configuration, in a small circuit space, communication of a small amount of information can be performed with as little interruption time as possible, and information can be transmitted efficiently. It is an object of the present invention to provide a communication device that can perform the communication.

課題を解決するための手段 本発明の目的を達成するための手段は、マスターのマ
イクロコンピューターとスレーブのマイクロコンピュー
ターとマスターのマイクロコンピューターからスレーブ
のマイクロコンピューターへの送信用と、スレーブのマ
イクロコンピューターからの受信用の２個のセットおよ
びプリセット可能なＤタイプフリップフロップと、読み
出し専用のアドレスポートと書き込み専用のアドレスポ
ートとを併せもつ送信用・受信用の２個以上のレジスタ
ファイルと、マスター側のマイクロコンピューターが前
記受信用のレジスタファイルのデーターを読み取る際
に、マスター側のマイクロコンピューターから出力され
るアドレス信号とリード信号とにより前記受信用Ｄタイ
プフリップフロップのリセット入力に出力する読取要求
信号解除部と、マスター側のマイクロコンピューターが
前記送信用のレジスタフィアルへデーターを書き込む際
に、マスター側のマイクロコンピューターから出力され
るアドレス信号とライト信号とにより前記送信用Ｄタイ
プフリップフロップのクロック入力に出力する書込通知
信号発生部と、スレーブ側のマイクロコンピューターが
前記送信用のレジスタファイルのデーターを読み取る際
にスレーブ側のマイクロコンピューターから出力される
アドレス信号とリード信号とにより前記送信用Ｄタイプ
フリップフロップのリセット入力に出力する書込通知信
号解除部と、スレーブ側のマイクロコンピューターが前
記受信用のレジスタファイルへデーターを書き込む際
に、スレーブ側のマイクロコンピューターから出力され
るアドレス信号とライト信号とにより前記受信用Ｄタイ
プフリップフロップのクロック入力に出力する読取要求
信号発生部と前記送信用Ｄタイプフリップフロップの反
転出力をスレーブ側のマイクロコンピューターの割り込
み端子に入力し、前記受信用フリップフロップの反転出
力を前記マスター側のマイクロコンピューターの割り込
み端子に入力する構成とした2cpu間の通信制御回路とす
るものである。Means for solving the problems The means for achieving the object of the present invention include a master microcomputer, a slave microcomputer, a transmission from the master microcomputer to the slave microcomputer, and a transmission from the slave microcomputer. Two sets and presettable D-type flip-flops for reception, two or more register files for transmission and reception having both a read-only address port and a write-only address port, and a microcontroller on the master side When the computer reads the data of the register file for reception, the read signal output to the reset input of the D-type flip-flop for reception is obtained by the address signal and the read signal output from the microcomputer on the master side. A request signal canceling unit and a clock for the transmission D-type flip-flop according to an address signal and a write signal output from the master microcomputer when the master microcomputer writes data to the transmission register file. A write notification signal generating unit to be output to the input, and an address signal and a read signal output from the slave microcomputer when the slave microcomputer reads the data of the transmission register file, the transmission D signal. A write notification signal release unit for outputting to a reset input of a type flip-flop, and an address signal output from the slave microcomputer when the slave microcomputer writes data to the register file for reception. A read request signal generating unit that outputs a clock signal of the receiving D-type flip-flop in response to a write signal and an inverted output of the transmitting D-type flip-flop are input to an interrupt terminal of a slave microcomputer, and the receiving flip-flop is input. This is a communication control circuit between two CPUs configured to input the inverted output of the loop to the interrupt terminal of the microcomputer on the master side.

作用 本発明の構成による作用は以下の通りである。マスタ
ー側のマイクロコンピューターからスレーブ側のマイク
ロコンピューターにデータを送信する場合には、送信用
のレジスタファイルにマスター側のマイクロコンピュー
ターが送信したいデーターを書き込む。この時、書込通
知信号発生部は、マスター側のマイクロコンピューター
が最後のデーターを書き込み終えたときのアドレス信号
とライト信号との論理積をとり送信用Ｄタイプフリップ
フロップのクロック入力に出力する。これによりＤタイ
プフリップフロップの反転出力が、ＨからＬに落ちて、
スレーブ側のマイクロコンピューターの割り込み端子に
入力され、割り込みがかかる。この割り込みによりスレ
ーブ側のマイクロコンピューターは、実行中の処理を停
止してマスター側のマイクロコンピューターが書き込ん
だ送信用のレジスタファイルのデーターの読み出し動作
を行なう。この読み出し動作時に、スレーブ側のマイク
ロコンピューターから出力されるアドレス信号とリード
信号とを書込通知信号解除部に於いて論理積をとり、Ｄ
タイプフリップフロップのリセット入力に出力する。こ
れによりＤタイプフリップフロップの反転出力が、Ｌか
らＨに上がりスレーブ側のマイクロコンピューターの割
り込み端子に入力され、割り込みが実行され、割り込み
がかかる以前の処理を続けて実行する。また、スレーブ
側のマイクロコンピューターからマスター側のマイクロ
コンピューターへデータを送信する場合には、受信用の
レジスタファイルにスレーブ側のマイクロコンピュータ
ーが送信したいデーターを書き込む。この時、読取要求
信号発生部は、スレーブ側のマイクロコンピューターが
最後のデーターを書き込み終えたときのアドレス信号と
ライト信号との論理積をとり前記受信用Ｄタイプフリッ
プフロップのクロック入力に出力する。これによりＤタ
イプフリップフリップの反転出力がＨからＬに落ちて、
マスター側のマイクロコンピューターの割り込み端子に
入力され、割り込みがかかる。この割り込みによりマス
ター側のマイクロコンピューターは、実行中の処理を停
止してスレーブ側のマイクロコンピューターが書き込ん
だ受信用のレジスタファイルのデーターの読み出し動作
を行なう。この読み出し動作時に、マスター側のマイク
ロコンピューターから出力されるアドレス信号とリード
信号とを読取要求信号解除部に於いて論理積をとり、Ｄ
タイプフリップフロップのリセット入力に出力する。こ
れによりＤタイプフリップフロップの反転出力が、Ｌか
らＨに上がりマスター側のマイクロコンピューターの割
り込み端子に入力され、割り込みが実行され、割り込み
がかかる以前の処理を続けて実行する。Operation The operation according to the configuration of the present invention is as follows. When data is transmitted from the master microcomputer to the slave microcomputer, data to be transmitted by the master microcomputer is written into a transmission register file. At this time, the write notification signal generator takes the logical product of the address signal and the write signal when the master microcomputer has finished writing the last data, and outputs the logical product to the clock input of the transmission D-type flip-flop. This causes the inverted output of the D-type flip-flop to fall from H to L,
It is input to the interrupt terminal of the microcomputer on the slave side, and an interrupt occurs. By this interrupt, the slave microcomputer stops the processing being executed and reads the data of the transmission register file written by the master microcomputer. At the time of this read operation, the address signal output from the microcomputer on the slave side and the read signal are logically ANDed in the write notification signal release section, and
Output to the reset input of type flip-flop. As a result, the inverted output of the D-type flip-flop rises from L to H and is input to the interrupt terminal of the microcomputer on the slave side, and the interrupt is executed. When data is transmitted from the microcomputer on the slave side to the microcomputer on the master side, data to be transmitted by the microcomputer on the slave side is written in a register file for reception. At this time, the read request signal generator takes the logical product of the address signal and the write signal when the slave microcomputer has finished writing the last data, and outputs the logical product to the clock input of the receiving D-type flip-flop. As a result, the inverted output of the D-type flip-flop falls from H to L,
The signal is input to the interrupt terminal of the microcomputer on the master side, and an interrupt occurs. Due to this interrupt, the microcomputer on the master side stops the processing being executed and reads out the data of the register file for reception written by the microcomputer on the slave side. At the time of this read operation, the address signal and the read signal output from the microcomputer on the master side are logically ANDed in the read request signal canceling section,
Output to the reset input of type flip-flop. As a result, the inverted output of the D-type flip-flop rises from L to H and is input to the interrupt terminal of the microcomputer on the master side, the interrupt is executed, and the process before the interrupt is performed is continuously executed.

この様に小さい回路スペースで、２つのマイクロコン
ピューター間で少ない情報量の通信を各々の処理の中断
の時間を極力少なくでき、効率よく情報の伝送を行なう
ことができる。In such a small circuit space, communication of a small amount of information between the two microcomputers can minimize the interruption time of each process, and information can be transmitted efficiently.

実施例 以下、本発明の一実施例を添付図面に基づいて説明す
る。第１図は第一の手段の一実施例の2cpu間の通信制御
回路のブロック図である。１はマスター側のマイクロコ
ンピューターで、２はスレーブ側のマイクロコンピュー
ターである。本実施例では、マスター側のマイクロコン
ピューター１は８ビット等のマルチチップ（データー
線、アドレス線が外部に出力されているタイプのマイク
ロコンピューター）とし、スレーブ側のマイクロコンピ
ューター２は４ビットのワンチップのマイクロコンピュ
ーター（データー線、アドレス線が外部に出力されてな
く多数のポートを持つタイプのマイクロコンピュータ
ー）としている。3aはマスターのマイクロコンピュータ
ーからスレーブのマイクロコンピューターへの送信用の
セットおよびプリセット可能なＤタイプフリップフロッ
プで、3bはスレーブのマイクロコンピューターからの受
信用のセットおよびプリセット可能なＤタイプフリップ
フロップである。4a・4bは読み出し専用のアドレスポー
トと書き込み専用のアドレスポートとを併せもつ送信用
のレジスタファイルで、5a・5bは受信用のレジスタファ
イル（たとえばTTLのLS670）である。６はマスター側の
マイクロコンピューター１が前記受信用のレジスタファ
イル4a・4bのデーターを読み取る際に、マスター側のマ
イクロコンピューター１から出力されるアドレス信号と
リード信号（/RD信号10）との論理積をとり前記受信用
Ｄタイプフリップフロップ3bのリセット入力に出力する
読取要求信号解除部である。７はマスター側のマイクロ
コンピューター１が前記送信用のレジスタファイル4a・
4bへデーターを書き込む際に、マスター側のマイクロコ
ンピューター１から出力されるアドレス信号とライト信
号（/WR信号11）との論理積をとり前記送信用Ｄタイプ
フリップフロップ3aのクロック入力に出力する書込通知
信号発生部で、８はスレーブ側のマイクロコンピュータ
ー２が前記送信用のレジスタファイル4a・4bのデーター
を読み取る際にスレーブ側のマイクロコンピューター２
から出力されるアドレス信号とリード信号（/OC信号1
2）との論理積をとり前記送信用Ｄタイプフリップフロ
ップ3aのリセット入力に出力する書込通知信号解除部
で、９はスレーブ側のマイクロコンピューター２が前記
受信用のレジスタファイル5a・5bへデーターを書き込む
際に、スレーブ側のマイクロコンピューター２から出力
されるアドレス信号とライト信号（/WE信号13）との論
理積をとり前記受信用Ｄタイプフリップフロップ3bのク
ロック入力に出力する読取要求信号発生部である。14
は、前記送信用Ｄタイプフリップフロップ3aの反転出力
でありスレーブ側のマイクロコンピューター２の割り込
み端子に入力される/INT信号である。15は前記受信用フ
リップフロップ3bの反転出力であり、前記マスター側の
マイクロコンピューター１の割り込み端子に入力されて
いる/IRQ信号である。16はマスター側のマイクロコンピ
ューター１のアドレスバス、17はマスター側のマイクロ
コンピューター１のデーターバスである。18はスレーブ
側のマイクロコンピューター２が送信用のレジスタファ
イル4a・4bのデーターを読み取る際に使用するアドレス
バスＡで、19はスレーブ側のマイクロコンピューター２
が送信用のレジスタファイル4a・4bのデーターを読み取
る際や受信用のレジスタファイル5a・5bへデーターを書
き込む際に使用するアドレスバスの上位のデーターバス
である。20はスレーブ側のマイクロコンピューター２が
受信用のレジスタファイル5a・5bへデーターを書き込む
際に使用するアドレスバスＢであり、21はスレーブ側の
マイクロコンピューター２が送信用のレジスタファイル
4a・4bのデーターを読み取る際や受信用のレジスタファ
イル5a・5bへデーターを書き込む際に使用するアドレス
バスの下位のデーターバスである。Hereinafter, an embodiment of the present invention will be described with reference to the accompanying drawings. FIG. 1 is a block diagram of a communication control circuit between two CPUs according to an embodiment of the first means. 1 is a microcomputer on the master side, and 2 is a microcomputer on the slave side. In the present embodiment, the microcomputer 1 on the master side is a multichip of 8 bits or the like (a microcomputer in which data lines and address lines are output to the outside), and the microcomputer 2 on the slave side is a 4-bit one chip. (Data and address lines are not output to the outside and have many ports). 3a is a set and presettable D-type flip-flop for transmission from the master microcomputer to the slave microcomputer, and 3b is a set and presettable D-type flip-flop for reception from the slave microcomputer. 4a and 4b are transmission register files having both read-only and write-only address ports, and 5a and 5b are reception register files (for example, TTL LS670). Reference numeral 6 denotes a logical product of an address signal output from the master microcomputer 1 and a read signal (/ RD signal 10) when the master microcomputer 1 reads the data of the register files 4a and 4b for reception. And a read request signal canceling unit for outputting the read request signal to the reset input of the receiving D-type flip-flop 3b. Reference numeral 7 indicates that the microcomputer 1 on the master side transmits the register file 4a for transmission.
When writing data to 4b, a logical product of an address signal output from the microcomputer 1 on the master side and a write signal (/ WR signal 11) is taken and output to the clock input of the transmission D-type flip-flop 3a. The notification signal generation unit 8 includes a slave microcomputer 2 when the slave microcomputer 2 reads the data in the transmission register files 4a and 4b.
Address signal and read signal (/ OC signal 1
2) a write notification signal canceling unit which takes the logical product of the two and outputs it to the reset input of the transmission D-type flip-flop 3a, and 9 denotes a data which is transmitted from the slave microcomputer 2 to the reception register files 5a and 5b. When writing the data, a read request signal is generated which takes the logical product of the address signal output from the slave microcomputer 2 and the write signal (/ WE signal 13) and outputs the logical product to the clock input of the receiving D-type flip-flop 3b. Department. 14
Is an inverted output of the transmission D-type flip-flop 3a, and is an / INT signal input to the interrupt terminal of the microcomputer 2 on the slave side. Reference numeral 15 denotes an inverted output of the receiving flip-flop 3b, which is an / IRQ signal input to an interrupt terminal of the microcomputer 1 on the master side. Reference numeral 16 denotes an address bus of the microcomputer 1 on the master side, and reference numeral 17 denotes a data bus of the microcomputer 1 on the master side. Reference numeral 18 denotes an address bus A used when the microcomputer 2 on the slave side reads data of the register files 4a and 4b for transmission, and 19 denotes an address bus A used by the microcomputer 2 on the slave side.
Is an upper data bus of the address bus used when reading data from the transmission register files 4a and 4b and when writing data into the reception register files 5a and 5b. Reference numeral 20 denotes an address bus B used when the slave microcomputer 2 writes data to the register files 5a and 5b for reception. Reference numeral 21 denotes a register file for transmission by the microcomputer 2 on the slave side.
This is a lower data bus of the address bus used when reading data 4a and 4b and writing data to the register files 5a and 5b for reception.

以上のように構成された2cpu間の通信制御回路に就い
て、以下その動作・作用を説明する。まず第１図に示す
ように、送信用のレジスタファイル4a・4bまたは受信用
のレジスタファイル5a・5bと２つづつの構成としたこと
で、マスター側のマイクロコンピューター１とスレーブ
側のマイクロコンピューター２との間で行なわれる通信
の情報量は４バイトである。（レジスタファイルにTTL
のLS670を使用したことによる。）マスター側のマイク
ロコンピューター１からスレーブ側のマイクロコンピュ
ーター２にデータを送信する場合には、送信用のレジス
タファイル4a・4bにマスター側のマイクロコンピュータ
ー１が送信したい４バイトのデーターを書き込む。この
時、書込通知信号発生部７は、マスター側のマイクロコ
ンピューター１が４バイト目のデーターを書き込み終え
たときのアドレス信号とライト信号（/WR信号11）との
論理積をとり前記送信用Ｄタイプフリップフロップ3aの
クロック入力に出力する。これによりＤタイプフリップ
フロップ3aの反転出力（/INT信号14）がＨからＬに落ち
て、スレーブ側のマイクロコンピューター２の割り込み
端子に入力され、割り込みがかかる。この割り込みによ
りスレーブ側のマイクロコンピューター２は、実行中の
処理を停止してマスター側のマイクロコンピューター１
が書き込んだ送信用のレジスタファイルのデーターの読
み出し動作を行なう。この読み出し動作時に、スレーブ
側のマイクロコンピューター２から出力されるアドレス
信号（アドレスバスA18上にある信号）とリード信号（/
OC信号12）とを書込通知信号解除部８に於いて論理積を
とりＤタイプフリップフロップ3aのリセット入力に出力
する。これによりＤタイプフリップフロップ3aの反転出
力（/INT信号14）がＬからＨに上がり、スレーブ側のマ
イクロコンピューター２の割り込み端子に入力され、割
り込みが解除される。割り込みが解除されることによっ
て、割り込みがかかる以前の処理を続けて実行する。ま
た、スレーブ側のマイクロコンピューター２からマスタ
ー側のマイクロコンピューター１へデータを送信する場
合には、受信用のレジスタファイル5a・5bにスレーブ側
のマイクロコンピューター２が送信したい４バイトのデ
ーターを書き込む。この時、読取要求信号発生部９は、
スレーブ側のマイクロコンピューター２が４バイト目の
データーを書き込み終えたときのアドレス信号（アドレ
スバスB20上にある信号）とライト信号（/WE信号13）と
の論理積をとり前記受信用Ｄタイプフリップフロップ3b
のクロック入力に出力する。これによりＤタイプフリッ
プフロップ3bの反転出力（/IRQ信号15）が、ＨからＬに
落ちて、マスター側のマイクロコンピューター１の割り
込み端子に入力され、割り込みがかかるこの割り込みに
よりマスター側のマイクロコンピューター１は、実行中
の処理を停止してスレーブ側のマイクロコンピューター
２が書き込んだ受信用のレジスタファイルのデーターの
読み出し動作を行なう。この読み出し動作時に、マスタ
ー側のマイクロコンピューター１から出力されるアドレ
ス信号（アドレスバス16上にある信号）とリード信号
（/RD信号10）とを読取要求信号解除部６に於いて論理
積をとりＤタイプフリップフロップ3bのリセット入力に
出力する。これによりＤタイプフリップフロップ3bの反
転出力（/IRQ信号15）がＬからＨに上がり、マスター側
のマイクロコンピューター１の割り込み端子に入力さ
れ、割り込みが解除され、割り込みがかかる以前の処理
を続けて実行する。The operation and operation of the communication control circuit between the two CPUs configured as described above will be described below. First, as shown in FIG. 1, the transmission-side register files 4a and 4b or the reception-side register files 5a and 5b are provided in two units, so that the microcomputer 1 on the master side and the microcomputer 2 on the slave side are connected to each other. The information amount of the communication performed between is 4 bytes. (TTL to register file
Due to the use of LS670. To transmit data from the microcomputer 1 on the master side to the microcomputer 2 on the slave side, 4-byte data that the microcomputer 1 on the master side wants to transmit is written into the register files 4a and 4b for transmission. At this time, the write notification signal generator 7 takes the logical product of the address signal and the write signal (/ WR signal 11) when the microcomputer 1 on the master side has written the data of the fourth byte, and performs the transmission. It outputs to the clock input of the D-type flip-flop 3a. As a result, the inverted output (/ INT signal 14) of the D-type flip-flop 3a falls from H to L and is input to the interrupt terminal of the microcomputer 2 on the slave side, causing an interrupt. Due to this interruption, the microcomputer 2 on the slave side stops the processing being executed and stops the microcomputer 1 on the master side.
Performs the operation of reading the data of the register file for transmission written by. During this read operation, an address signal (a signal on the address bus A18) output from the slave microcomputer 2 and a read signal (/
The logical AND of the OC signal 12) and the write notification signal release unit 8 is obtained and output to the reset input of the D-type flip-flop 3a. As a result, the inverted output (/ INT signal 14) of the D-type flip-flop 3a rises from L to H, is input to the interrupt terminal of the microcomputer 2 on the slave side, and the interrupt is released. When the interruption is released, the processing before the interruption is performed is continuously executed. When transmitting data from the microcomputer 2 on the slave side to the microcomputer 1 on the master side, 4-byte data that the microcomputer 2 on the slave side wants to transmit is written into the register files 5a and 5b for reception. At this time, the read request signal generator 9
An AND signal of an address signal (a signal on the address bus B20) and a write signal (/ WE signal 13) at the time when the microcomputer 2 on the slave side has finished writing the fourth byte of data is used to receive the D-type flip-flop. Step 3b
Output to the clock input. As a result, the inverted output (/ IRQ signal 15) of the D-type flip-flop 3b falls from H to L and is input to the interrupt terminal of the microcomputer 1 on the master side. Stops the process being executed, and performs an operation of reading the data in the register file for reception written by the microcomputer 2 on the slave side. At the time of this read operation, the read request signal release section 6 takes the logical product of the address signal (the signal on the address bus 16) output from the microcomputer 1 on the master side and the read signal (/ RD signal 10). Output to the reset input of the D-type flip-flop 3b. As a result, the inverted output (/ IRQ signal 15) of the D-type flip-flop 3b rises from L to H, is input to the interrupt terminal of the microcomputer 1 on the master side, the interrupt is released, and the processing before the interrupt was applied continues. Run.

第２図は第２の手段の一実施例の移動体制御装置のシ
ステムブロック図である。27は本体走行用のモーターで
あり、29はその駆動回路、25は走行モーター27の回転速
度を検出する走行エンコーダーである。以上、走行エン
コーダー25・駆動回路29・走行モーター27はスレーブ側
のマイクロコンピューター２とともに走行手段31を構成
している。同様に26は本体操舵用のモーターであり、28
はその駆動回路、24は操舵モーター26の回転速度を検出
する操舵エンコーダーである。以上、操舵エンコーダー
24・駆動回路28・操舵モーター26はスレーブ側のマイク
ロコンピューター２とともに操舵手段30を構成してい
る。32は本体に取り付けられた方向検知センサで、本体
の走行方向を検知するもので本実施例ではレートジャイ
ロを用いている。そして走行エンコーダー25と方向検知
センサ32は位置認識手段33を構成し、本体の位置を認識
もするものである。33は本体の周囲に設けた超音波セン
サ・フォトセンサ等の測距センサで、障害物までの距離
を計測する。34は本体の外周に取り付けた接触センサ
で、本体が障害物に接触したことを検知する。この測距
センサと接触センサとで障害物検知手段を構成してい
る。１は記憶装置23を有し走行および操舵手段に信号を
出力する判断処理部を構成するマスター側のマイクロコ
ンピューターである。22は第一の手段の通信制御回路で
あり（マスター側のマイクロコンピューターは除く）、
35は本体の始動・停止等の動きの指示をする操作スイッ
チである。図に示すように操作スイッチの情報は入力ポ
ート36によりデータバス17を通してマイクロコンピュー
ター１に入力される。FIG. 2 is a system block diagram of a moving object control device according to an embodiment of the second means. 27 is a motor for running the main body, 29 is its drive circuit, and 25 is a running encoder for detecting the rotation speed of the running motor 27. As described above, the traveling encoder 25, the drive circuit 29, and the traveling motor 27 constitute traveling means 31 together with the microcomputer 2 on the slave side. Similarly, 26 is a motor for steering the main body, and 28 is
Is a drive circuit thereof, and 24 is a steering encoder for detecting the rotation speed of the steering motor 26. The steering encoder
24, a drive circuit 28, and a steering motor 26 constitute a steering means 30 together with the microcomputer 2 on the slave side. Reference numeral 32 denotes a direction detection sensor attached to the main body, which detects the traveling direction of the main body. In this embodiment, a rate gyro is used. The traveling encoder 25 and the direction detecting sensor 32 constitute a position recognizing means 33 for recognizing the position of the main body. Reference numeral 33 denotes a distance measuring sensor such as an ultrasonic sensor or a photo sensor provided around the main body, and measures a distance to an obstacle. Reference numeral 34 denotes a contact sensor attached to the outer periphery of the main body, which detects that the main body has contacted an obstacle. The distance measuring sensor and the contact sensor constitute an obstacle detecting means. Reference numeral 1 denotes a microcomputer on the master side which has a storage device 23 and constitutes a judgment processing section for outputting signals to the traveling and steering means. 22 is a communication control circuit of the first means (excluding the microcomputer on the master side),
Reference numeral 35 denotes an operation switch for instructing a movement such as start / stop of the main body. As shown in the figure, information on the operation switch is input to the microcomputer 1 through the data bus 17 through the input port 36.

以上のように構成された移動体制御装置では、マスタ
ー側のマイクロコンピューター１と、走行手段31および
操舵手段30に於けるスレーブ側のマイクロコンピュータ
ー２との通信は各々の処理の停止時間を極力短くできる
ことで各々の処理の遅れを短くでき効率よく通信が行え
る。In the mobile body control device configured as described above, communication between the microcomputer 1 on the master side and the microcomputer 2 on the slave side in the traveling means 31 and the steering means 30 minimizes the stop time of each process. As a result, the delay of each process can be shortened and communication can be performed efficiently.

発明の効果 以上のように本発明によれば情報の送信側がレジスタ
ファイルに書くだけで、何等特別のポートを操作する必
要もなく送信でき、また送信データをレジスタファイル
に書き込んだ後は待ち時間を必要とせずに処理の続行を
おこなえる。また受信側に於いてもデーターが送られて
くると割り込みが発生し、その時のレジスタファイルを
読みに行くことでデータの受信が完了する。この時も送
信側のマイクロコンピューターとの間でなんらかの操作
を必要とするわけでなく、またデーター受信後ただちに
処理の続行を行なうことができる。また通信に必要とさ
れる書き込み・読み込みに費やされる時間の無駄も少な
く抑えることができ、回路のスペースも最小で構成でき
るので無駄が少ない。Effects of the Invention As described above, according to the present invention, information can be transmitted without writing any special port by simply writing the information to the register file, and the waiting time after writing the transmission data to the register file is reduced. Processing can be continued without need. Also, on the receiving side, when data is sent, an interrupt occurs, and the data reception is completed by reading the register file at that time. At this time, no operation is required with the microcomputer on the transmitting side, and the processing can be continued immediately after receiving the data. In addition, waste of time spent for writing and reading required for communication can be reduced, and circuit space can be minimized, so that waste is reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図は第一の手段の一実施例を示す2cpu間の通信制御
回路のブロック図、第２図は第二の手段の一実施例を示
す移動体制御装置のシステムブロック図、第３図は従来
の直列伝送による通信の様子を示した図、第４図はその
詳細な説明図、第５図はマイクロコンピューター同志の
ポートを直結して並列伝送を行なう方法を示した図で、
第６図はマイクロコンピューター間に共有メモリを設け
て情報の伝送を行なう方法を示した図である。 １…マスターのマイクロコンピューター、２…スレーブ
のマイクロコンピューター、3a・3b…Ｄタイプフリップ
フロップ、4a・4b…送信用レジスタファイル、5a・5b…
受信用レジスタファイル、６…読取要求信号解除部、７
…書込通知信号発生部、８…書込通知信号解除部、９…
読取要求信号発生部、23…記憶装置、30…操舵手段、31
…走行手段、33…位置検出手段。FIG. 1 is a block diagram of a communication control circuit between 2 CPUs showing one embodiment of the first means, FIG. 2 is a system block diagram of a mobile control device showing one embodiment of the second means, and FIG. Is a diagram showing a state of communication by conventional serial transmission, FIG. 4 is a detailed explanatory diagram thereof, and FIG. 5 is a diagram showing a method of performing parallel transmission by directly connecting ports of microcomputers,
FIG. 6 is a diagram showing a method of transmitting information by providing a shared memory between microcomputers. 1: Master microcomputer, 2: Slave microcomputer, 3a, 3b: D-type flip-flop, 4a, 4b: Register file for transmission, 5a, 5b:
Reception register file, 6 ... Read request signal release unit, 7
... Write notification signal generator, 8 ... Write notification signal canceler, 9 ...
Read request signal generator 23, storage device 30, steering means 31,
... running means, 33 ... position detecting means.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藪内 秀隆 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 近藤 信二 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hidetaka Yabuuchi 1006 Kadoma Kadoma, Osaka Prefecture Matsushita Electric Industrial Co., Ltd. Inside

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】マスターのマイクロコンピューターと、ス
レーブのマイクロコンピューターと、マスターのマイク
ロコンピューターからスレーブのマイクロコンピュータ
ーへの送信用とスレーブのマイクロコンピューターから
の受信用の２個のセットおよびプリセット可能なＤタイ
プフリップフロップと、読み出し専用のアドレスポート
と書き込み専用のアドレスポートとを併せもつ送信用・
受信用の２個以上のレジスタファイルと、マスター側の
マイクロコンピュータが前記受信用のレジスタファイル
のデーターを読み取る際に、マスター側のマイクロコン
ピューターから出力されるアドレス信号とリード信号と
により前記受信用Ｄタイプフリップフロップのリセット
入力に出力する読取要求信号解除部と、マスター側のマ
イクロコンピューターが前記送信用のレジスタファイル
へデーターを書き込む際に、マスター側のマイクロコン
ピューターから出力されるアドレス信号とライト信号と
により前記送信用Ｄタイプフリップフロップのクロック
入力に出力する書込通知信号発生部と、スレーブ側のマ
イクロコンピューターが前記送信用のレジスタファイル
のデーターを読み取る際にスレーブ側のマイクロコンピ
ューターから出力されるアドレス信号とリード信号とに
より前記送信用Ｄタイプフリップフロップのリセット入
力に出力する書込通知信号解除部と、スレーブ側のマイ
クロコンピューターが前記受信用のレジスタファイルへ
データーを書き込む際に、スレーブ側のマイクロコンピ
ューターから出力されるアドレス信号とライト信号とに
より前記受信用Ｄタイプフリップフロップのクロック入
力に出力する読取要求信号発生部と前記送信用Ｄタイプ
フリップフロップの反転出力をスレーブ側のマイクロコ
ンピューターの割り込み端子に入力し、前記受信用フリ
ップフロップの反転出力を前記マスター側のマイクロコ
ンピューターの割り込み端子に入力する構成とした2cpu
間の通信制御回路。1. A master microcomputer, a slave microcomputer, two sets for transmission from the master microcomputer to the slave microcomputer and reception from the slave microcomputer, and a presettable D type. A transmission / reception device having a flip-flop, a read-only address port and a write-only address port.
The two or more register files for reception and the address signal and read signal output from the microcomputer on the master side when the master microcomputer reads the data in the register file for reception are used for the reception D. A read request signal canceling unit output to a reset input of the type flip-flop, and an address signal and a write signal output from the master microcomputer when the master microcomputer writes data to the register file for transmission. A write notification signal generator for outputting to the clock input of the D-type flip-flop for transmission, and an output from the slave microcomputer when the slave microcomputer reads the data of the transmission register file. A write notification signal release unit that outputs to the reset input of the transmission D-type flip-flop according to an address signal and a read signal that are transmitted, and when the slave microcomputer writes data to the reception register file, A read request signal generating unit that outputs to the clock input of the receiving D-type flip-flop according to an address signal and a write signal output from the microcomputer, and an inverted output of the transmitting D-type flip-flop is supplied to the slave microcomputer. 2 cpu configured to input to an interrupt terminal and input an inverted output of the receiving flip-flop to an interrupt terminal of the master microcomputer.
Communication control circuit between.