JP2952884B2 - キャッシュコントローラ - Google Patents
キャッシュコントローラInfo
- Publication number
- JP2952884B2 JP2952884B2 JP1097944A JP9794489A JP2952884B2 JP 2952884 B2 JP2952884 B2 JP 2952884B2 JP 1097944 A JP1097944 A JP 1097944A JP 9794489 A JP9794489 A JP 9794489A JP 2952884 B2 JP2952884 B2 JP 2952884B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- signal
- valid bit
- cpu
- Prior art date
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- Expired - Lifetime
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はキャッシュコントローラに関し、特にデュア
ルポート・メモリセルからなるアドレスタグ用メモリを
含んだキャッシュコントローラに関する。
ルポート・メモリセルからなるアドレスタグ用メモリを
含んだキャッシュコントローラに関する。
従来、デュアルポート・メモリセルを使用したアドレ
スタグ用メモリを含んだキャッシュ・コントローラは、
第３図のブロック図にようになっていた。アドレスタグ
用メモリ１とバリッド・ビット・メモリ10はデュアルポ
ート・メモリセルを使用したものである。したがって、
メモリ１とメモリ10とはCPUからのセットアドレス20と
メインメモリからのセットアドレス30との同時読み出し
アクセスを受付けて動作することができる。セットアド
レス20のアクセスに対しメモリ１からアドレスタグ22が
読み出され、CPUからのタダアドレス21とが比較器２で
比較されて、一致信号23を出力する。同時にセットアド
レス20でアクセスされたメモリ10からはバリッドビット
信号35を出力し、AND（アンド）ゲート４で一致信号23
とのANDをとり、ヒット信号25を出力する。同様に、メ
モリ１とメモリ10とはメインメモリからのセットアドレ
ス30のアクセスに対し、メモリ１からはアドレスタグ32
が読み出され、メインメモリからのタグアドレス31と比
較器３で比較されて、一致信号34を出力する。同時に、
アドレス30でアクセスされたメモリ10からはバリッドビ
ット信号36を出力し、ANDゲート12で一致信号34とのAND
をとり、ライトアクセス要求信号37を出力する。この信
号37はヒット信号を意味する。
スタグ用メモリを含んだキャッシュ・コントローラは、
第３図のブロック図にようになっていた。アドレスタグ
用メモリ１とバリッド・ビット・メモリ10はデュアルポ
ート・メモリセルを使用したものである。したがって、
メモリ１とメモリ10とはCPUからのセットアドレス20と
メインメモリからのセットアドレス30との同時読み出し
アクセスを受付けて動作することができる。セットアド
レス20のアクセスに対しメモリ１からアドレスタグ22が
読み出され、CPUからのタダアドレス21とが比較器２で
比較されて、一致信号23を出力する。同時にセットアド
レス20でアクセスされたメモリ10からはバリッドビット
信号35を出力し、AND（アンド）ゲート４で一致信号23
とのANDをとり、ヒット信号25を出力する。同様に、メ
モリ１とメモリ10とはメインメモリからのセットアドレ
ス30のアクセスに対し、メモリ１からはアドレスタグ32
が読み出され、メインメモリからのタグアドレス31と比
較器３で比較されて、一致信号34を出力する。同時に、
アドレス30でアクセスされたメモリ10からはバリッドビ
ット信号36を出力し、ANDゲート12で一致信号34とのAND
をとり、ライトアクセス要求信号37を出力する。この信
号37はヒット信号を意味する。
このとき、ライトアクセス要求信号37がヒット状態値
になれば、メモリ10内のアドレス30で指定されるバリッ
ド・ビットをOFFにして、アドレス30で指定されるメモ
リ１内のアドレスタグを無効化する為に、アービタ（調
停器）11を起動させる。メモリ１とメモリ10とは同一ア
ドレスに対してCPUからのリードもしくはライトアクセ
スとメインメモリからのライトアクセスは同時に動作が
できないので、アービタ11はメインメモリからのライト
アクセス要求信号37と、CPUからのアクセス要求信号38
とを調停し、いずれか早く要求のあった方を受付けてメ
モリ１とメモリ10へ調停信号39を出力する。
になれば、メモリ10内のアドレス30で指定されるバリッ
ド・ビットをOFFにして、アドレス30で指定されるメモ
リ１内のアドレスタグを無効化する為に、アービタ（調
停器）11を起動させる。メモリ１とメモリ10とは同一ア
ドレスに対してCPUからのリードもしくはライトアクセ
スとメインメモリからのライトアクセスは同時に動作が
できないので、アービタ11はメインメモリからのライト
アクセス要求信号37と、CPUからのアクセス要求信号38
とを調停し、いずれか早く要求のあった方を受付けてメ
モリ１とメモリ10へ調停信号39を出力する。
上述した従来のキャッシュ・コントローラは、メイン
メモリの書替え監視の結果によってバリッドビットを無
効化する場合、バリッドビットへのライト要求を出して
CPUからのアクセス要求との調停が必要であるので、CPU
の動作を一時的にウエイト（待ち）をかけてしまう可能
性があり、それによってCPU性能をダウンさせてしまう
という欠点がある。
メモリの書替え監視の結果によってバリッドビットを無
効化する場合、バリッドビットへのライト要求を出して
CPUからのアクセス要求との調停が必要であるので、CPU
の動作を一時的にウエイト（待ち）をかけてしまう可能
性があり、それによってCPU性能をダウンさせてしまう
という欠点がある。
本発明の目的は、メインメモリの書替え監視の結果、
アドレスタグの有効性の有無をCPUからのアクセスとは
無関係に記憶するバリッド・ビット・レジスタを備える
ことによって、メインメモリの書替え監視動作およびバ
リッド・ビットの無効化動作によりCPUの動作を一時的
にウエイトをかける必要をなくし、CPU性能をダウンさ
せずにメインメモリの書替え監視のできるキャッシュ・
コントローラを提供することにある。
アドレスタグの有効性の有無をCPUからのアクセスとは
無関係に記憶するバリッド・ビット・レジスタを備える
ことによって、メインメモリの書替え監視動作およびバ
リッド・ビットの無効化動作によりCPUの動作を一時的
にウエイトをかける必要をなくし、CPU性能をダウンさ
せずにメインメモリの書替え監視のできるキャッシュ・
コントローラを提供することにある。
本発明のキャッシュコントローラは、デュアルポート
メモリから成りCPUからのアクセスとメインメモリから
のアクセスとに対して同時に動作ができるアドレスタグ
用メモリと、このアドレスタダ用メモリへの前記CPUか
らのアクセスに対してアドレスタグの有効性の有無を記
憶するバリッドビット・メモリと、前記メインメモリの
書替え監視の結果に従って前記メインメモリのセットア
ドレスに対応して無効化データを書き込む記憶回路を有
しこの記憶回路の出力データを前記CPUのセットアドレ
スにより選択して前記アドレスタグ用メモリ内のアドレ
スタグの有効性の有無を読み出すバリッドビット・レジ
スタと、前記CPUからのアクセス時に前記バリッドビッ
ト・メモリと前記バリットビット・レジスタの両方がア
ドレスタグの有効性を示している時、ヒット信号を発生
する論理回路とを含むことを特徴とする。
メモリから成りCPUからのアクセスとメインメモリから
のアクセスとに対して同時に動作ができるアドレスタグ
用メモリと、このアドレスタダ用メモリへの前記CPUか
らのアクセスに対してアドレスタグの有効性の有無を記
憶するバリッドビット・メモリと、前記メインメモリの
書替え監視の結果に従って前記メインメモリのセットア
ドレスに対応して無効化データを書き込む記憶回路を有
しこの記憶回路の出力データを前記CPUのセットアドレ
スにより選択して前記アドレスタグ用メモリ内のアドレ
スタグの有効性の有無を読み出すバリッドビット・レジ
スタと、前記CPUからのアクセス時に前記バリッドビッ
ト・メモリと前記バリットビット・レジスタの両方がア
ドレスタグの有効性を示している時、ヒット信号を発生
する論理回路とを含むことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、本発
明に関係する部分のみを示している。アドレスタグ用メ
モリ１はデュアルポート・メモリセルを使用しているの
で、CPUからのセットアドレス20とメインメモリからの
セットアドレス30との同時読出しアクセスを受付け動作
することができる。アドレス20のアクセスに対し、メモ
リ１からアドレスタグ22が読み出され、CPUからのタグ
アドレス21と比較器２で比較されて、一致信号23を出力
する。同時に、セットアドレス20でアクセスされたバリ
ッド・ビット・メモリ５からはバリッドビット信号33を
出力し、バリッド・ビット・レジスタ６へ送る。このバ
リッド・ビット・レジスタ６ではバリッドビット信号33
とアドレス20に対応するレジスタビットとが両方とも有
効であるかどうかの判定を行ない、有効信号24をANDゲ
ート４に出力し、ANDゲート４では比較器２からの一致
信号23とのANDをとりヒット信号25を出力する。
明に関係する部分のみを示している。アドレスタグ用メ
モリ１はデュアルポート・メモリセルを使用しているの
で、CPUからのセットアドレス20とメインメモリからの
セットアドレス30との同時読出しアクセスを受付け動作
することができる。アドレス20のアクセスに対し、メモ
リ１からアドレスタグ22が読み出され、CPUからのタグ
アドレス21と比較器２で比較されて、一致信号23を出力
する。同時に、セットアドレス20でアクセスされたバリ
ッド・ビット・メモリ５からはバリッドビット信号33を
出力し、バリッド・ビット・レジスタ６へ送る。このバ
リッド・ビット・レジスタ６ではバリッドビット信号33
とアドレス20に対応するレジスタビットとが両方とも有
効であるかどうかの判定を行ない、有効信号24をANDゲ
ート４に出力し、ANDゲート４では比較器２からの一致
信号23とのANDをとりヒット信号25を出力する。
一方、メインメモリ書替え監視によるセットアドレス
30をメモリ１へアクセスすると、メモリ１からアドレス
タグ32が読み出され、メインメモリからのタグアドレス
31と比較器３で比較されて、一致信号34を出力する。こ
の一致信号34は制御回路７に送られて、もし、一致信号
34が一致を示す状態値であれば、バリッド・ビット・レ
ジスタ６の対応するレジスタビットを“0"ライトしてバ
リッドビットをOFFにする。すなわち、セットアドレス3
0で指定されるメモリ１内のアドレスタグを無効化す
る。このとき、メモリ５のセットアドレス30で指定され
るバリッドビットは無効化されない。但し、前述したよ
うにCPUからのアクセス時はメモリ５のバリッドビット
とレジスタ６のバリッドビットとが両方有効でないと、
有効信号24は有効状態値にはならない。
30をメモリ１へアクセスすると、メモリ１からアドレス
タグ32が読み出され、メインメモリからのタグアドレス
31と比較器３で比較されて、一致信号34を出力する。こ
の一致信号34は制御回路７に送られて、もし、一致信号
34が一致を示す状態値であれば、バリッド・ビット・レ
ジスタ６の対応するレジスタビットを“0"ライトしてバ
リッドビットをOFFにする。すなわち、セットアドレス3
0で指定されるメモリ１内のアドレスタグを無効化す
る。このとき、メモリ５のセットアドレス30で指定され
るバリッドビットは無効化されない。但し、前述したよ
うにCPUからのアクセス時はメモリ５のバリッドビット
とレジスタ６のバリッドビットとが両方有効でないと、
有効信号24は有効状態値にはならない。
レジスタ６はレジスタビットをOFFする際に使用する
メインメモリからのセットアドレス30を入力し、逆にON
にする際に使用するCPUからのセットアドレス20を入力
する。
メインメモリからのセットアドレス30を入力し、逆にON
にする際に使用するCPUからのセットアドレス20を入力
する。
制御回路７はレジスタビットをOFFする指示信号の一
致信号34を入力し、ONする指示信号のリプレース信号27
を入力する。またCPUと同期したクロック26を入力し、O
FF指示の場合は“0"に、ON指示の場合は“1"にセットさ
れたデータ信号28をレジスタ書込みパルス29と共にレジ
スタ６へ送る。
致信号34を入力し、ONする指示信号のリプレース信号27
を入力する。またCPUと同期したクロック26を入力し、O
FF指示の場合は“0"に、ON指示の場合は“1"にセットさ
れたデータ信号28をレジスタ書込みパルス29と共にレジ
スタ６へ送る。
本発明の効果を出すために、バリッド・ビット・メモ
リ５の代りに、バリッドビット・レジスタ６を用いて実
現できることも明らかである。また、メモリ１はデュア
ルポート・メモリセルを用いないで同様の機能を有する
メモリ回路を使用することもできる。
リ５の代りに、バリッドビット・レジスタ６を用いて実
現できることも明らかである。また、メモリ１はデュア
ルポート・メモリセルを用いないで同様の機能を有する
メモリ回路を使用することもできる。
第２図は本発明の主要回路であるバリッド・ビット・
レジスタ６と制御回路７の具体回路を示している。
レジスタ６と制御回路７の具体回路を示している。
レジスタ６はアドレス30をデコードするデコーダ61を
有し、出力信号としてのデコード信号群41はそれぞれレ
ジスタ63の各ビットをイネーブル信号として使用する。
また、アドレス20をデコードするデコーダ62を有し、出
力信号としてのデコード信号群42は、レジスタ63からの
各バリッド・ビット信号群43とそれぞれNANDゲート群64
でNANDをとり、さらにNANDゲート群64の出力信号群44を
一括してNANDゲート65でNANDをとる。すなわちNANDゲー
ト65の出力信号45はCPUからのアクセスされたアドレス
タグのバリッドビットがレジスタ６内で有効かどうかを
示す。メモリ５からのバリッドビット信号33と出力信号
45とをANDゲート66でANDをとり有効信号24を出力する。
有し、出力信号としてのデコード信号群41はそれぞれレ
ジスタ63の各ビットをイネーブル信号として使用する。
また、アドレス20をデコードするデコーダ62を有し、出
力信号としてのデコード信号群42は、レジスタ63からの
各バリッド・ビット信号群43とそれぞれNANDゲート群64
でNANDをとり、さらにNANDゲート群64の出力信号群44を
一括してNANDゲート65でNANDをとる。すなわちNANDゲー
ト65の出力信号45はCPUからのアクセスされたアドレス
タグのバリッドビットがレジスタ６内で有効かどうかを
示す。メモリ５からのバリッドビット信号33と出力信号
45とをANDゲート66でANDをとり有効信号24を出力する。
制御回路７はリプレース信号27と一致信号34のいずれ
かがONであれば、クロック信号26をレジスタ６へ出力し
てデータ信号29をレジスタ６へ書込む。このデータ信号
29はNANDゲート73,74,75により、一致信号34がONのとき
は“0"に、リプレース信号27がONのときは“1"になる。
かがONであれば、クロック信号26をレジスタ６へ出力し
てデータ信号29をレジスタ６へ書込む。このデータ信号
29はNANDゲート73,74,75により、一致信号34がONのとき
は“0"に、リプレース信号27がONのときは“1"になる。
このリプレース信号とはメインメモリのデータをキャ
ッシュメモリへロードするときに発生するもので、この
場合は、ロードが完了すると該当するアドレスは有効に
なるので、バリッドビットをONにしなければならない。
また、一致信号はキャッシュメモリ内にあるデータが他
のプロセッサなどによってメインメモリで書替えがあっ
た場合に、キャッシュメモリとメインメモリのデータと
を常に一致させる為に、キャッシュメモリ内のデータを
無効にするときのチェック信号で、一致信号が出力され
れば、キャッシュメモリ内にあるデータがメインメモリ
内で書替えられたことを示す。
ッシュメモリへロードするときに発生するもので、この
場合は、ロードが完了すると該当するアドレスは有効に
なるので、バリッドビットをONにしなければならない。
また、一致信号はキャッシュメモリ内にあるデータが他
のプロセッサなどによってメインメモリで書替えがあっ
た場合に、キャッシュメモリとメインメモリのデータと
を常に一致させる為に、キャッシュメモリ内のデータを
無効にするときのチェック信号で、一致信号が出力され
れば、キャッシュメモリ内にあるデータがメインメモリ
内で書替えられたことを示す。
以上説明したように本発明は、メインメモリの書替え
監視の結果、アドレスタグの有効性の有無をCPUからの
アクセスとは無関係に記憶するバリッド・ビット・レジ
スタを備えることによって、メインメモリの書替え監視
動作によってCPUの動作を一時的にウエイトをかけるこ
とがなくなり、CPUの性能をダウンせずにメインメモリ
の書替え監視ができるという効果がある。
監視の結果、アドレスタグの有効性の有無をCPUからの
アクセスとは無関係に記憶するバリッド・ビット・レジ
スタを備えることによって、メインメモリの書替え監視
動作によってCPUの動作を一時的にウエイトをかけるこ
とがなくなり、CPUの性能をダウンせずにメインメモリ
の書替え監視ができるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例の主要回路の具体例の回路図、第３図は従来
のキャッシュコントローラの一例のブロック図である。 １……アドレスタグ用メモリ（デュアルポート・メモリ
セル使用）、2,3……比較器、4,12,71,66……ANDゲー
ト、５……シングルポート・メモリセルを使用したバリ
ッド・ビット・メモリ、６……バリッド・ビット・レジ
スタ、７……制御回路、10……デュアルポート・メモリ
セル使用のバリッド・ビット・メモリ、11……アービ
タ、20,30……セットアドレス、21,31……タグアドレ
ス、22,32……アドレスタグ、23,34……一致信号、24…
…有効信号、25……ヒット信号、26……クロック（C
L）、27……リプレース信号（RE）、28……データ信
号、29……レジスタ書込みパルス、33,35,36……バリッ
ドビット信号、37……ライトアクセス要求信号、38……
アクセス要求信号、39……調停信号、61,62……デコー
ダ、63……レジスタ、64,65,73,74,75……NANDゲート、
72……ORゲート。
図の実施例の主要回路の具体例の回路図、第３図は従来
のキャッシュコントローラの一例のブロック図である。 １……アドレスタグ用メモリ（デュアルポート・メモリ
セル使用）、2,3……比較器、4,12,71,66……ANDゲー
ト、５……シングルポート・メモリセルを使用したバリ
ッド・ビット・メモリ、６……バリッド・ビット・レジ
スタ、７……制御回路、10……デュアルポート・メモリ
セル使用のバリッド・ビット・メモリ、11……アービ
タ、20,30……セットアドレス、21,31……タグアドレ
ス、22,32……アドレスタグ、23,34……一致信号、24…
…有効信号、25……ヒット信号、26……クロック（C
L）、27……リプレース信号（RE）、28……データ信
号、29……レジスタ書込みパルス、33,35,36……バリッ
ドビット信号、37……ライトアクセス要求信号、38……
アクセス要求信号、39……調停信号、61,62……デコー
ダ、63……レジスタ、64,65,73,74,75……NANDゲート、
72……ORゲート。
Claims (1)
- 【請求項１】デュアルポートメモリから成りCPUからの
アクセスとメインメモリからのアクセスとに対して同時
に動作ができるアドレスタグ用メモリと、このアドレス
タダ用メモリへの前記CPUからのアクセスに対してアド
レスタグの有効性の有無を記憶するバリッドビット・メ
モリと、前記メインメモリの書替え監視の結果に従って
前記メインメモリのセットアドレスに対応して無効化デ
ータを書き込む記憶回路を有しこの記憶回路の出力デー
タを前記CPUのセットアドレスにより選択して前記アド
レスタグ用メモリ内のアドレスタグの有効性の有無を読
み出すバリッドビット・レジスタと、前記CPUからのア
クセス時に前記バリッドビット・メモリと前記バリット
ビット・レジスタの両方がアドレスタグの有効性を示し
ている時、ヒット信号を発生する論理回路とを含むこと
を特徴とするキャッシュコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097944A JP2952884B2 (ja) | 1989-04-17 | 1989-04-17 | キャッシュコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1097944A JP2952884B2 (ja) | 1989-04-17 | 1989-04-17 | キャッシュコントローラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02275550A JPH02275550A (ja) | 1990-11-09 |
| JP2952884B2 true JP2952884B2 (ja) | 1999-09-27 |
Family
ID=14205782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1097944A Expired - Lifetime JP2952884B2 (ja) | 1989-04-17 | 1989-04-17 | キャッシュコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2952884B2 (ja) |
-
1989
- 1989-04-17 JP JP1097944A patent/JP2952884B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02275550A (ja) | 1990-11-09 |
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