JP2585147B2 - 発振制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は発振制御回路に関する。

【０００２】

【従来の技術】ＣＭＯＳトランジスタを用いた水晶発振
回路の発振出力を後段回路に伝える場合、発振回路を構
成する発振用ＣＭＯＳインバ―タの出力に出力用ＣＭＯ
Ｓインバータを接続し、この出力用ＣＭＯＳインバータ
の出力に後段回路を接続している。この種の回路におい
て、従来は、両ＣＭＯＳインバ―タの反転電位は同一で
あった。

【０００３】

【発明が解決しようとする課題】上記従来の回路では、
発振開始時における微少振幅の発振出力が出力用ＣＭＯ
Ｓインバータで反転され、その反転出力により後段回路
が動作状態になる。そのため、後段回路で生じるノイズ
の影響で発振動作が不安定となり、微少振幅の発振動作
から通常振幅の発振動作への移行が妨げられるという問
題点があった。

【０００４】本発明の目的は、発振開始時の微少振幅時
には後段回路が動作せず、振幅が一定以上の大きさにな
ってから後段回路が動作を開始する発振制御回路を提供
することである。

【０００５】

【課題を解決するための手段】本願に係る発振制御回路
は、一対の電源ラインと、第１ＣＭＯＳインバータとこ
の第１ＣＭＯＳインバータの出力端子と入力端子間に接
続された水晶振動子とを有する発振回路と、上記第１Ｃ
ＭＯＳインバータから出力される発振信号を入力する第
２ＣＭＯＳインバータと、上記第２ＣＭＯＳインバータ
を構成するＮチャネルおよびＰチャネルトランジスタの
少なくとも一方のトランジスタのソースと少なくとも一
方の上記電源ラインとの間に接続された制御用ＭＯＳト
ランジスタと、上記発振信号の発振電位が上記第１ＣＭ
ＯＳインバータの反転電位よりも低い第１基準電位より
も低くなるまで、または上記発振信号の発振電位が上記
第１ＣＭＯＳインバータの反転電位よりも高い第２基準
電位よりも高くなるまで上記制御用ＭＯＳトランジスタ
をオフ状態に保持する作動制御回路とからなる。また、
上記制御用ＭＯＳトランジスタがオフ状態のときに上記
第２ＣＭＯＳインバータの出力を一方の上記電源ライン
に短絡する出力制御回路を設けてもよい。

【０００６】

【実施例】実施例１ 図１は、本発明に係わる発振制御回路の第１実施例を示
したものである。

【０００７】ＣＭＯＳインバータＩＶ０は、図２（Ａ）
に示すような入出力特性（伝達特性）を有しており、そ
の反転電位（論理しきい電圧）は２．５ボルトである。
ここでいう反転電位とは、入出力特性における立ち下が
り開始入力電圧と立ち下がり終了入力電圧との中点の入
力電圧であり、通常は出力電圧が電源電圧（５ボルト）
の半分（２．５ボルト）のときの入力電圧である。ＱＺ
は水晶振動子、Ｒ１は帰還抵抗、Ｃ１およびＣ２はキャ
パシタである。以上の回路要素により発振回路が構成さ
れる。

【０００８】ＣＭＯＳインバータＩＶ１は、図２（Ｂ）
に示すような入出力特性を有しており、その反転電位は
２．０ボルトである。各実施例において、このようなＣ
ＭＯＳインバータには、インバータ記号に“Ｌ”と付
す。ＣＭＯＳインバータＩＶ２は、図２（Ｃ）に示すよ
うな入出力特性を有しており、その反転電位は３．０ボ
ルトである。各実施例において、このようなＣＭＯＳイ
ンバータには、インバータ記号に“Ｈ”と付す。なお、
各実施例において、インバータ記号に“Ｌ”または
“Ｈ”と付していないものは、特に断らない限り、ＣＭ
ＯＳインバータＩＶ０と同様に、図２（Ａ）に示すよう
な入出力特性（伝達特性）を有し、その反転電位（論理
しきい電圧）は２．５ボルトとする。また、その他のゲ
ート回路等についても、実質的にインバータとして機能
する部分は、特に断らない限り、図２（Ａ）に示すよう
な入出力特性（伝達特性）を有し、その反転電位（論理
しきい電圧）は２．５ボルトとする。ＩＶ３およびＩＶ
４はＣＭＯＳインバータ、ＮＤ１はＣＭＯＳナンドゲー
トである。キャパシタＣ３は、ＣＭＯＳナンドゲートＮ
Ｄ１の出力と電源（５ボルト）との間に接続されるもの
であるが、必ずしも必要なものではない（接続した場合
としない場合の各動作については後述する。）。これら
のＣＭＯＳインバータＩＶ１、ＩＶ２、ＩＶ３、ＩＶ
４、ＣＭＯＳナンドゲートＮＤ１およびキャパシタＣ３
により、作動制御回路ＯＰＣが構成される。

【０００９】ＩＶ５はＣＭＯＳインバータ、Ｔ１１およ
びＴ１２はＮチャンネルＭＯＳトランジスタ、Ｔ１３お
よびＴ１４はＰチャンネルＭＯＳトランジスタであり、
これらの回路要素によりＣＭＯＳクロックドインバータ
が形成される。このＣＭＯＳクロックドインバータの出
力には後段回路ＬＡが接続されている。

【００１０】ＮチャンネルＭＯＳトランジスタＴ１５
は、ＣＭＯＳインバータＩＶ４の論理出力値が“１”の
ときに、ＭＯＳトランジスタＴ１２およびＴ１３で構成
されるＣＭＯＳインバータの出力を短絡するものであ
る。

【００１１】なお、図１に示したインバータ等のゲ−ト
回路、ＭＯＳトランジスタ、後段回路ＬＡは、同一のＩ
Ｃチップ内に収められている。

【００１２】つぎに、本実施例の動作を図３および図４
に示したタイムチャートを参照して説明する。図３はナ
ンドゲートＮＤ１にキャパシタＣ３を接続しない場合、
図４はナンドゲートＮＤ１にキャパシタＣ３を接続した
場合である。なお、図３（Ａ）、（Ｃ）および（Ｄ）
は、図１の“ａ”、“ｃ”および“ｄ”点にそれぞれ対
応し、図４（Ａ）、（Ｂ）、（Ｃ）および（Ｄ）は、図
１の“ａ”、“ｂ”、“ｃ”および“ｄ”点にそれぞれ
対応したものである。

【００１３】まず、ナンドゲートＮＤ１にキャパシタＣ
３を接続しない場合の動作について説明する。

【００１４】図３（Ａ）に示すように、電源投入により
ＣＭＯＳインバータＩＶ０からは微少振幅の発振信号が
生じる。この発振信号の振幅はしだいに増大するが、そ
の発振電位がＣＭＯＳインバータＩＶ１の反転電位
（２．０ボルト）とＣＭＯＳインバータＩＶ２の反転電
位（３．０ボルト）との間にあるときは、ＣＭＯＳイン
バータＩＶ１の論理出力値は“０”、ＣＭＯＳインバー
タＩＶ２の論理出力値は“１”である。また、ナンドゲ
ートＮＤ１の出力論理値は“０”、ＣＭＯＳインバータ
ＩＶ４の論理出力値は“１”となる。したがって、ＭＯ
ＳトランジスタＴ１１およびＴ１４はオフ状態となり、
ＭＯＳトランジスタＴ１２およびＴ１３で構成されるＣ
ＭＯＳインバータは非作動状態となる。このときＭＯＳ
トランジスタＴ１５はオン状態であるため、ＭＯＳトラ
ンジスタＴ１２およびＴ１３で構成されるＣＭＯＳイン
バータの出力は、ＭＯＳトランジスタＴ１５を通して短
絡される。このように、発振信号の発振電位がＣＭＯＳ
インバータＩＶ１の反転電位（２．０ボルト）よりも低
くなるまで、または発振信号の発振電位がＣＭＯＳイン
バータＩＶ２の反転電位（３．０ボルト）よりも高くな
るまで、ＭＯＳトランジスタＴ１２およびＴ１３で構成
されるＣＭＯＳインバータは非作動状態に保持され、そ
の論理出力値は“０”に保持される。

【００１５】発振信号の発振電位が、ＣＭＯＳインバー
タＩＶ１の反転電位（２．０ボルト）またはＣＭＯＳイ
ンバータＩＶ２の反転電位（３．０ボルト）を越える
と、ＣＭＯＳインバータＩＶ４の論理出力値は“０”と
なる。その結果、ＭＯＳトランジスタＴ１２およびＴ１
３で構成されるＣＭＯＳインバータは初めて作動状態と
なり、同時にＭＯＳトランジスタＴ１５はオフ状態とな
る。以後、ＣＭＯＳインバータＩＶ０から生じる発振信
号にしたがって、図３（Ｃ）に示すように、ＣＭＯＳイ
ンバータＩＶ４からは論理値“０”と“１”が交互に出
力される。そして、ＣＭＯＳインバータＩＶ４の論理出
力値が“０”のときには、ＣＭＯＳインバータＩＶ０か
ら生じる発振信号は、図３（Ｄ）に示すように、ＭＯＳ
トランジスタＴ１２およびＴ１３で構成されるＣＭＯＳ
インバータによって反転される。この反転出力（クロッ
ク信号）により後段回路ＬＡが動作状態になる。後段回
路ＬＡが動作することによりノイズが発生するが、この
ときには発振信号の振幅が十分大きくなっているので、
発振動作が妨げられることはない。

【００１６】つぎに、ナンドゲートＮＤ１にキャパシタ
Ｃ３を接続した場合の動作について説明する。

【００１７】ＣＭＯＳインバータＩＶ０から生じる発振
信号の発振電位が、ＣＭＯＳインバータＩＶ１の反転電
位（２．０ボルト）またはＣＭＯＳインバータＩＶ２の
反転電位（３．０ボルト）を越えると、ナンドゲートＮ
Ｄ１の出力は反転動作を開始する。このとき、キャパシ
タＣ３の値およびナンドゲートＮＤ１を構成する各ＭＯ
Ｓトランジスタのオン抵抗の値を適当に選定することに
より、ナンドゲートＮＤ１の出力は図４（Ｂ）のように
なる。すなわち、キャパシタＣ３に対する充電時定数と
放電時定数を適当な値に選定するわけである。その結
果、ＣＭＯＳインバータＩＶ４の論理出力値は、図４
（Ｃ）に示すように、“０”を保持し続けることにな
る。そして、ＭＯＳトランジスタＴ１２およびＴ１３で
構成されるＣＭＯＳインバータからは、図４（Ｄ）に示
すように、デューティ５０％のクロック信号を出力する
ことが可能となる。

【００１８】なお、本実施例ではＭＯＳトランジスタＴ
１５をＮチャンネルのもので構成したが、ＣＭＯＳイン
バータＩＶ４の論理出力値と反対の論理値を用いること
により、Ｐチャンネルのもので構成してもよい。

【００１９】実施例２ 図５は、本発明に係わる発振制御回路の第２実施例を示
したものである。

【００２０】本実施例は、第１実施例（図１参照）にお
けるクロックドインバータ（ＣＭＯＳインバータＩＶ
５、ＭＯＳトランジスタＴ１１、Ｔ１２、Ｔ１３および
Ｔ１４）および短絡用のＭＯＳトランジスタＴ１５が有
する機能を、図５の一点鎖線で囲んだナンドゲート（Ｎ
チャンネルＭＯＳトランジスタＴ２１およびＴ２２、Ｐ
チャンネルＭＯＳトランジスタＴ２３およびＴ２４）の
機能で置き換えたものであり、回路の前半部は図１に示
した第１実施例と同様である。したがって、図１に示し
た構成要素と同一の構成要素には同一の符号を付し、説
明を省略する。各インバータの入出力特性（伝達特性）
も第１実施例と同様に図２に示したものである。その他
のゲート回路等についても、実質的にインバータとして
機能する部分は、特に断らない限り、図２（Ａ）に示す
ような入出力特性（伝達特性）を有し、その反転電位
（論理しきい電圧）は２．５ボルトである。インバータ
記号に付した“Ｌ”および“Ｈ”の記号の意味も第１実
施例で述べたものと同様である。また、タイムチャート
に関しても図３および図４を援用でき、図３はナンドゲ
ートＮＤ１にキャパシタＣ３を接続しない場合、図４は
ナンドゲートＮＤ１にキャパシタＣ３を接続した場合を
示したものである。すなわち、図３（Ａ）、（Ｃ）およ
び（Ｄ）が図５の“ａ”、“ｃ”および“ｄ”点にそれ
ぞれ対応し、図４（Ａ）、（Ｂ）、（Ｃ）および（Ｄ）
が図５の“ａ”、“ｂ”、“ｃ”および“ｄ”点にそれ
ぞれ対応する。

【００２１】なお、図５に示したインバータ等のゲ−ト
回路、ＭＯＳトランジスタ、後段回路ＬＡは、同一のＩ
Ｃチップ内に収められている。

【００２２】つぎに、本実施例の動作について、ナンド
ゲートＮＤ１にキャパシタＣ３を接続しない場合を例に
とって説明する。なお、第１実施例と同様の動作につい
ては説明を省略する。

【００２３】ＣＭＯＳインバータＩＶ０から出力される
発振信号の発振電位が、ＣＭＯＳインバータＩＶ１の反
転電位（２．０ボルト）とＣＭＯＳインバータＩＶ２の
反転電位（３．０ボルト）との間にあるときは、ＣＭＯ
ＳインバータＩＶ４の論理出力値は“１”、ＣＭＯＳイ
ンバータＩＶ６の論理出力値は“０”となる。したがっ
て、ＭＯＳトランジスタＴ２１はオフ状態、ＭＯＳトラ
ンジスタＴ２４はオン状態となる。その結果、ＭＯＳト
ランジスタＴ２２およびＴ２３で構成されるＣＭＯＳイ
ンバータの出力は、ＭＯＳトランジスタＴ２４を通して
短絡される。このように、発振信号の発振電位がＣＭＯ
ＳインバータＩＶ１の反転電位（２．０ボルト）よりも
低くなるまで、または発振信号の発振電位がＣＭＯＳイ
ンバータＩＶ２の反転電位（３．０ボルト）よりも高く
なるまで、ＭＯＳトランジスタＴ２２およびＴ２３で構
成されるＣＭＯＳインバータは非作動状態に保持され、
その論理出力値は“１”に保持される。

【００２４】発振信号の発振電位が、ＣＭＯＳインバー
タＩＶ１の反転電位（２．０ボルト）またはＣＭＯＳイ
ンバータＩＶ２の反転電位（３．０ボルト）を越える
と、ＣＭＯＳインバータＩＶ４の論理出力値は“０”、
ＣＭＯＳインバータＩＶ６の論理出力値は“１”とな
る。したがって、ＭＯＳトランジスタＴ２１はオン状
態、ＭＯＳトランジスタＴ２４はオフ状態となる。その
結果、ＭＯＳトランジスタＴ２２およびＴ２３で構成さ
れるＣＭＯＳインバータは初めて作動状態となる。以後
の動作については第１実施例で説明した動作と基本的に
同様であり、説明を省略する。

【００２５】なお、ナンドゲートＮＤ１にキャパシタＣ
３を接続した場合の動作については、以上の説明等から
容易に類推できるため、説明を省略する。

【００２６】実施例３ 図６は、本発明に係わる発振制御回路の第３実施例を示
したものである。

【００２７】本実施例は、第１実施例（図１参照）にお
けるクロックドインバータ（ＣＭＯＳインバータＩＶ
５、ＭＯＳトランジスタＴ１１、Ｔ１２、Ｔ１３および
Ｔ１４）および短絡用のＭＯＳトランジスタＴ１５が有
する機能を、図６の一点鎖線で囲んだノアゲート（Ｎチ
ャンネルＭＯＳトランジスタＴ３１およびＴ３２、Ｐチ
ャンネルＭＯＳトランジスタＴ３３およびＴ３４）の機
能で置き換えたものであり、回路の前半部は図１に示し
た第１実施例と同様である。したがって、図１に示した
構成要素と同一の構成要素には同一の符号を付し、説明
を省略する。各インバータの入出力特性（伝達特性）も
第１実施例と同様に図２に示したものである。その他の
ゲート回路等についても、実質的にインバータとして機
能する部分は、特に断らない限り、図２（Ａ）に示すよ
うな入出力特性（伝達特性）を有し、その反転電位（論
理しきい電圧）は２．５ボルトである。インバータ記号
に付した“Ｌ”および“Ｈ”の記号の意味も第１実施例
で述べたものと同様である。また、タイムチャートに関
しても図３および図４を援用でき、図３はナンドゲート
ＮＤ１にキャパシタＣ３を接続しない場合、図４はナン
ドゲートＮＤ１にキャパシタＣ３を接続した場合を示し
たものである。すなわち、図３（Ａ）、（Ｃ）および
（Ｄ）が図６の“ａ”、“ｃ”および“ｄ”点にそれぞ
れ対応し、図４（Ａ）、（Ｂ）、（Ｃ）および（Ｄ）が
図６の“ａ”、“ｂ”、“ｃ”および“ｄ”点にそれぞ
れ対応する。

【００２８】なお、図６に示したインバータ等のゲ−ト
回路、ＭＯＳトランジスタ、後段回路ＬＡは、同一のＩ
Ｃチップ内に収められている。

【００２９】つぎに、本実施例の動作について、ナンド
ゲートＮＤ１にキャパシタＣ３を接続しない場合を例に
とって説明する。なお、第１実施例と同様の動作につい
ては説明を省略する。

【００３０】ＣＭＯＳインバータＩＶ０から出力される
発振信号の発振電位が、ＣＭＯＳインバータＩＶ１の反
転電位（２．０ボルト）とＣＭＯＳインバータＩＶ２の
反転電位（３．０ボルト）との間にあるときは、ＣＭＯ
ＳインバータＩＶ４の論理出力値は“１”となる。した
がって、ＭＯＳトランジスタＴ３１はオン状態、ＭＯＳ
トランジスタＴ３４はオフ状態となる。その結果、ＭＯ
ＳトランジスタＴ３２およびＴ３３で構成されるＣＭＯ
Ｓインバータの出力は、ＭＯＳトランジスタＴ３１を通
して短絡される。このように、発振信号の発振電位がＣ
ＭＯＳインバータＩＶ１の反転電位（２．０ボルト）よ
りも低くなるまで、または発振信号の発振電位がＣＭＯ
ＳインバータＩＶ２の反転電位（３．０ボルト）よりも
高くなるまで、ＭＯＳトランジスタＴ３２およびＴ３３
で構成されるＣＭＯＳインバータは非作動状態に保持さ
れ、その論理出力値は“０”に保持される。

【００３１】発振信号の発振電位が、ＣＭＯＳインバー
タＩＶ１の反転電位（２．０ボルト）またはＣＭＯＳイ
ンバータＩＶ２の反転電位（３．０ボルト）を越える
と、ＣＭＯＳインバータＩＶ４の論理出力値は“０”と
なる。したがって、ＭＯＳトランジスタＴ３１はオフ状
態、ＭＯＳトランジスタＴ３４はオン状態となる。その
結果、ＭＯＳトランジスタＴ３２およびＴ３３で構成さ
れるＣＭＯＳインバータは初めて作動状態となる。以後
の動作については第１実施例で説明した動作と基本的に
同様であり、説明を省略する。

【００３２】なお、ナンドゲートＮＤ１にキャパシタＣ
３を接続した場合の動作については、以上の説明等から
容易に類推できるため、説明を省略する。

【００３３】実施例４ 図７は、本発明に係わる発振制御回路の第４実施例を示
したものである。

【００３４】ＣＭＯＳインバータＩＶ０等で構成される
発振回路は第１実施例と同様である。各インバータの入
出力特性（伝達特性）も第１実施例と同様に図２に示し
たものである。その他のゲート回路等についても、実質
的にインバータとして機能する部分は、特に断らない限
り、図２（Ａ）に示すような入出力特性（伝達特性）を
有し、その反転電位（論理しきい電圧）は２．５ボルト
である。インバータ記号に付した“Ｌ”の記号の意味も
第１実施例で述べたものと同様である。

【００３５】ＣＭＯＳインバータＩＶ７は、図２（Ｂ）
に示すような入出力特性を有しており、その反転電位は
２．０ボルトである。Ｔ４６はＮチャンネルＭＯＳトラ
ンジスタ、Ｒ４は抵抗、Ｃ４はキャパシタ、ＩＶ８はＣ
ＭＯＳインバ−タである。なお、抵抗Ｒ４の抵抗値はＭ
ＯＳトランジスタＴ４６のオン抵抗値よりも十分大きな
ものである。これらのＣＭＯＳインバータＩＶ７、ＩＶ
８、ＭＯＳトランジスタＴ４６、抵抗Ｒ４およびキャパ
シタＣ４により、作動制御回路ＯＰＣが構成される。

【００３６】ＩＶ９はＣＭＯＳインバータ、Ｔ４１およ
びＴ４２はＮチャンネルＭＯＳトランジスタ、Ｔ４３お
よびＴ４４はＰチャンネルＭＯＳトランジスタであり、
これらの回路要素によりＣＭＯＳクロックドインバータ
が形成される。このＣＭＯＳクロックドインバータの出
力には後段回路ＬＡが接続されている。

【００３７】ＰチャンネルＭＯＳトランジスタＴ４５
は、ＣＭＯＳインバータＩＶ８の論理出力値が“０”の
ときに、ＭＯＳトランジスタＴ４２およびＴ４３で構成
されるＣＭＯＳインバータの出力を短絡するものであ
る。

【００３８】なお、図７に示したインバータ等のゲ−ト
回路、ＭＯＳトランジスタ、後段回路ＬＡは、同一のＩ
Ｃチップ内に収められている。

【００３９】つぎに、本実施例の動作を図８に示したタ
イムチャートを参照して説明する。なお、図８（Ａ）、
（Ｂ）、（Ｃ）、（Ｄ）および（Ｅ）は、図７の
“ａ”、“ｂ”、“ｃ”、“ｄ”および“ｅ”点にそれ
ぞれ対応したものである。

【００４０】図８（Ａ）に示すように、電源投入により
ＣＭＯＳインバータＩＶ０からは微少振幅の発振信号が
生じる。この発振信号の振幅はしだいに増大するが、そ
の発振電位がＣＭＯＳインバータＩＶ７の反転電位
（２．０ボルト）よりも低くなるまでは、ＣＭＯＳイン
バータＩＶ７の論理出力値は“０”である。したがっ
て、ＭＯＳトランジスタＴ４６はオフ状態となり、ＣＭ
ＯＳインバータＩＶ８の論理出力値は“０”となる。そ
の結果、ＭＯＳトランジスタＴ４１およびＴ４４はオフ
状態となり、ＭＯＳトランジスタＴ４２およびＴ４３で
構成されるＣＭＯＳインバータは非作動状態となる。こ
のときＭＯＳトランジスタＴ４５はオン状態であるた
め、ＭＯＳトランジスタＴ４２およびＴ４３で構成され
るＣＭＯＳインバータの出力は、ＭＯＳトランジスタＴ
４５を通して短絡される。このように、発振信号の発振
電位がＣＭＯＳインバータＩＶ７の反転電位（２．０ボ
ルト）を越えるまで、ＭＯＳトランジスタＴ４２および
Ｔ４３で構成されるＣＭＯＳインバータは非作動状態に
保持され、その論理出力値は“１”に保持される。

【００４１】発振信号の発振電位が、ＣＭＯＳインバー
タＩＶ７の反転電位（２．０ボルト）を越えると、ＣＭ
ＯＳインバータＩＶ７の論理出力値は“１”となり、Ｍ
ＯＳトランジスタＴ４６はオン状態となる。その結果、
キャパシタＣ４はＭＯＳトランジスタＴ４６を通して充
電され、ＣＭＯＳインバータＩＶ８の入力電圧は急激に
低下する。ＭＯＳトランジスタＴ４６がオフ状態となる
と、キャパシタＣ４の電荷は抵抗Ｒ４を通して放電さ
れ、ＣＭＯＳインバータＩＶ８の入力電圧は緩やかに上
昇する。そして、ＣＭＯＳインバータＩＶ８の入力電圧
がその反転電位よりも低くなると、ＣＭＯＳインバータ
ＩＶ８の出力論理値は“０”から“１”に反転する。そ
の結果、ＭＯＳトランジスタＴ４２およびＴ４３で構成
されるＣＭＯＳインバータは初めて作動状態となり、同
時にＭＯＳトランジスタＴ４５はオフ状態となる。抵抗
Ｒ４の抵抗値をＭＯＳトランジスタＴ４６のオン抵抗値
よりも十分大きくすることにより、ＣＭＯＳインバータ
ＩＶ８の論理出力値は、図８（Ｄ）に示すように“１”
を保持し続けることになる。そして、ＣＭＯＳインバー
タＩＶ０から生じる発振信号は、ＭＯＳトランジスタＴ
４２およびＴ４３で構成されるＣＭＯＳインバータによ
って反転され、図８（Ｅ）に示すように、デューティ５
０％のクロック信号を出力することが可能となる。この
反転出力（クロック信号）により後段回路ＬＡが動作状
態になる。

【００４２】なお、本実施例ではＣＭＯＳインバータＩ
Ｖ８として図２（Ｂ）に示すような入出力特性を有した
ものを用いているが、図２（Ｃ）に示すような入出力特
性を有したものを用いることも可能である。

【００４３】また、本実施例ではＭＯＳトランジスタＴ
４５をＰチャンネルのもので構成したが、ＣＭＯＳイン
バータＩＶ８の論理出力値と反対の論理値を用いること
により、Ｎチャンネルのもので構成することも可能であ
る。

【００４４】

【発明の効果】本願発明によれば、発振信号の振幅が一
定以上の大きさになってから後段回路が動作を開始する
ため、後段回路で生じるノイズの影響で発振動作が妨げ
られることを防止することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示した電気回路図であ
る。

【図２】第１実施例、第２実施例、第３実施例および第
４実施例におけるＣＭＯＳインバータの入出力特性（伝
達特性）を示した特性図である。

【図３】第１実施例、第２実施例および第３実施例の動
作を説明したタイムチャートである。

【図４】第１実施例、第２実施例および第３実施例の動
作を説明したタイムチャートである。

【図５】本発明の第２実施例を示した電気回路図であ
る。

【図６】本発明の第３実施例を示した電気回路図であ
る。

【図７】本発明の第４実施例を示した電気回路図であ
る。

【図８】第４実施例の動作を説明したタイムチャートで
ある。

【符号の説明】

ＩＶ０……第１ＣＭＯＳインバータ ＱＺ……水晶振動子 Ｔ１２、Ｔ１３……第２ＣＭＯＳインバータ Ｔ２２、Ｔ２３……第２ＣＭＯＳインバータ Ｔ３２、Ｔ３３……第２ＣＭＯＳインバータ Ｔ４２、Ｔ４３……第２ＣＭＯＳインバータ Ｔ１１、Ｔ１４……制御用ＭＯＳトランジスタ Ｔ２１……制御用ＭＯＳトランジスタ Ｔ３４……制御用ＭＯＳトランジスタ Ｔ４１、Ｔ４４……制御用ＭＯＳトランジスタ ＯＰＣ……作動制御回路 Ｔ１５、Ｔ２４、Ｔ３１、Ｔ４５……出力制御回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 一対の電源ラインと、 第１ＣＭＯＳインバータとこの第１ＣＭＯＳインバータ
   の出力端子と入力端子間に接続された水晶振動子とを有
   する発振回路と、 上記第１ＣＭＯＳインバータから出力される発振信号を
   入力する第２ＣＭＯＳインバータと、 上記第２ＣＭＯＳインバータを構成するＮチャネルおよ
   びＰチャネルトランジスタの少なくとも一方のトランジ
   スタのソースと少なくとも一方の上記電源ラインとの間
   に接続された制御用ＭＯＳトランジスタと、 上記発振信号の発振電位が上記第１ＣＭＯＳインバータ
   の反転電位よりも低い第１基準電位よりも低くなるま
   で、または上記発振信号の発振電位が上記第１ＣＭＯＳ
   インバータの反転電位よりも高い第２基準電位よりも高
   くなるまで、上記制御用ＭＯＳトランジスタをオフ状態
   に保持する作動制御回路とからなる発振制御回路。
2. 【請求項２】 一対の電源ラインと、 第１ＣＭＯＳインバータとこの第１ＣＭＯＳインバータ
   の出力端子と入力端子間に接続された水晶振動子とを有
   する発振回路と、 上記第１ＣＭＯＳインバータから出力される発振信号を
   入力する第２ＣＭＯＳインバータと、 上記第２ＣＭＯＳインバータを構成するＮチャネルおよ
   びＰチャネルトランジスタの少なくとも一方のトランジ
   スタのソースと少なくとも一方の上記電源ラインとの間
   に接続された制御用ＭＯＳトランジスタと、 上記発振信号の発振電位が上記第１ＣＭＯＳインバータ
   の反転電位よりも低い第１基準電位よりも低くなるま
   で、または上記発振信号の発振電位が上記第１ＣＭＯＳ
   インバータの反転電位よりも高い第２基準電位よりも高
   くなるまで、上記制御用ＭＯＳトランジスタをオフ状態
   に保持する作動制御回路と、 上記制御用ＭＯＳトランジスタがオフ状態のときに上記
   第２ＣＭＯＳインバータの出力を一方の上記電源ライン
   に短絡する出力制御回路とからなる発振制御回路。