JP2585147B2 - 発振制御回路 - Google Patents
発振制御回路Info
- Publication number
- JP2585147B2 JP2585147B2 JP3056737A JP5673791A JP2585147B2 JP 2585147 B2 JP2585147 B2 JP 2585147B2 JP 3056737 A JP3056737 A JP 3056737A JP 5673791 A JP5673791 A JP 5673791A JP 2585147 B2 JP2585147 B2 JP 2585147B2
- Authority
- JP
- Japan
- Prior art keywords
- cmos inverter
- oscillation
- potential
- inverter
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Oscillators With Electromechanical Resonators (AREA)
Description
回路の発振出力を後段回路に伝える場合、発振回路を構
成する発振用CMOSインバ―タの出力に出力用CMO
Sインバータを接続し、この出力用CMOSインバータ
の出力に後段回路を接続している。この種の回路におい
て、従来は、両CMOSインバ―タの反転電位は同一で
あった。
発振開始時における微少振幅の発振出力が出力用CMO
Sインバータで反転され、その反転出力により後段回路
が動作状態になる。そのため、後段回路で生じるノイズ
の影響で発振動作が不安定となり、微少振幅の発振動作
から通常振幅の発振動作への移行が妨げられるという問
題点があった。
には後段回路が動作せず、振幅が一定以上の大きさにな
ってから後段回路が動作を開始する発振制御回路を提供
することである。
は、一対の電源ラインと、第1CMOSインバータとこ
の第1CMOSインバータの出力端子と入力端子間に接
続された水晶振動子とを有する発振回路と、上記第1C
MOSインバータから出力される発振信号を入力する第
2CMOSインバータと、上記第2CMOSインバータ
を構成するNチャネルおよびPチャネルトランジスタの
少なくとも一方のトランジスタのソースと少なくとも一
方の上記電源ラインとの間に接続された制御用MOSト
ランジスタと、上記発振信号の発振電位が上記第1CM
OSインバータの反転電位よりも低い第1基準電位より
も低くなるまで、または上記発振信号の発振電位が上記
第1CMOSインバータの反転電位よりも高い第2基準
電位よりも高くなるまで上記制御用MOSトランジスタ
をオフ状態に保持する作動制御回路とからなる。また、
上記制御用MOSトランジスタがオフ状態のときに上記
第2CMOSインバータの出力を一方の上記電源ライン
に短絡する出力制御回路を設けてもよい。
したものである。
に示すような入出力特性(伝達特性)を有しており、そ
の反転電位(論理しきい電圧)は2.5ボルトである。
ここでいう反転電位とは、入出力特性における立ち下が
り開始入力電圧と立ち下がり終了入力電圧との中点の入
力電圧であり、通常は出力電圧が電源電圧(5ボルト)
の半分(2.5ボルト)のときの入力電圧である。QZ
は水晶振動子、R1は帰還抵抗、C1およびC2はキャ
パシタである。以上の回路要素により発振回路が構成さ
れる。
に示すような入出力特性を有しており、その反転電位は
2.0ボルトである。各実施例において、このようなC
MOSインバータには、インバータ記号に“L”と付
す。CMOSインバータIV2は、図2(C)に示すよ
うな入出力特性を有しており、その反転電位は3.0ボ
ルトである。各実施例において、このようなCMOSイ
ンバータには、インバータ記号に“H”と付す。なお、
各実施例において、インバータ記号に“L”または
“H”と付していないものは、特に断らない限り、CM
OSインバータIV0と同様に、図2(A)に示すよう
な入出力特性(伝達特性)を有し、その反転電位(論理
しきい電圧)は2.5ボルトとする。また、その他のゲ
ート回路等についても、実質的にインバータとして機能
する部分は、特に断らない限り、図2(A)に示すよう
な入出力特性(伝達特性)を有し、その反転電位(論理
しきい電圧)は2.5ボルトとする。IV3およびIV
4はCMOSインバータ、ND1はCMOSナンドゲー
トである。キャパシタC3は、CMOSナンドゲートN
D1の出力と電源(5ボルト)との間に接続されるもの
であるが、必ずしも必要なものではない(接続した場合
としない場合の各動作については後述する。)。これら
のCMOSインバータIV1、IV2、IV3、IV
4、CMOSナンドゲートND1およびキャパシタC3
により、作動制御回路OPCが構成される。
びT12はNチャンネルMOSトランジスタ、T13お
よびT14はPチャンネルMOSトランジスタであり、
これらの回路要素によりCMOSクロックドインバータ
が形成される。このCMOSクロックドインバータの出
力には後段回路LAが接続されている。
は、CMOSインバータIV4の論理出力値が“1”の
ときに、MOSトランジスタT12およびT13で構成
されるCMOSインバータの出力を短絡するものであ
る。
回路、MOSトランジスタ、後段回路LAは、同一のI
Cチップ内に収められている。
に示したタイムチャートを参照して説明する。図3はナ
ンドゲートND1にキャパシタC3を接続しない場合、
図4はナンドゲートND1にキャパシタC3を接続した
場合である。なお、図3(A)、(C)および(D)
は、図1の“a”、“c”および“d”点にそれぞれ対
応し、図4(A)、(B)、(C)および(D)は、図
1の“a”、“b”、“c”および“d”点にそれぞれ
対応したものである。
3を接続しない場合の動作について説明する。
CMOSインバータIV0からは微少振幅の発振信号が
生じる。この発振信号の振幅はしだいに増大するが、そ
の発振電位がCMOSインバータIV1の反転電位
(2.0ボルト)とCMOSインバータIV2の反転電
位(3.0ボルト)との間にあるときは、CMOSイン
バータIV1の論理出力値は“0”、CMOSインバー
タIV2の論理出力値は“1”である。また、ナンドゲ
ートND1の出力論理値は“0”、CMOSインバータ
IV4の論理出力値は“1”となる。したがって、MO
SトランジスタT11およびT14はオフ状態となり、
MOSトランジスタT12およびT13で構成されるC
MOSインバータは非作動状態となる。このときMOS
トランジスタT15はオン状態であるため、MOSトラ
ンジスタT12およびT13で構成されるCMOSイン
バータの出力は、MOSトランジスタT15を通して短
絡される。このように、発振信号の発振電位がCMOS
インバータIV1の反転電位(2.0ボルト)よりも低
くなるまで、または発振信号の発振電位がCMOSイン
バータIV2の反転電位(3.0ボルト)よりも高くな
るまで、MOSトランジスタT12およびT13で構成
されるCMOSインバータは非作動状態に保持され、そ
の論理出力値は“0”に保持される。
タIV1の反転電位(2.0ボルト)またはCMOSイ
ンバータIV2の反転電位(3.0ボルト)を越える
と、CMOSインバータIV4の論理出力値は“0”と
なる。その結果、MOSトランジスタT12およびT1
3で構成されるCMOSインバータは初めて作動状態と
なり、同時にMOSトランジスタT15はオフ状態とな
る。以後、CMOSインバータIV0から生じる発振信
号にしたがって、図3(C)に示すように、CMOSイ
ンバータIV4からは論理値“0”と“1”が交互に出
力される。そして、CMOSインバータIV4の論理出
力値が“0”のときには、CMOSインバータIV0か
ら生じる発振信号は、図3(D)に示すように、MOS
トランジスタT12およびT13で構成されるCMOS
インバータによって反転される。この反転出力(クロッ
ク信号)により後段回路LAが動作状態になる。後段回
路LAが動作することによりノイズが発生するが、この
ときには発振信号の振幅が十分大きくなっているので、
発振動作が妨げられることはない。
C3を接続した場合の動作について説明する。
信号の発振電位が、CMOSインバータIV1の反転電
位(2.0ボルト)またはCMOSインバータIV2の
反転電位(3.0ボルト)を越えると、ナンドゲートN
D1の出力は反転動作を開始する。このとき、キャパシ
タC3の値およびナンドゲートND1を構成する各MO
Sトランジスタのオン抵抗の値を適当に選定することに
より、ナンドゲートND1の出力は図4(B)のように
なる。すなわち、キャパシタC3に対する充電時定数と
放電時定数を適当な値に選定するわけである。その結
果、CMOSインバータIV4の論理出力値は、図4
(C)に示すように、“0”を保持し続けることにな
る。そして、MOSトランジスタT12およびT13で
構成されるCMOSインバータからは、図4(D)に示
すように、デューティ50%のクロック信号を出力する
ことが可能となる。
15をNチャンネルのもので構成したが、CMOSイン
バータIV4の論理出力値と反対の論理値を用いること
により、Pチャンネルのもので構成してもよい。
したものである。
けるクロックドインバータ(CMOSインバータIV
5、MOSトランジスタT11、T12、T13および
T14)および短絡用のMOSトランジスタT15が有
する機能を、図5の一点鎖線で囲んだナンドゲート(N
チャンネルMOSトランジスタT21およびT22、P
チャンネルMOSトランジスタT23およびT24)の
機能で置き換えたものであり、回路の前半部は図1に示
した第1実施例と同様である。したがって、図1に示し
た構成要素と同一の構成要素には同一の符号を付し、説
明を省略する。各インバータの入出力特性(伝達特性)
も第1実施例と同様に図2に示したものである。その他
のゲート回路等についても、実質的にインバータとして
機能する部分は、特に断らない限り、図2(A)に示す
ような入出力特性(伝達特性)を有し、その反転電位
(論理しきい電圧)は2.5ボルトである。インバータ
記号に付した“L”および“H”の記号の意味も第1実
施例で述べたものと同様である。また、タイムチャート
に関しても図3および図4を援用でき、図3はナンドゲ
ートND1にキャパシタC3を接続しない場合、図4は
ナンドゲートND1にキャパシタC3を接続した場合を
示したものである。すなわち、図3(A)、(C)およ
び(D)が図5の“a”、“c”および“d”点にそれ
ぞれ対応し、図4(A)、(B)、(C)および(D)
が図5の“a”、“b”、“c”および“d”点にそれ
ぞれ対応する。
回路、MOSトランジスタ、後段回路LAは、同一のI
Cチップ内に収められている。
ゲートND1にキャパシタC3を接続しない場合を例に
とって説明する。なお、第1実施例と同様の動作につい
ては説明を省略する。
発振信号の発振電位が、CMOSインバータIV1の反
転電位(2.0ボルト)とCMOSインバータIV2の
反転電位(3.0ボルト)との間にあるときは、CMO
SインバータIV4の論理出力値は“1”、CMOSイ
ンバータIV6の論理出力値は“0”となる。したがっ
て、MOSトランジスタT21はオフ状態、MOSトラ
ンジスタT24はオン状態となる。その結果、MOSト
ランジスタT22およびT23で構成されるCMOSイ
ンバータの出力は、MOSトランジスタT24を通して
短絡される。このように、発振信号の発振電位がCMO
SインバータIV1の反転電位(2.0ボルト)よりも
低くなるまで、または発振信号の発振電位がCMOSイ
ンバータIV2の反転電位(3.0ボルト)よりも高く
なるまで、MOSトランジスタT22およびT23で構
成されるCMOSインバータは非作動状態に保持され、
その論理出力値は“1”に保持される。
タIV1の反転電位(2.0ボルト)またはCMOSイ
ンバータIV2の反転電位(3.0ボルト)を越える
と、CMOSインバータIV4の論理出力値は“0”、
CMOSインバータIV6の論理出力値は“1”とな
る。したがって、MOSトランジスタT21はオン状
態、MOSトランジスタT24はオフ状態となる。その
結果、MOSトランジスタT22およびT23で構成さ
れるCMOSインバータは初めて作動状態となる。以後
の動作については第1実施例で説明した動作と基本的に
同様であり、説明を省略する。
3を接続した場合の動作については、以上の説明等から
容易に類推できるため、説明を省略する。
したものである。
けるクロックドインバータ(CMOSインバータIV
5、MOSトランジスタT11、T12、T13および
T14)および短絡用のMOSトランジスタT15が有
する機能を、図6の一点鎖線で囲んだノアゲート(Nチ
ャンネルMOSトランジスタT31およびT32、Pチ
ャンネルMOSトランジスタT33およびT34)の機
能で置き換えたものであり、回路の前半部は図1に示し
た第1実施例と同様である。したがって、図1に示した
構成要素と同一の構成要素には同一の符号を付し、説明
を省略する。各インバータの入出力特性(伝達特性)も
第1実施例と同様に図2に示したものである。その他の
ゲート回路等についても、実質的にインバータとして機
能する部分は、特に断らない限り、図2(A)に示すよ
うな入出力特性(伝達特性)を有し、その反転電位(論
理しきい電圧)は2.5ボルトである。インバータ記号
に付した“L”および“H”の記号の意味も第1実施例
で述べたものと同様である。また、タイムチャートに関
しても図3および図4を援用でき、図3はナンドゲート
ND1にキャパシタC3を接続しない場合、図4はナン
ドゲートND1にキャパシタC3を接続した場合を示し
たものである。すなわち、図3(A)、(C)および
(D)が図6の“a”、“c”および“d”点にそれぞ
れ対応し、図4(A)、(B)、(C)および(D)が
図6の“a”、“b”、“c”および“d”点にそれぞ
れ対応する。
回路、MOSトランジスタ、後段回路LAは、同一のI
Cチップ内に収められている。
ゲートND1にキャパシタC3を接続しない場合を例に
とって説明する。なお、第1実施例と同様の動作につい
ては説明を省略する。
発振信号の発振電位が、CMOSインバータIV1の反
転電位(2.0ボルト)とCMOSインバータIV2の
反転電位(3.0ボルト)との間にあるときは、CMO
SインバータIV4の論理出力値は“1”となる。した
がって、MOSトランジスタT31はオン状態、MOS
トランジスタT34はオフ状態となる。その結果、MO
SトランジスタT32およびT33で構成されるCMO
Sインバータの出力は、MOSトランジスタT31を通
して短絡される。このように、発振信号の発振電位がC
MOSインバータIV1の反転電位(2.0ボルト)よ
りも低くなるまで、または発振信号の発振電位がCMO
SインバータIV2の反転電位(3.0ボルト)よりも
高くなるまで、MOSトランジスタT32およびT33
で構成されるCMOSインバータは非作動状態に保持さ
れ、その論理出力値は“0”に保持される。
タIV1の反転電位(2.0ボルト)またはCMOSイ
ンバータIV2の反転電位(3.0ボルト)を越える
と、CMOSインバータIV4の論理出力値は“0”と
なる。したがって、MOSトランジスタT31はオフ状
態、MOSトランジスタT34はオン状態となる。その
結果、MOSトランジスタT32およびT33で構成さ
れるCMOSインバータは初めて作動状態となる。以後
の動作については第1実施例で説明した動作と基本的に
同様であり、説明を省略する。
3を接続した場合の動作については、以上の説明等から
容易に類推できるため、説明を省略する。
したものである。
発振回路は第1実施例と同様である。各インバータの入
出力特性(伝達特性)も第1実施例と同様に図2に示し
たものである。その他のゲート回路等についても、実質
的にインバータとして機能する部分は、特に断らない限
り、図2(A)に示すような入出力特性(伝達特性)を
有し、その反転電位(論理しきい電圧)は2.5ボルト
である。インバータ記号に付した“L”の記号の意味も
第1実施例で述べたものと同様である。
に示すような入出力特性を有しており、その反転電位は
2.0ボルトである。T46はNチャンネルMOSトラ
ンジスタ、R4は抵抗、C4はキャパシタ、IV8はC
MOSインバ−タである。なお、抵抗R4の抵抗値はM
OSトランジスタT46のオン抵抗値よりも十分大きな
ものである。これらのCMOSインバータIV7、IV
8、MOSトランジスタT46、抵抗R4およびキャパ
シタC4により、作動制御回路OPCが構成される。
びT42はNチャンネルMOSトランジスタ、T43お
よびT44はPチャンネルMOSトランジスタであり、
これらの回路要素によりCMOSクロックドインバータ
が形成される。このCMOSクロックドインバータの出
力には後段回路LAが接続されている。
は、CMOSインバータIV8の論理出力値が“0”の
ときに、MOSトランジスタT42およびT43で構成
されるCMOSインバータの出力を短絡するものであ
る。
回路、MOSトランジスタ、後段回路LAは、同一のI
Cチップ内に収められている。
イムチャートを参照して説明する。なお、図8(A)、
(B)、(C)、(D)および(E)は、図7の
“a”、“b”、“c”、“d”および“e”点にそれ
ぞれ対応したものである。
CMOSインバータIV0からは微少振幅の発振信号が
生じる。この発振信号の振幅はしだいに増大するが、そ
の発振電位がCMOSインバータIV7の反転電位
(2.0ボルト)よりも低くなるまでは、CMOSイン
バータIV7の論理出力値は“0”である。したがっ
て、MOSトランジスタT46はオフ状態となり、CM
OSインバータIV8の論理出力値は“0”となる。そ
の結果、MOSトランジスタT41およびT44はオフ
状態となり、MOSトランジスタT42およびT43で
構成されるCMOSインバータは非作動状態となる。こ
のときMOSトランジスタT45はオン状態であるた
め、MOSトランジスタT42およびT43で構成され
るCMOSインバータの出力は、MOSトランジスタT
45を通して短絡される。このように、発振信号の発振
電位がCMOSインバータIV7の反転電位(2.0ボ
ルト)を越えるまで、MOSトランジスタT42および
T43で構成されるCMOSインバータは非作動状態に
保持され、その論理出力値は“1”に保持される。
タIV7の反転電位(2.0ボルト)を越えると、CM
OSインバータIV7の論理出力値は“1”となり、M
OSトランジスタT46はオン状態となる。その結果、
キャパシタC4はMOSトランジスタT46を通して充
電され、CMOSインバータIV8の入力電圧は急激に
低下する。MOSトランジスタT46がオフ状態となる
と、キャパシタC4の電荷は抵抗R4を通して放電さ
れ、CMOSインバータIV8の入力電圧は緩やかに上
昇する。そして、CMOSインバータIV8の入力電圧
がその反転電位よりも低くなると、CMOSインバータ
IV8の出力論理値は“0”から“1”に反転する。そ
の結果、MOSトランジスタT42およびT43で構成
されるCMOSインバータは初めて作動状態となり、同
時にMOSトランジスタT45はオフ状態となる。抵抗
R4の抵抗値をMOSトランジスタT46のオン抵抗値
よりも十分大きくすることにより、CMOSインバータ
IV8の論理出力値は、図8(D)に示すように“1”
を保持し続けることになる。そして、CMOSインバー
タIV0から生じる発振信号は、MOSトランジスタT
42およびT43で構成されるCMOSインバータによ
って反転され、図8(E)に示すように、デューティ5
0%のクロック信号を出力することが可能となる。この
反転出力(クロック信号)により後段回路LAが動作状
態になる。
V8として図2(B)に示すような入出力特性を有した
ものを用いているが、図2(C)に示すような入出力特
性を有したものを用いることも可能である。
45をPチャンネルのもので構成したが、CMOSイン
バータIV8の論理出力値と反対の論理値を用いること
により、Nチャンネルのもので構成することも可能であ
る。
定以上の大きさになってから後段回路が動作を開始する
ため、後段回路で生じるノイズの影響で発振動作が妨げ
られることを防止することが可能となる。
る。
4実施例におけるCMOSインバータの入出力特性(伝
達特性)を示した特性図である。
作を説明したタイムチャートである。
作を説明したタイムチャートである。
る。
る。
る。
ある。
Claims (2)
- 【請求項1】 一対の電源ラインと、 第1CMOSインバータとこの第1CMOSインバータ
の出力端子と入力端子間に接続された水晶振動子とを有
する発振回路と、 上記第1CMOSインバータから出力される発振信号を
入力する第2CMOSインバータと、 上記第2CMOSインバータを構成するNチャネルおよ
びPチャネルトランジスタの少なくとも一方のトランジ
スタのソースと少なくとも一方の上記電源ラインとの間
に接続された制御用MOSトランジスタと、 上記発振信号の発振電位が上記第1CMOSインバータ
の反転電位よりも低い第1基準電位よりも低くなるま
で、または上記発振信号の発振電位が上記第1CMOS
インバータの反転電位よりも高い第2基準電位よりも高
くなるまで、上記制御用MOSトランジスタをオフ状態
に保持する作動制御回路とからなる発振制御回路。 - 【請求項2】 一対の電源ラインと、 第1CMOSインバータとこの第1CMOSインバータ
の出力端子と入力端子間に接続された水晶振動子とを有
する発振回路と、 上記第1CMOSインバータから出力される発振信号を
入力する第2CMOSインバータと、 上記第2CMOSインバータを構成するNチャネルおよ
びPチャネルトランジスタの少なくとも一方のトランジ
スタのソースと少なくとも一方の上記電源ラインとの間
に接続された制御用MOSトランジスタと、 上記発振信号の発振電位が上記第1CMOSインバータ
の反転電位よりも低い第1基準電位よりも低くなるま
で、または上記発振信号の発振電位が上記第1CMOS
インバータの反転電位よりも高い第2基準電位よりも高
くなるまで、上記制御用MOSトランジスタをオフ状態
に保持する作動制御回路と、 上記制御用MOSトランジスタがオフ状態のときに上記
第2CMOSインバータの出力を一方の上記電源ライン
に短絡する出力制御回路とからなる発振制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3056737A JP2585147B2 (ja) | 1991-03-20 | 1991-03-20 | 発振制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3056737A JP2585147B2 (ja) | 1991-03-20 | 1991-03-20 | 発振制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04291808A JPH04291808A (ja) | 1992-10-15 |
JP2585147B2 true JP2585147B2 (ja) | 1997-02-26 |
Family
ID=13035837
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3056737A Expired - Fee Related JP2585147B2 (ja) | 1991-03-20 | 1991-03-20 | 発振制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2585147B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2684513B2 (ja) * | 1993-12-27 | 1997-12-03 | 日本プレシジョン・サーキッツ株式会社 | 発振用集積回路および発振回路 |
JP2002190723A (ja) * | 2000-12-20 | 2002-07-05 | Nippon Precision Circuits Inc | 発振制御回路 |
JP4643837B2 (ja) * | 2001-02-08 | 2011-03-02 | セイコーNpc株式会社 | 発振制御回路 |
JP2002299958A (ja) * | 2001-03-30 | 2002-10-11 | Nippon Precision Circuits Inc | 発振制御回路 |
JP4534714B2 (ja) * | 2004-10-22 | 2010-09-01 | 株式会社デンソー | チャージアンプ回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02228106A (ja) * | 1989-02-28 | 1990-09-11 | Nec Corp | 発振器内蔵半導体集積回路 |
-
1991
- 1991-03-20 JP JP3056737A patent/JP2585147B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04291808A (ja) | 1992-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4617529A (en) | Ring oscillator with delay element and potential pulling circuit | |
US6404254B2 (en) | Latch circuit and semiconductor integrated circuit having the latch circuit with control signal having a large voltage amplitude | |
KR100211758B1 (ko) | 멀티 파워를 사용하는 데이터 출력버퍼 | |
JP3979921B2 (ja) | 高電圧検出回路 | |
US4894559A (en) | Buffer circuit operable with reduced power consumption | |
JPS5915533B2 (ja) | 電子装置の駆動回路 | |
US6191617B1 (en) | Input buffer | |
JP2585147B2 (ja) | 発振制御回路 | |
JP3045071B2 (ja) | 差動信号生成回路 | |
WO1999014857A1 (en) | Boosted voltage driver | |
JP2551871B2 (ja) | 発振制御回路 | |
KR100338337B1 (ko) | 모드 설정 확정 신호 발생 회로 | |
JP3713881B2 (ja) | 半導体集積回路 | |
JPH0254698B2 (ja) | ||
JP2002190723A (ja) | 発振制御回路 | |
US6134686A (en) | Technique to detect drive strength of input pin | |
US5576643A (en) | Data transfer circuit device | |
JP3622102B2 (ja) | Cr発振回路 | |
JP2936474B2 (ja) | 半導体集積回路装置 | |
JP4576199B2 (ja) | 降圧電圧出力回路 | |
JPH06216723A (ja) | 半導体集積回路 | |
JP2601978B2 (ja) | Ttl入力信号レベルを変換するためのcmosレシーバ回路 | |
JPH1174772A (ja) | 電源電圧切換回路 | |
JP3022812B2 (ja) | 出力バッファ回路 | |
JPH0555905A (ja) | Cmos論理ゲート |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960822 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 14 |
|
LAPS | Cancellation because of no payment of annual fees |