JP2587229B2

JP2587229B2 - アービタ回路

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Publication number: JP2587229B2
Application number: JP62056117A
Authority: JP
Inventors: 征史橋本
Original assignee: NIPPON TEKISASU INSUTSURUMENTSU KK
Current assignee: NIPPON TEKISASU INSUTSURUMENTSU KK
Priority date: 1987-03-11
Filing date: 1987-03-11
Publication date: 1997-03-05
Anticipated expiration: 2012-03-05
Also published as: US4956820A; JPS63222392A

Description

【発明の詳細な説明】イ．産業上の利用分野本発明はアービタ回路に関するものである。

ロ．発明の背景従来のFIFO（First In First Out:データーを書き込
んだ順に読み出す）メモリーとしては、μPD41101C、CX
K1202S等と称される商品名で知られており、また昭和61
年度電子通信学会総合大会でも発表されている。いずれ
もラインメモリーという名称で発表されており、データ
ーの書き込み、読み出しサイクルは30nsec程度と速いも
のの、最大記憶容量が１ポートあたり約2kビットと小さ
かった。

そこで、大容量化をはかるには、メモリー素子の構成
をできるだけ簡素化し、高集積化に適した形状にする必
要がある。しかしながら、前記のFIFOメモリーはいずれ
も、スタティックRAM（Random Access Memory）に近い
形式のメモリー構成であるため、書き込み、読み出しの
制御は簡単で、高速動作も容易に実現できるが、集積化
の点では問題があった。

本発明者は先に、DRAM（ダイナミックRAM）をメモリ
ー素子とし、このメモリー素子のリフレッシュ動作を外
部信号による制御によることなしに内部回路によって達
成させる手段を有する半導体記憶装置を発明したが、こ
れについて説明する。

この記憶装置は、基本的には、読み出し及び書き込み
情報を直列並列変換するためのラインバッファを設
け、かつリング発信器又はこれに類似の発振器と、その
発振周波数を計上するカウンタと、読み出し及び書き込
み要求信号を発生させる機構と、リフレッシュ要求信号
を発生させる回路と、読み出し（リード）及び書き込み
（ライト）及びリフレッシュの各々の要求信号を状況に
応じてその優先順位を決めるアービタ回路とを有するも
のである。

第14図においては、説明の都合上、ダイナミックメモ
リー素子の列方向には200個のセンスアンプが並列に並
べられているものとする。また、センスアンプへの入力
は、書き込み用（ライト）ラインバッファから並列に与
えられ、センスアンプからの出力は、読み出し用（リー
ド）ラインバッファに並列に与えられる。入力は、書き
込み用ラインバッファに直列に連続して与えられ、出力
は、読み出し用ラインバッファから直列に連続して与え
られる。これらの入力、出力回路としては、データーを
直列に入出力する専用のアドレス発生回路内蔵の公知手
段を使用してよいが、その他の手段、例えばVRAM（Vide
o RAM）などに用いられている手法でも実現できる。従
ってここでは、ラインバッファの動作については説明を
省く。

ハ．発明の目的本発明の目的は、上記のアービタ回路の如くメモリー
作動命令（リード、ライト、リフレッシュの各要求信
号）の処理を矛盾なく行なう制御回路として、効果的な
構成を有するアービタ回路を提供することにある。

ニ．発明の構成即ち、本発明は、ライト、リード又はリフレッシュ要
求信号のようなダイナミックメモリーアクセス信号が実
行される順序を制御するアービタ回路であって、ライ
ト、リード又はリフレッシュ要求信号にそれぞれ対応し
ており、ライトリード又はリフレッシュ要求信号の中の
１つの信号が入力され、その入力される信号を一時的に
保持する複数の保持回路と、ライト、リード又はリフレ
ッシュ要求信号にそれぞれ対応しており、前記保持回路
の中の対応する１つの保持回路の出力信号を入力し、他
のダイナミックメモリーアクセス信号が既に実行されて
いるときにはダイナミックメモリーアクセス信号の転送
を禁止する複数の禁止ゲート回路と、ライト、リード又
はリフレッシュ要求信号にそれぞれ対応しており、前記
禁止ゲート回路の中の対応する１つの禁止ゲート回路の
出力に接続され、同期信号に応答してライト、リード又
はリフレッシュ機能の中の１つの機能のためのダイナミ
ックメモリーアクセス信号としての前記禁止ゲート回路
からの出力信号を伝達する複数のスイッチ回路と、ライ
ト、リード又はリフレッシュ要求信号にそれぞれ対応し
ており、共通のリセット信号が入力され、対応する前記
スイッチ回路の出力信号と前記リセット信号とに応じて
前記保持回路をリセットする複数のリセット回路と、ラ
イト、リード又はリフレッシュ要求信号にそれぞれ対応
しており、一端が前記スイッチ回路の出力に接続され、
他端が前記リセット回路の入力に接続されている複数の
フィードバックラインとを有し、前記複数のフィードバ
ックラインは、前記ライト要求信号に対応しており、前
記リード及びリフレッシュ要求信号に対応した前記禁止
ゲート回路の入力に接続されている第１のフィードバッ
クラインと、前記リード要求信号に対応しており、前記
ライト及びリフレッシュ要求信号に対応する前記禁止ゲ
ート回路の入力に接続されている第２のフィードバック
ラインと前記リフレッシュ要求信号に対応しており、前
記ライト及びリード要求信号に対応する前記禁止ゲート
回路の入力に接続されている第３のフィードバックライ
ンとを含むことを特徴とするアービタ回路に係わるもの
である。

ホ．実施例以下、本発明の実施例を説明する。

基本的回路構成第１図は、非同期に発生するリード、ライト、リフレ
ッシュ等のメモリー作動命令（ダイナミックメモリー・
アクセス命令）を順次状況に応じて実行するためのアー
ビタ回路を示すものである。例えば、第14図において、
データをライト・ラインバッファからダイナミックメモ
リーアレイに転送中（即ち、ライト命令実行中）にアレ
イ内のデータを読み出せという要求（即ち、リード命
令）が発生したとすると、このアービタ回路はこのリー
ド命令を一時保留し、ライト命令が完了した後にリード
命令を発生させる。このための基本的な回路要素とし
て、次の４つがある。

（１）、命令を一時保留する要素 ……RSフリップフロップ（図中のａ）（２）、他の命令が実行中の場合に命令転送を禁止する
要素……NANDゲート（図中のｂ）（３）、非同期に発生する命令を同期させる要素 ……クロックゲート（図中のｃ）（４）、リセット信号を発生させる要素 ……ORゲート（図中のｄ）基本動作このアービタ回路によれば、各命令が制御され、優先
順位をつけて実行に移されるが、以下にその説明を詳述
する。

まず、スタンバイの状態、即ちライト、リフレッシ
ュ、リードのいづれの命令も発生していないとき（▲
▼、▲▼、▲▼ともに“H"の状
態）は、RSフリップフロップa₁、a₁₂、a₂の出力〜
はすべて“L"になっている。

▲▼信号は、メモリーアレイアクセスの一
連の動作が終了したときに一時“L"になる信号で、内部
回路より発生する。これも、スタンバイでは“H"であ
る。▲▼、▲▼、▲▼
は、メモリーアレイをアクセスする命令であり、それぞ
れ、▲▼、▲▼、▲▼が“L"の
信号をうけて“L"になる信号で、スタンバイ時は“H"で
ある。

今、ライトラインバッファからメモリーアレイへのデ
ータの転送の必要が生じたとする。これは、▲▼
を“H"から“L"に立下げることによってアービタ回路に
ライト要求を知らせる（ワッショット“L"）。はただ
ちに“H"になり、は“L"になる。▲▼は、し
かしながら、φ_１が“L"の期間は以前の状態“H"を保
ち、φ_１の立上がりタイミングで“L"になり、メモリー
アレイアクセス命令を発する。同時に、この信号は（b
₁₂）、（b₂）にも伝わり、この時点で（a₁₂）及び
（a₂）の出力変化を受けつけない状態になる。したがっ
て、この状態に入った後に▲▼及び▲
▼が“L"になっても、▲▼及び▲
▼は“L"になることはない。全く同時に３つの要求：▲
▼、▲▼、▲▼が“L"になった
場合は、ｃの同期用ゲートでその優先順位が決定され
る。同時に、“L"に移行したタイミングがφ_２の立下が
り以降でかつφ_１が立下がる以前であった場合には、▲
▼が優先され、▲▼が“L"となる。同時
に、（b₁₂）、（b₂）の出力、は“H"にもどされ
る。この状態は、▲▼によるメモリーアクセス
動作が終了し、▲▼が“L"になるまで保持さ
れる。

さて、▲▼が“L"になると、（a₁）の出力
はただちに“L"になり、（b₁）の出力は“H"にな
る。そして、φ_１“H"のタイミングで▲▼は
“H"になる。これは（b₁₂）、（b₂）の入力信号インヒ
ビット解除もおこなう。よって、、ともに“L"にな
るが、続いてφ₁₂“H"のタイミングで▲▼
が“L"になる。（b₁）、（b₂）はふたたび入力信号イン
ヒビット状態になり、は“H"にもどされ、▲
▼によるメモリーアクセス動作に入る。

各命令の実行優先順位は、下のような関係になること
は、以上の説明から明らかである。

アドレスリセット命令が付加された場合 FIFOメモリーとして機能させる場合には、データの書
き込み又は読み出しにおいて、先頭番地をどこにするか
という指定が必要である。これは使用者側において決定
するべき信号である。したがって、外部入力信号として
与えられるはずである。先頭番地の指定は、即ち、アド
レスのリセットに外ならないから、入力信号をリセット
ライト（▲▼）、リセットリード（▲
▼）と名付ける。リセットライトとリセットリードでは
制御がわずかに異なるので別々に説明する。

（１）リセットライトメモリーアレイへのデータの書き込みはライトライン
バッファを介しておこなう。ライトラインバッファは二
分割されており（仮に200ワード長のラインバッファを1
00ワード長づつに分割されるとする。）、一方のライン
バッファの先頭アドレスからデータは順次書き込まれて
ゆく。100ワードすべて書き終え、もう一方のラインバ
ッファの先頭アドレスにデータの書き込みが始まると同
時に、メモリーアレイへの最初のラインバッファ内のデ
ータ100ワード分の書き込み要求命令▲▼が発せ
られる。ここでリセットライト要求命令が発せられたと
する。当然、次に来るデータは０番地へ割りあてられ、
以下シーケンシャルに入力データの番地割りあてが行な
われてゆく。さて、▲▼により転送されるデータ
は100ワード分である。したがって、▲▼命令を
発した時点にラインバッファへ書き込まれたデータはラ
インバッファに残ったままでメモリーアレイに書き込ま
れないままになっている。このデータは当然メモリーア
レイに転送されなければならないから、▲▼が
入力された場合、▲▼につづいてもう一度ライン
バッファにデータを転送する命令▲▼を発生さ
せなければならない。

第２図に、以上の動作をさせるための具体例を示して
ある。その動作説明を次に記す。

▲▼が▲▼より先に発生した場合に
は、▲▼が優先されて実行され、次に▲
▼による▲▼の発生も行なわれなければならな
い。▲▼が“L"になると、は“H"になり、は
“L"になってNA2は入力信号インヒビット状態に入る。
したがって、第１図で説明したのと同じことがおこり、
▲▼によるメモリーアクセスが終了するまで▲
▼は実行されないで保留される。以下は同じであ
るから説明を省く。

▲▼が▲▼“L"のすぐ後に“L"になる
ということは、構成上あり得ない。第２図の構成は、し
かしながら、▲▼信号発生タイミングに制限
を要求する。φ_１が“L"に立下がってからφ_１′が“Ｌ
→Ｈ→L"になる期間のどこかで▲▼信号が
“L"に立下がる場合に、不都合が生じる。▲▼及
び▲▼の両命令がすでに発生しており、、
ともに“H"の状態にあり、▲▼は“L"の状態に
あるとする。φ_１がＨからＬに移行した後に▲
▼がＬになると、はただちにＬになり、したがって
はＬに変わるが、はＨを保ったままである。φ_１′
がＨになったら、のレベルはに伝わりはＨとな
る。このときまだ▲▼がＬを保っていれば、
はただちにＬになってa₁′もリセットされる。つま
り、▲▼命令を実行しないうちにリセットされ
てしまい、誤動作をすることになる。たとへ▲
▼がすでにＨになっていたとしても、▲▼は
Ｌから変化しないから、システムとしてはリセット命令
の終了点を知ることができずに誤動作してしまう。これ
を防ぐためには、第２図の下方に斜線で示す領域での▲
▼信号発生を禁止しなければならない。

NA2の入力信号を発生させるタイミングをではな
くで作れば、第１図と同様、▲▼に制限事
項を付ける必要はなくなるが、▲▼と▲
▼の間の優先順位の正しい関係が保てなくなる。即ち、
φ_１が“L"に立下がった直後に▲▼が“L"にな
り、続いて▲▼が“L"になった場合、次の
φ_１′“H"でが“H"に、そのつぎのφ_１が“H"でが
“H"になり、これも誤動作になる。

第３図に示した回路は、以上の不都合を取り去ったも
のである。ここで、（Ａ）は、ワンショット“H"のリセット信号をうけ
て、必要な長さの▲▼信号を発生させるも
のである。

（Ｂ）は、基本動作とは関係ないが、出力を安定して
出力するためラッチ構成にした。

（Ｃ）と（Ｄ）は、相互に関係があるからまとめて説
明する。

φ_１δは第３図下方に示すように、立上がりのみφ_１
からすこし遅延したクロックである。（Ｃ）のようにす
ると、φ_１がＨの期間、リセットは禁止される。したが
って、T₁及びT₂がONしている期間は及びが“L"にな
ることはあり得ない。よって、上述したような状態、即
ち、（a₁）のリセットの直後に（a₁′）もリセットされ
てしまうということにならない。

φ_１δという立上がりの異なる波形を（Ｄ）で使用し
た理由を次に述べる。

第４図に示したように、φ_１が立上がる直前に▲
▼が立下がったとすると、の波形は鋭いパルス
波形になる。が1/2V_DD以下になると（t₁）、は“L"
から立上がり、が1/2V_DDを越えたら（t₂）、は“H"
から立下がりはじめる。このとき、すでにの波形が立
下がり始めており、がすでに1/2V_DD以上になっていて
も、まだが1/2V_DDより“H"側にあれば、は立下がり
始める（t₃）。そして、ついにの波形を“H"におしも
どす（t₄）。▲▼のパルス巾があまりに鋭い
とこのような動作をする。このような状態になるのは、
φ_１の立上がり時のみである。これは、φ_１の立上がり
直後のデータの読み込みを禁止することで正常動作を保
つことができる。φ_１δはこの目的で立上がりを遅延さ
せている。

（Ｅ）は、▲▼命令のリセットによる▲
▼の立上りを確実なものとする為である。▲▼
と▲▼がすでに発生しており、かつ、▲
▼要求によるメモリーアレイのアクセスが行なわれてい
るものとする。アレイへの書き込みが終了し、▲
▼が発生すると、φ_１δの立上がりのタイミングで
は“L"、は“H"になるため、は“L"を保持する。
しかしながら、（Ｅ）の部所はφ_２が立上がるまでの
“H"を伝達しないから、は“L"を保ったままである。
よって、▲▼は、φ_１δの立上がりで一度“H"
にもどされ、φ_２の立上がりで再び“L"になる。

（２）リセットリードメモリーアレイからのデータの読み出しは、リードラ
インバッファを介して行なう。ライトラインバッファ同
様、リードラインバッファも二分割されており、メモリ
ーアレイのデータをリードラインバッファへ読み出す。
読み出し要求命令▲▼は、▲▼同様、一方
のリードラインバッファの先頭アドレスを読み出す時点
で発せられる。一方のラインバッファのデータを先頭か
ら順次読み出している間に、他方のラインバッファへ次
に続くデータを読み出しておくためである。

リセットリード要求命令が外部から与えられると、そ
の直後のSRCKの立上がりエッジをうけて、０番地に書か
れているデータを読み出さねばならない。このリセット
リード命令にすみやかに応じるためには、０番地から適
当な長さのワード分（例えば120ワード）だけスタティ
ックメモリーにデータを書き込み、非常に速いアクセス
に対応できるようにしている。このような構成をとれ
ば、リードリセットに対応できることが理解されるであ
ろう。リードの場合は、ライトと異なり、リセットリー
ドが発生すればそれを優先させれば良い。しかしなが
ら、▲▼命令がすでに発生しており、その動作に
入ってしまったなら、即ち、▲▼が“L"になる
まえに▲▼命令により▲▼が“L"になっ
ていた場合には、▲▼命令を遂行させてから▲
▼の命令を実行させる必要がある。なぜなら、▲
▼が発生した時点がちょうどダイナミックメモ
リーのデータを読み出している時だとすると、途中でそ
の動作を中止するとデータをこわすおそれがある。した
がって、▲▼が優先するが、▲▼を優先
するような回路構成（第５図）になっている。ただ、
で示すように、できるだけおそい時点まで、▲
▼を禁止しないように工夫した。

ロウアドレスコントロール上述したように、ライト動作命令▲▼は１カ
ラムにつき２回発生する。第6A図はメモリーアレイとの
対応をわかりやすく表示したものである（ライトの動作
を示す）。まず、ラインバッファの前半がデータでいっ
ぱいになり、後半の先頭に次のデータの書き込みが行な
われる時点で（即ち、ポインターが後半部の先頭にきた
時点）、▲▼が発生する。そして、メモリーアレ
イのROW1の前半部にデータが転送される（第6A図）。第
6B図でROW1の後半部にデータが転送される。第6C図に示
したポインターの位置で、再びラインバッファの前半部
のデータをメモリーアレイに転送する要求が発生する。
このデータはROW2に書き込まれなければならない。即
ち、ロウアドレスのインクリメントが行なわれなければ
ならない。ROWアドレスインクリメントは、ライトとリ
ードで別々に行なわれ、それぞれWAHI、RAHI信号をうけ
てインクリメントが実行される。基本的には、ポインタ
ー位置が第6A図又は第6C図にあるときに▲▼と
同じタイミングで発生させ、第6B図に示したのと同じ位
置にあるときには発生させないようにする。ポインター
の位置はカラムカウンターの最上位ビットWAMSBが０か
１で判断する。

▲▼を全く考慮しなければ、第７図に示す回
路でよい。▲▼が発生すると、上記にも説明し
たように、その直前までライトラインバッファに書き込
まれていたデータをメモリーアレイに転送する必要があ
る。このとき、注意すべきことは、ポインターが前半部
分にある場合には、ROWのインクリメントが必要で、後
半部分を指し示している場合にはROWのインクリメント
をしてはならないということである。▲▼の場合
とは逆のように見えるが、転送すべきデータが前半部分
なのか、後半部分なのかを考えればこれで良いことが分
かる。

もうひとつ、注意すべきことは、▲▼が発生
するとカラムアドレスはリセットされてしまうという点
である。したがって、▲▼が発生する直前の▲
▼をとり込んでおくことが必要になる。第８
図にその回路を示す。

ロウアドレスカウンターのリセットはアドレスカウン
ターの構成上、メモリーのアクセス中に行なうことはで
きない。▲▼によるメモリーアクセスが終了す
ると、▲▼は“H"になるが、の電位は少なく
とも第８図に示したようにｔの期間は“H"を保っている
から、この間のみ▲▼は発生する。

リードの場合は▲▼と▲▼の関係は、
▲▼と▲▼の関係と全く同じで良い。▲
▼が発生した場合、ライトの場合と異なり、リ
ードラインバッファのデータを読み出す。それと並行し
て、ダイナミックメモリーアレイの先頭部分に書き込ん
でいるデータをリードラインバッファに読み出す。した
がって、ロウアドレスカウンターのリセットが必要で、
かつ、▲▼は発生させてはならないということ
になる。

以上のすべてを満足させる回路構成の全体を第９図に
示す。

上述したように、本実施例のアービタ回路はリフレッ
シュ命令を発生させるための発振器とカウンターを付属
し、リード、ライト、リフレッシュなどの命令を一時保
留するためのRSフリップフロップと、他の命令を実行中
の場合に命令転送を禁止するためのNANDゲートと、非同
期に独立して発生するリード、ライト、リフレッシュな
どの命令を同期させるためのクロックゲートと、リー
ド、ライト又はリフレッシュ命令の終了を知らせて回路
のリセットを行なうORゲートとを基本要素としているの
で、第14図に示した如きFIFOメモリーを効率的に動作さ
せ、かつそのための回路構成素子数も最適化できるので
ある。勿論、FIFOメモリーに対応する為、外部からのリ
ード及びライトリセット命令も制御できる。

また、本実施例の回路は、消費電力も少ないという利
点を有する。即ち、第10図に示す各同期クロックの周期
を早くすると、リード、ライト又はリフレッシュ命令が
発生してからそれを実行に移すまでの時間が短縮できる
が、同期クロック周期を早くする為にそれをつくる発振
器の発振周波数を高くすると発振器自体の消費電力が増
大する。そこで、第10図では３相のクロックを使ってい
るが、これを工夫して２相にする。これにより、周期は
2/3になり、消費電力も低減することになる。これを実
現する方法は、リフレッシュ命令を発生させる発振器と
同期クロックをつくる発振器とに同一のものを使うこと
である（第10図参照）。こうすると、リフレッシュ命令
は同期クロックに同期することになる。例えば、リフレ
ッシュ命令はφ_１の立上がりで必ず発生させるようにす
ることができる。この場合、φ_１とφ₁₂、φ₁₂とφ_２が
重なっても問題はない。即ち、φ₁₂（リフレッシュ同期
信号）はリフレッシュ中に予め分るので問題がない。

次に、上述のアービタ回路を組み込んだFIFOメモリー
の具体的構成例を第11図〜第13図について説明する。第
11図のFIFOメモリーは、ダイナミック型のメモリー素子
が主記憶素子として用いられたものであり、次の（１）
〜（６）の構成を具備している。

（１）、主記憶素子として、高集積化（大容量化）が可
能で製造コストの比較的低いDRAMと同一の１トランジス
タ型メモリーを採用している。

（２）、DRAMでは使用者側の負担となるリフレッシュの
制御及びプリチャージに対する配慮を内部回路で自己制
御している。

（３）、高速（30×10^-9sec）から低速（10^-4〜1sec）
の広範囲にわたり、データーの書き込みサイクルを自由
に設定できるように、書き込み専用ラインバッファを設
けている。

（４）、上記（３）と同一の範囲で、（３）と全く非同
期にデーターの読み出しができるように、読み出し専用
ラインバッファを設ける。

（５）、リセット（データーの頭出し）指令に速やかに
対向する為のスタティック型のラインバッファを設けて
いる。

（６）、製造歩留り向上をはかるための不良ビット救済
手段を設けている。

第11図のFIFOメモリーの操作手順を説明する。なお、
データーの書き込み動作と読み出し動作とは、本装置に
おいては通常、全く独立に進行する。従って、以下の説
明において、特に断らない限り、両者は独立して進行し
ているものとする。

第11図において、WEは、書き込みデータ制御用外部入
力信号であり、WEが“H"である限り、D_INから入力され
たデーターは有効データーとして本装置に書き込まれ
る。D_INは、データーを入力するための入力端子であ
る。RSTWは、書き込みデーターの先頭を知らせるための
入力信号であり、RSTWの立上がりエッジでデーターの先
頭を知らせる（第12図参照）。SWCKは、書き込みサイク
ルを制御するクロックである。

REは、読み出しデーター制御用入力信号であり、REが
“H"である限り、データーはSPCKに同期してD_OUTから出
力される。

RSTRは、読み出しデーターの先頭を呼び出すための信
号であり、RSTRの立上がりエッジで読み出しデーターの
先頭を知らせる（第13図参照）。

データー書き込み動作．まず、RSTW入力信号を“L"から“H"に変化させ、装
置内部のデーター書き込みアドレスを０番地にセットす
る。装置内部では、次のような一連の動作が行われる。
まず、RSTWの立上がりエッジを適当な回路で検出し、リ
セットが発生したことを入力ラインセレクタに知らせ
る。この入力ラインセレクタは、その信号を受けて、I/
O（Ａ）をINと電気的に接続する。I/O（Ｂ）及びINDはI
Nとは電気的に切り離された状態にする。同時に、I/O
（Ｂ）につながっているＢラインバッファのデータート
ランスファゲートT_GB1、T_GB2、及びINDに接続されてい
る書き込み用ラインバッファのデータートランスファゲ
ートT_GW1〜T_GW4はオフになる。即ち、Ｂポインター及び
シリアル・ライト・ポインタはリセット状態になる。Ａ
ポインターは０番地を示す。即ち、T_GA1をオンさせる。
これによりデーター入力バッファのデーターはINからI/
O（Ａ）を経て、Ａラインバッファの０番地に書き込ま
れる。

.SWCKに同期して、順次Ａラインバッファの各番地に
データーが書き込まれてゆく。

.Aラインバッファのすべての番地にデーターが書き込
まれたら、Ａポインターから、データー伝達経路切換え
要求が入力ラインセレクタに伝えられ、入力ラインセレ
クタは、I/O（Ａ）をINから切り離し、INDをINに接続す
る。

.SWCKに同期して、シリアル・ライト・ポインタはT
_GW1、T_GW2………と順次書き込み用ラインバッファのデ
ータートランスファゲートをONさせてゆき、“D_IN"から
の入力を書き込み用ラインバッファに書き込んでゆく。

．シリアル・ライト・ポインタがT_GW3をONさせると同
時に、書き込み用ラインバッファの前半分に書き込まれ
たデーターをダイナミックメモリーアレイに書き込むた
めの書き込み要求信号WRQを発生させ、アービタ回路に
伝える。

．あとは、行デコーダーの番地を１つずつ増やすこと
によって最大DRAMの容量まで、順次データーの書き込み
を続けることができる。

途中で、再びRSTWにより、リセット要求が発生した
ら、それを同様に入力ラインセレクタに伝えるが、今度
は、I/O（Ｂ）がINTC接続され、I/O（Ａ）及びINDはIN
から切り離されることになる。そして、Ｂラインバッフ
ァのすべての番地にデーターが書き込まれたら、と同
様の動作によって、I/O（Ｂ）をINから切り離し、INDが
INと接続され、以下同様にデーター書き込みは進行して
ゆく。

次のRSTWでは、I/O（Ａ）がINと接続されることにな
る。即ち、I/O（Ａ）とI/O（Ｂ）は、RSTWごとに以前選
択されてなかった方のラインがINと接続されるという、
ドグル形式の関係になっている。

また、Ａラインバッファ及びＢラインバッファはとも
に、完全スタティック型のメモリー素子で構成されてい
る。このような構成にしたのは、データーの読み出しと
深い関係があるので、理由づけはデーター読み出しの動
作説明のところで行う。

データー読み出し動作データー読み出しの手順は次のようになる。

.RSTRを“L"から“H"に変化させ、装置内部のデータ
ー読み出しアドレスを０番地にセットする。内部では、
RSTRのエッジを検出し、リセットが発生したことを出力
ラインセレクタとアービタ回路に知らせる。出力ライン
セレクタはその信号を受けて、I/O（Ａ）又はI/O（Ｂ）
をOUTと接続する。このとき、データー書き込みがI/O
（Ａ）又はI/O（Ｂ）を介して行われていたなら、出力
ラインセレクタは、データー書き込みに使われていない
方のラインをOUTと接続する。これは、RSTWとRSTRの間
隔が決められた長さ以内の場合には、旧データーの読み
出しの保償を意味する。これは、ダイナミック型の主記
憶素子部に蓄えられたデーターの読み出し動作との間に
矛盾を生じさせない為であり、これについては後述す
る。もし、I/O（Ａ）又はI/O（Ｂ）のいずれもがINと接
続されていない場合には、RSTRの前に発生したRSTWで最
も近いものによって、使用された側のラインがOUTに接
続される。この場合、新データーの読み出しを意味し、
RSTWが次に発生するまでは、常に繰り返し同じデーター
を読み出すことになる。また、RSTRは、使用者側により
外部から入力されるものであるから、RSTRの発生は予測
できない。RSTRに速やかに応答するためには、高速読み
出しが可能なスタティック型メモリーが適しているの
で、本例ではスタティック型メモリーを採用した。スタ
ティック型にすると集積度は低下するが、Ａラインバッ
ファ及びＢラインバッファのメモリー容量は100ビット
程度でよいので、全体からみた装置寸法への影響は無視
できるくらい小さい。

さて、アービタ回路に伝えられたRSTR信号は、ダイナ
ミックメモリーアレイに書き込まれたデーターを読み出
し用ラインバッファに読み出すための読み出し要求信号
RRQを発生させ、必要期間内に必要情報の読み出しを行
わせる。これは、現在読み出しているＡラインバッファ
又はＢラインバッファのデーターがすべて読み出された
後に、続くデーターを準備するものである。

.SRCKに同期して、順次Ａ又はＢラインバッファのデ
ーターが読み出され、Ａ又はＢラインバッファの最後の
アドレスまでデーターを読み終えたら、 .A又はＢポインターからデーター伝達経路切換え要求
が出力ラインセレクタに伝えられ、OUTはOUTDに接続さ
れる。

．で既に読み出し用ラインバッファの前半部分に
は、次に読み出すべきデーターがローディングされてい
るから、OUTには、連続して間断なくデーターが読み出
されてゆく。リードポインターがT_GB1をONすると同時
に、読み出し用ラインバッファの後半部分に必要なデー
ターをダイナミックメモリーアレイから読み出す為に、
再びRRQを発生させ、アービタ回路に入力する。

なお、RSTRを繰返し入力することで、同じ一連のデー
ターを繰り返し読み出すことができる。

以上で、基本的な動作の説明は終わる。

理想的なFIFOメモリーであれば、データーの書き込み
と、読み出しは全く非同期に行えるが、現実には装置の
メモリー容量が有限であるため、書き込みと読み出しに
制限事項がでる。

理解を容易にするために、ビデオ信号を本例の装置で
あるFIFOメモリーに読み込んだり、書き出したりする応
用を例にとって説明してゆく。本FIFOメモリーの記憶容
量は、ビデオ画面１フレーム分あるとする（日本で標準
となっているNTSC方式に従えば、ビデオ画面１枚は525
本の走査線で構成される。この525本分のビデオデータ
ーのまとまりを１フレームと呼ぶ）。

ビデオ信号を画面の頭から連続的に書き込んでゆき、
１フレームの最後のデーターまで書き終えた時点で、本
装置のメモリーはフルの状態になる。この状態から、更
につづけて連続的にビデオ信号を書き込んでゆく（即
ち、第２フレームになっても書き続けると）、メモリー
内部の情報は先頭から第２フレームの情報に書き替わっ
てゆく。勿論、WE信号を“Low"にすることにより、第２
フレーム以降のデーター書き込みを禁止すれば、第１フ
レームのデーターが保存され、データー読み出し手順に
従い、データーを繰返し読み出すことができる。

第11図で示した構成では、このようになるが、例えば
メモリーがフルになった時点で内部で信号を発生させ、
使用者側にそのことを知らせるとか、オーバーライトを
禁止するために内部でWEが“Low"になったのと同じ状態
を作り出すというようなことは、極めて容易に実現でき
る。

さて、第11図の構成をとると、前述のごとく、連続し
てデーターを書き込み続ける場合、読み出しタイミング
の設定によって、直前のフレームのデーターを読み出す
場合（旧データーの読み出し）と、現在書き込んでいる
フレームのデーターを読み出す場合（新データーの読み
出し）がある。具体的には、RSTW信号とRSTR信号の発生
するタイミングで決定される。そして、このタイミング
間隔は、Ａラインバッファ（Ｂラインバッファ）のメモ
リー容量により決まる。Ａラインバッファが例えば100
ビットのメモリー容量を持っているとすると、RSTW信号
が発生してからSWCKが100サイクル以内にRSTR信号が発
生したなら、この時の読み出しは旧データーの読み出し
となる。

新データーの読み出しは、RSTW発生後、SWCKが100サ
イクル以降でRSTRが発生した場合、必ず保償されるかと
いうと、そうはならない。こんどは、メインメモリーに
おける書き込み用ラインバッファからメモリーアレイへ
のデーター転送及びメモリーアレイから読み出し用ライ
ンバッファへのデーター転送に要する時間が関係してく
る。

より詳しくは、書き込み用ラインバッファとして200
ビット、読み出し用ラインバッファも同じく200ビット
のメモリー容量をもっているものとして、新データーの
読み出し条件について述べる。

まず、Ａラインバッファに新フレームのデーターの先
頭100ビットが書き込まれ、101ビット目から200ビット
までが書き込み用ラインバッファの１番地から100番地
に書き込まれたとする。201ビット目が書き込み用ライ
ンバッファ101番地に書き込まれた時点でWRQが発生する
（これは前述した）。メモリーアレイへのデーター転送
は、少なくとも301ビット目を書き込むまでには終了し
ているから、この時点でメモリーアレイに書き込まれた
101〜200ビットのデーターを読み出し用ラインバッファ
へ転送要求する信号RRQを発生させれば良い（即ち、前
述したRSTR信号を入力するということになる）。

つまり、新データーの読み出し保償ができるのは、RS
TW発生後、SWCKが300サイクル以上発生した後（即ち、3
00ビットのデーターを書き込んだ後）に、RSTRを発生さ
せた場合となる。

RSTW発生後、SWCKが100〜300サイクルの範囲にあると
きに、RSTRを発生させた場合には、新、旧データー読み
出しの決定ができないので、この範囲に限り、使用者は
RSTRを発生させてはならない。

読み出しと、書き込みは、非同期に行えるから、SWCK
とSRCKのクロックパルスの幅は自由に変更して良い。こ
の場合も、RSTW発生時点のSWCKを０サイクルとし、RSTR
発生時点のSRCKを０サイクルとし、ある時点でのSWCKが
ｍサイクル目、SRCKがｎサイクル目になっているとし、
ｍ−ｎ≦100又はｍ−ｎ≧300が常に成立するように、SW
CKとSRCKを設定する限り、新、旧データーの混合という
ような混乱は生じない。

なお、第11図の回路においては、DRAM（ダイナミック
RAM）をメモリー素子とし、このメモリー素子のリフレ
ッシュ動作を外部信号による制御によることなしに内部
回路によって達成させることができるが、これについて
説明する。

この記憶装置は、基本的には、読み出し及び書き込み
情報を直列並列変換するためのラインバッファを設
け、かつリング発振器又はこれに類似の発振器と、その
発振周波数を計上するカウンタと、読み出し及び書き込
み要求信号を発生させる機能と、リフレッシュ要求信号
を発生させる回路と、読み出し及び書き込み及びリフレ
ッシュの各各の要求信号を状況に応じてその優先順位を
決めるアービタ回路とを有するものである。この場合、
リフレッシュは、発振器の発振周波数を適当なカウンタ
ーを用いて分周し、適切な周期でリフレッシュ要求信号
RFRQを作り出すことにより実行する。こうして、外部信
号によることなく内部回路によってリフレッシュ動作を
達成しているので、使用者側に負担を与えることなく、
しかもリフレッシュ動作中もデーター処理の行える効率
の良い記憶装置を提供できることになる。

以上、本発明を例示したが、上述の例は本発明の技術
的思想に基づいて更に変形可能である。

例えば、上述のアービタ回路の構成要素は種々変更し
てよい。また、メモリーの種類も変化させてよい。アー
ビタ回路には更に他の要素を必要に応じて付加してよ
い。

ヘ．発明の作用効果本発明は上述の如く、上述した各回路要素によって、
非同期に発生するリード、ライト、リフレッシュ等のメ
モリー作動命令を順次状況に応じて矛盾なく実行できる
効果的な制御回路を提供できる。

【図面の簡単な説明】

図面は本発明を説明するためのものであって、第１図はアービタ回路の回路図、第２図はアービタ回路のライト動作させるための回路部
分の回路図、第３図は他の例による第２図と同様の回路図、第４図はフリップフロップとその信号波形図、第５図はアービタ回路のリード動作させるための回路部
分の回路図、第6A図、第6B図、第6C図はライト動作を示す概略図、第７図、第８図はロウアドレスのための各回路図、第９図はアービタ回路全体の回路図、第10図は各種信号波形図、第11図は大容量FIFOメモリーの回路図、第12図は同メモリーの書き込み動作時の信号のタイミン
グチャート、第13図は同メモリーの読み出し動作時の信号のタイミン
グチャート、第14図はFIFOメモリーの概略回路図である。なお、図面に示す符号において、 a₁、a₁₂、a₂……命令を一時保留する要素（RSフリップ
フロップ） b₁、b₁₂、b₂……他の命令が実行中の場合に命令転送を
禁止する要素（NANDゲート） c₁、c₁₂、c₂……非同期に発生する命令を同期させる要
素（クロックドゲート） d₁、d₁₂、d₂……リセット信号を発生させる要素（ORゲ
ート） φ_１、φ₁₂、φ_２……同期クロックＷ……ライト REF……リフレッシュＲ……リード RESET……リセットである。

Claims

(57)【特許請求の範囲】

【請求項１】ライト、リード又はリフレッシュ要求信号
のようなダイナミックメモリーアクセス信号が実行され
る順序を制御するアービタ回路であって、ライト、リード又はリフレッシュ要求信号にそれぞれ対
応しており、ライトリード又はリフレッシュ要求信号の
中の１つの信号が入力され、その入力される信号を一時
的に保持する複数の保持回路と、ライト、リード又はリフレッシュ要求信号にそれぞれ対
応しており、前記保持回路の中の対応する１つの保持回
路の出力信号を入力し、他のダイナミックメモリーアク
セス信号が既に実行されているときにはダイナミックメ
モリーアクセス信号の転送を禁止する複数の禁止ゲート
回路と、ライト、リード又はリフレッシュ要求信号にそれぞれ対
応しており、前記禁止ゲート回路の中の対応する１つの
禁止ゲート回路の出力に接続され、同期信号に応答して
ライト、リード又はリフレッシュ機能の中の１つの機能
のためのダイナミックメモリーアクセス信号としての前
記禁止ゲート回路からの出力信号を伝達する複数のスイ
ッチ回路と、ライト、リード又はリフレッシュ要求信号にそれぞれ対
応しており、共通のリセット信号が入力され、対応する
前記スイッチ回路の出力信号と前記リセット信号とに応
じて前記保持回路をリセットする複数のリセット回路
と、ライト、リード又はリフレッシュ要求信号にそれぞれ対
応しており、一端が前記スイッチ回路の出力に接続さ
れ、他端が前記リセット回路の入力に接続されている複
数のフィードバックラインと、を有し、前記複数のフィードバックラインは、前記ライ
ト要求信号に対応しており、前記リード及びリフレッシ
ュ要求信号に対応した前記禁止ゲート回路の入力に接続
されている第１のフィードバックラインと、前記リード
要求信号に対応しており、前記ライト及びリフレッシュ
要求信号に対応する前記禁止ゲート回路の入力に接続さ
れている第２のフィードバックラインと、前記リフレッ
シュ要求信号に対応しており、前記ライト及びリード要
求信号に対応する前記禁止ゲート回路の入力に接続され
ている第３のフィードバックラインとを含むことを特徴
とするアービタ回路