JP4029138B2 - 周波数シンセサイザ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、PLL回路に関し、特に試験手段を備える周波数シンセサイザに関する。
【0002】
【従来の技術】
携帯電話等に使用される従来の周波数シンセサイザは、図9に示すように、ディジタル回路であるPLL回路101と、アナログ回路である電圧制御発振器102および低域フィルタ103とからなり、PLL回路101と電圧制御発振器102とは一つの基板100に実装され、この基板100に接続端子101a、101b、102a、102bが形成され、この接続端子101b、102aに前記低域フィルタ103を外部接続する構成である。この場合に電圧制御発振器102のウエハプロービング試験動作は、基板100に形成された接続端子102aに試験装置200のプローブを接続して制御電圧を入力し、この制御電圧に基づいて制御電圧発振器102から発振される発振信号を出力端子102bに接続したプローブで検出するように行われていた。しかし、機器の軽量化の要求により、今では搭載部品の集積化等が行われ、従来の周波数シンセサイザは、PLL回路、電圧制御発振器および低域フィルタを1チップ化することが要請されてきた。
【0003】
【発明が解決しようとする課題】
前記従来の周波数シンセサイザ回路は、以上のように構成され、1チップ化されて機器の軽量化に繋がったものの、電圧制御発振器の端子(102a)が外部に出力されていないため、ウエハ状態でプローブによって行われるウエハプロービング試験で、電圧制御発振器を対象として発振周波数確認試験を実施することができないという課題を有する。また、電圧制御発振器の端子が外部に出力されることも考えられるが、外部端子にのるノイズ成分がオフスイッチの微小リークによりノイズ特性に悪影響を与えるため、採用できない。さらにまた、閉ループによるロック動作が容易にできるため、組み立て完了後に行う最終試験で電圧制御発振器を対象として発振周波数確認試験を実施することはできるが、組み立て後の最終試験で不良チップが検出されることで生じる損害コストが、組み立て前のウエハプロービング試験で不良チップが検出されることで生じる損害コストに比べ著しく大きいため、組み立て前のウエハプロービング試験で電圧制御発振器を対象として発振周波数確認試験を実施するのがコストの観点から好ましい。
【0004】
本発明は、前記課題を解決するためになされたもので、電圧制御発振器の端子が外部に出力することなしに、組み立て前のウエハプロービング試験で容易に試験可能な周波数シンセサイザ回路を提供することを目的とする。
【0005】
【課題を解決するための手段】
本発明に係る周波数シンセサイザ回路は、PLL回路、電圧制御発振器及び低域フィルタを単一チップに搭載して形成され、当該PLL回路にシリアルデータを入力する入力端子及び電圧制御発振器からの発振信号を出力する出力端子を備える周波数シンセサイザ回路において、前記電圧制御発振器に試験しようとする直流電圧の任意の2値を印加する試験手段を備え、前記試験手段から印加される2値の直流電圧に基づいて電圧制御発振器から出力端子を介して出力される発振信号に基づいて回路の適否を判断するものである。このように本発明においては、PLL回路、電圧制御発振器及び低域フィルタを搭載して形成した単一チップに、前記電圧制御発振器に試験するための2値の直流電圧を印加する試験手段を備え、当該2値の直流電圧の印加により電圧制御発振器から出力される発振信号に基づいて回路の適否を判断でき、電圧制御発振器に外部端子を配設することなしに、試験手段を介することで本周波数シンセサイザ回路を対象とした試験、特に、電圧制御発振器を対象とした発振周波数確認試験を組み立て前に容易に実施することができる。
【0006】
また、本発明に係る周波数シンセサイザ回路は必要に応じて、前記試験手段が、低域フィルタと電圧制御発振器との間に接続され、前記PLL回路からの制御信号に基づいて2値の直流電圧を電圧制御発振器へ出力するものである。このように本発明においては、PLL回路、電圧制御発振器及び低域フィルタを搭載して形成した単一チップ上に、前記電圧制御発振器に試験するための2値の直流電圧を印加する試験手段を低域フィルタと電圧制御発振器との間に接続して備え、PLL回路からの制御信号を試験手段に出力し、当該試験手段が制御信号に従って2値の直流電圧を電圧制御発振器に出力しているので、PLL回路を介して前記入力端子から制御信号を試験手段に出力でき、電圧制御発振器に外部端子を配設することなしに、試験手段を介することで本周波数シンセサイザ回路を対象とした試験、特に、電圧制御発振器を対象とした発振周波数確認試験を組み立て前に容易に実施することができる。
【0007】
また、本発明に係る周波数シンセサイザは必要に応じて、前記試験手段が、PLL回路で形成されると共に、前記低域フィルタがパッシブ型フィルタで形成されるものである。このように本発明においては、PLL回路に試験手段を備え、低域フィルタをパッシブ型フィルタで形成しているので、直接試験手段が電圧制御発振器と接続することなしに、パッシブ型フィルタで形成される低域フィルタを介して制御電圧を電圧制御発振器に出力することができる。
【0008】
また、本発明に係る周波数シンセサイザは必要に応じて、前記電圧制御発振器が多チャンネルの発振帯域の発振信号を出力可能な場合に、前記PLL回路からのチャネル指定信号に基づいて試験手段が電圧制御発振器のチャネルを切り替え、前記試験手段から印加される2値の直流電圧に基づいて電圧制御発振器から出力端子を介して出力される発振信号に基づいてチャンネル毎の回路の適否を判断するものである。このように本発明においては、前記電圧制御発振器が多チャンネルの発振帯域の発振信号を出力することができる場合に、試験手段が電圧制御発振器のチャンネルを切り替えて、2値の直流電圧の印加により電圧制御発振器から出力される発振信号に基づいて回路の適否を判断でき、チャンネル毎の電圧制御発振器の発振信号の適否を、組み立て前に容易に実施することができる。
【0009】
また、本発明に係る周波数シンセサイザは必要に応じて、前記PLL回路がカウンタ及び出力端子を有し、当該PLL回路が入力される前記電圧制御発振器からの発振信号をカウンタで分周させて出力端子から出力するものである。このように本発明においては、前記PLL回路がカウンタ及び出力端子を有し、前記電圧制御発振器から出力される発振信号をPLL回路がカウンタで分周させ、この分周した発振信号を出力端子から出力でき、低い周波数になった発振信号に対してプローブで直接ウエハプロービング試験を著しく容易に実施することができる。
【0010】
【発明の実施の形態】
(本発明の第1の実施形態)
本発明の第1の実施形態に係る周波数シンセサイザ回路について、図1ないし図5に基づいて説明する。図1は本実施形態に係る周波数シンセサイザ回路の全体概要ブロック図、図2は本実施形態に係る周波数シンセサイザ回路におけるPLL回路の詳細ブロック図、図3は本実施形態に係る周波数シンセサイザ回路における電圧制御発振器の特性グラフ図、図4は本実施形態に係るに周波数シンセサイザ回路における制御回路の詳細ブロック図、図5は本実施形態に係るに周波数シンセサイザ回路における制御回路論理図である。
【0011】
前記各図において、本実施形態に係る周波数シンセサイザ回路10は、2信号間の位相差を比較して位相差信号を発生する位相比較器11、カウンタ12、シフトレジスタ13、カウンタ15、チャージポンプ16からなるPLL回路1と、このPLL回路1と接続し、制御電圧を印加することで発振周波数を変化させることができる電圧制御発振器2と、PLL回路1と接続してPLL回路1からの入力信号が入力され、高周波成分を遮断する低域フィルタ3と、本発明の特徴であり、PLL回路1と接続して2種の制御ビット(制御ビットA、制御ビットB)が制御信号として入力され、この制御信号に基づいて電圧制御発振器2に電圧レベルの異なる電圧を印加する制御回路4とからなり、前記PLL回路1、電圧制御発振器2、低域フィルタ3及び制御回路4が単一チップに搭載して構成される。
【0012】
前記PLL回路1は、図2に示すように、基準信号とカウンタ12を介して電圧制御発振器2の発振で生成される発振信号とが位相比較器11の入力信号として入力され、位相比較器11がこの基準信号と発振信号との位相差を比較して位相差成分をパルス状の位相差信号として出力する。また、PLL回路1は、外部入力であるシリアルデータ中に含まれる試験装置20からの制御信号に基づいてシフトレジスタ13が、制御ビットA、制御ビットBを作成して、制御回路4へ出力する。
前記電圧制御発振器2は、PLL回路1から出力される位相差信号が低域フィルタ3を介して制御電圧として入力され、例えば図3(A)に示すような特性で、この制御電圧に基づいて発振信号を発生させる。
【0013】
前記制御回路4は、試験手段であり、PLL回路1から入力される2種の2値制御ビットに基づいて、電圧制御発振器2に数種の制御電圧を出力し、通常は前述した通り、低域フィルタ3を介してPLL回路1から出力される位相差信号をそのまま出力するが、試験モードを有し、この試験モードの場合、制御電圧の上限値、下限値を電圧制御発振器2に対して出力する。ここで、制御回路4は、図4に示すように第1の切替スイッチ41、第2の切替スイッチ42から構成され、第1の切替スイッチ41が電圧制御発振器2、低域フィルタ3および第2の切替スイッチ42と接続され、電圧制御発振器2と低域フィルタ3もしくは第2の切替スイッチ42とを切り替えて接続し、第2の切替スイッチ42が第1の切替スイッチ41、制御電圧の上限値の電圧レベルを有する電圧源αおよび制御電圧の下限値の電圧レベルを有する電圧源βと接続され、第1の切替スイッチ41と電圧源αもしくは電圧源βとを切り替えて接続する。この制御回路4は、前記第1の切替スイッチ41および第2の切替スイッチ42を切り替え、図5(A)に示すように、制御ビットAが0で制御ビットBが0の場合に制御電圧の下限値を電圧制御発振器2に出力し、制御ビットAが0で制御ビットBが1の場合に制御電圧の上限値を電圧制御発振器2に出力し、その他の場合にPLL回路1から出力される位相差信号をそのまま出力する。
なお、制御回路4はこの構成に制限されるものではない。この制御ビットA、Bは、接続端子1aで本周波数シンセサイザ回路10とウエハプロービング試験実施時に接続される試験装置20からプローブを介して前記PLL回路1へ入力される。
【0014】
本実施形態に係る周波数シンセサイザ回路の動作について、試験装置20からのシリアルデータ中の制御信号が通常モードである動作と、試験装置20からの制御信号が試験モードである動作とに分けて説明する。ここで、PLL回路1が制御回路4に出力する制御ビットA、Bの初期値は、それぞれ1,1とする。つまり、プローブからの制御ビットがPLL回路1に入力されない限り、制御ビットA、Bはそれぞれ1、1の値を維持する。
【0015】
通常モードでは、電圧制御発振器2が予め定められた初期状態の発振周波数の発振信号を発生させて外部に出力すると共に、PLL回路1に分岐して接続されているため、PLL回路1にこの発振信号を出力する。PLL回路1が基準信号源(図示せず)から入力される基準信号と電圧制御発振器2から入力される発振信号との位相差を比較し、位相差成分をパルス状の位相差信号として接続する低域フィルタ3に出力する。低域フィルタ3がPLL回路1から入力されたパルス状の位相差信号の高周波成分を遮断し、高周波成分を取り除いた位相差信号を制御回路4に出力する。制御回路4が、入力される制御ビットA、B共に1であるため、第1の切替スイッチ41により低域フィルタ3と電圧制御発振器2を接続し、低域フィルタ3を介してPLL回路1より出力された位相差信号が電圧制御発振器2に入力される。電圧制御発振器2が、制御電圧として入力された位相差信号に基づいて発振信号を発生させる。以下、制御ビットA、Bが変化しない限り、同一動作を繰り返す。
【0016】
試験モードではプローブからの制御ビットがPLL回路1に入力され、この制御ビットA、B共に1の状態から、それぞれ0、0に変化した場合について説明する。この場合、制御回路4が、第1の切替スイッチ41を切り替えて電圧制御発振器2と第2の切替スイッチ42が接続され、さらに、第2の切替スイッチ42も切り替えて第1の切替スイッチ41と電圧源βが接続される。したがって、制御電圧として制御電圧の下限値の電圧レベルを有する電圧が電圧源βから電圧制御発振器2に供給される。ここで、制御電圧に従って電圧制御発振器2が所定の発振周波数の発振信号を生成するとき正常だと判断することができ、逆に、所定の発振周波数の発振信号を生成することができないとき正常でないと判断することができる。
【0017】
次に、プローブからの制御ビットがPLL回路1に入力され、この制御ビットA、Bがそれぞれ0、0から、0、1に変化した場合について説明する。この場合、制御回路4が、第1の切替スイッチ41を切り替えず現状を維持して電圧制御発振器2と第2の切替スイッチ42が接続されたままで、第2の切替スイッチ42のみ切り替えて第1の切替スイッチ41と電圧源αが接続される。したがって、制御電圧として制御電圧の上限値の電圧レベルを有する電圧が電圧源αから電圧制御発振器2に供給される。ここで、先程と同様に、制御電圧に従って電圧制御発振器2が所定の発振周波数の発振信号を生成するとき正常だと判断することができ、逆に、所定の発振周波数の発振信号を生成することができないとき正常でないと判断することができる。
【0018】
このように本実施形態に係る周波数シンセサイザ回路によれば、通常モードでは、制御ビットA、Bが共に1となって、第1の切替スイッチ41が低域フィルタ3と電圧制御発振器2とを接続し、PLL回路1から出力された位相差信号を低域フィルタ3を介して電圧制御発振器2に入力し、電圧制御発振器2が所定の発振周波数の発振信号を生成し、電圧制御発振器2を対象として発振周波数確認試験を実施する試験モードの場合、制御ビットA、Bを変更して上限、下限の制御電圧を電圧制御発振器2に出力し、電圧制御発振器2が制御電圧に従って適正な発振周波数の発振信号を生成できるか否かを判断でき、容易に組み立て前に試験を実施することができる。
【0019】
なお、本実施形態に係る周波数シンセサイザにおいて、図6に示すように、前記PLL回路1内で、位相比較器11と同様に、基準信号とカウンタ12を介して電圧制御発振器2から出力された発振信号とを入力信号とするセレクタ14を有し、このセレクタ14を切り替えることで基準信号もしくは発振信号を外部出力し、ウエハプロービング試験を実施することもでき、通常、電圧制御発振器2が出力する発振信号が数G[Hz]以上となった場合、周波数帯域が高いため直接プローブで読み込むことは困難であるが、位相比較器11で使用するためにカウンタ12を介しているため、十分許容範囲の周波数帯域となっておりプローブで読み込むこともでき、容易にウエハプロービング試験を実施することができる。
【0020】
(本発明の第2の実施形態)
本発明の第2の実施形態に係る周波数シンセサイザ回路について、図7に基づいて説明する。図7は本実施形態に係るに周波数シンセサイザ回路における制御回路の詳細ブロック図を示す。
本実施形態に係る周波数シンセサイザ回路は、前記第1の実施形態に係る周波数シンセサイザと同様に構成され、この構成に加えて、使用する制御ビットが1種増えて、3種の制御ビットA、B、Cを使用する構成である。
【0021】
前記制御回路4は、使用する制御ビットの増加に伴って図7に示すように、前記第1の実施形態における構成に加えて、Not論理素子43を介して第1の切替スイッチ41から制御ビットAとPLL回路1から入力される制御ビットBとを入力されるAnd論理素子44と、このAnd論理素子44から出力されるビットが入力されるセレクタ45とからなる。このセレクタ45は、And論理素子44から出力されるビットに従って電圧制御発振器2にch選択信号s1、s2を出力する。
【0022】
前記電圧制御発振器2は、前記第1の実施形態の構成に加えて、図3(B)に示すように2種の周波数帯域を有し、前記セレクタ45から出力されるch選択ビットに従って、ch1若しくはch2の周波数帯域の発振信号を生成する。ここで、図5(B)が示すように制御ビットBに拘らず、制御ビットA、Cがそれぞれ0、1である場合に、ch選択信号s2を電圧制御発振器2に出力し、制御ビットA、Cがそれぞれ、0、0の場合に、ch選択信号s1を電圧制御発振器2に出力する。
【0023】
本実施形態に係る周波数シンセサイザは、前記第1の実施形態と同様に動作し、この動作に加えて、制御回路4が試験装置20からPLL回路1介して制御ビットA、Cを入力され、この制御ビットA、Cがそれぞれ0、1である場合、ch選択信号s2を電圧制御発振器2に出力され、電圧制御発振器2がs2に従ってch2の周波数帯域の発振信号を生成し、制御ビットA、Cがそれぞれ0、0の場合、ch選択信号s1を電圧制御発振器2に出力され、電圧制御発振器2がs1に従ってch2の周波数帯域より低いch1の周波数帯域の発振信号を生成する。
【0024】
このように本実施形態に係る周波数シンセサイザによれば、電圧制御発振器2が2種の周波数帯域を有する場合に、制御ビットCを設けて既存の制御ビットAと共に使用することで、2種の周波数帯域を有する電圧制御発振器2を対象として発振周波数確認試験を実施する場合、制御ビットA、B、Cを変更して、ch1の発振周波数に対応する上限、下限の制御電圧及びch2の発振周波数に対応する上限、下限の制御電圧を電圧制御発振器2に出力し、電圧制御発振器2が制御電圧に従って適正な2種の周波数帯域の発振信号を生成できるか否かを判断でき、容易に組み立て前に試験を実施することができる。
なお、本実施形態に係る周波数シンセサイザにおいては、使用する制御ビットをさらに増加し、2種以上の周波数帯域を制御することもできる。
【0025】
(その他の実施形態)
なお、その他の実施形態に係る周波数シンセサイザにおいて、前記各実施形態の構成に加えて、図8が示すように、低域フィルタ3をパッシブ型フィルタで構成し、制御回路4を電圧制御発振器2と低域フィルタ3との間に配設することなくPLL回路1に有することもでき、直接制御手段4が電圧制御発振器2と接続することなしに、パッシブ型フィルタで形成される低域フィルタ3を介して制御電圧を電圧制御発振器2に出力することができる。
【0026】
【発明の効果】
以上のように本発明においては、PLL回路、電圧制御発振器及び低域フィルタを搭載して形成した単一チップに、前記電圧制御発振器に試験するための2値の直流電圧を印加する試験手段を備え、当該2値の直流電圧の印加により電圧制御発振器から出力される発振信号に基づいて回路の適否を判断でき、電圧制御発振器に外部端子を配設することなしに、試験手段を介することで本周波数シンセサイザ回路を対象とした試験、特に、電圧制御発振器を対象とした発振周波数確認試験を組み立て前に容易に実施することができるという効果を奏する。
【0027】
また、本発明においては、PLL回路、電圧制御発振器及び低域フィルタを搭載して形成した単一チップ上に、前記電圧制御発振器に試験するための2値の直流電圧を印加する試験手段を低域フィルタと電圧制御発振器との間に接続して備え、PLL回路からの制御信号を試験手段に出力し、当該試験手段が制御信号に従って2値の直流電圧を電圧制御発振器に出力しているので、PLL回路を介して前記入力端子から制御信号を試験手段に出力でき、電圧制御発振器に外部端子を配設することなしに、試験手段を介することで本周波数シンセサイザ回路を対象とした試験、特に、電圧制御発振器を対象とした発振周波数確認試験を組み立て前に容易に実施することができるという効果を有する。
【0028】
また、本発明においては、PLL回路に試験手段を備え、低域フィルタをパッシブ型フィルタで形成しているので、直接試験手段が電圧制御発振器と接続することなしに、パッシブ型フィルタで形成される低域フィルタを介して制御電圧を電圧制御発振器に出力することができるという効果を有する。
【0029】
また、本発明においては、前記電圧制御発振器が多チャンネルの発振帯域の発振信号を出力することができる場合に、試験手段が電圧制御発振器のチャンネルを切り替えて、2値の直流電圧の印加により電圧制御発振器から出力される発振信号に基づいて回路の適否を判断でき、チャンネル毎の電圧制御発振器の発振信号の適否を、組み立て前に容易に実施することができるという効果を有する。
【0030】
また、本発明においては、前記PLL回路がカウンタ及び出力端子を有し、前記電圧制御発振器から出力される発振信号をPLL回路がカウンタで分周させ、この分周した発振信号を出力端子から出力でき、低い周波数になった発振信号に対してプローブで直接ウエハプロービング試験を著しく容易に実施することができるという効果を有する。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る周波数シンセサイザ回路の全体概要ブロック図である。
【図2】本発明の第1の実施形態に係る周波数シンセサイザ回路におけるPLL回路の詳細ブロック図である。
【図3】本発明の第1の実施形態に係る周波数シンセサイザ回路における電圧制御発振器の特性グラフ図である。
【図4】本発明の第1の実施形態に係るに周波数シンセサイザ回路における制御回路の詳細ブロック図である。
【図5】本発明の第1の実施形態に係るに周波数シンセサイザ回路における制御回路論理図である。
【図6】本発明の第1の実施形態に係る周波数シンセサイザ回路におけるPLL回路の詳細ブロック図である。
【図7】本発明の第2の実施形態に係るに周波数シンセサイザ回路における制御回路の詳細ブロック図である。
【図8】本発明のその他の実施形態に係る周波数シンセサイザ回路の全体概要ブロック図である。
【図9】従来の周波数シンセサイザ回路の全体概要ブロック図である。
【符号の説明】
1、101 PLL回路
2、102 電圧制御発振器
3、103 低域フィルタ
4 制御回路
10 周波数シンセサイザ
11 位相比較器
12、15 カウンタ
13 シフトレジスタ
14 セレクタ
16 チャージポンプ
20、200 試験装置
41 第1の切替スイッチ
42 第2の切替スイッチ
43 Not論理素子
44 And論理素子
45 セレクタ
1a、2b、101a、101b、102a、102b 接続端子
Claims (9)
- PLL回路、電圧制御発振器及び低域フィルタを単一チップに搭載して形成され、当該PLL回路にシリアルデータを入力する入力端子及び電圧制御発振器からの発振信号を出力する出力端子を備える周波数シンセサイザ回路において、
前記電圧制御発振器に試験しようとする直流電圧の任意の2値を印加する制御回路を備え、
前記PLL回路は、前記入力端子から与えられる前記シリアルデータ中に含まれる制御信号に基づいて制御ビットを前記制御回路に出力し、
当該制御回路は、前記低域フィルタと電圧制御発振器との間に接続され、前記制御ビットに基づいて2値の直流電圧を前記電圧制御発振器へ出力し、
前記制御回路から印加される前記2値の直流電圧に基づいて、前記電圧制御発振器の発振信号が前記出力端子から出力されることを
特徴とする周波数シンセサイザ回路。 - PLL回路、電圧制御発振器及び低域フィルタを単一チップに搭載して形成され、当該PLL回路にシリアルデータを入力する入力端子及び電圧制御発振器からの発振信号を出力する出力端子を備える周波数シンセサイザ回路において、
前記低域フィルタと前記電圧制御発振器との間に備えられた制御回路を備え、
前記PLL回路は、前記入力端子から与えられる前記シリアルデータ中に含まれる制御信号に基づいて制御ビットを前記制御回路に出力し、
前記制御回路は、複数の直流電圧から、前記電圧制御発振器へ出力する直流電圧を、前記PLL回路からの前記制御ビットに応じて選択し、
選択された前記直流電圧に応じた前記電圧制御発振器の発振信号が前記出力端子から出力されることを
特徴とする周波数シンセサイザ回路。 - 前記複数の直流電圧は、前記電圧制御発振器を、前記電圧制御発振器の発振信号における上限値及び下限値の発振信号が出力するよう制御する直流電圧を含むことを特徴とする
前記請求項2に記載の周波数シンセサイザ回路。 - 前記上限値及び下限値の発振信号が出力するよう制御する前記直流電圧に応じた前記電圧制御発振器の発振信号に基づいて、回路の適否を判定することを特徴とする
前記請求項3に記載の周波数シンセサイザ回路。 - 前記シリアルデータに応じて、前記周波数シンセサイザの通常動作モードと試験モードとが選択されることを特徴とする
前記請求項2ないし4のいずれか1項に記載の周波数シンセサイザ回路。 - 前記低域フィルタは、パッシブ型フィルタであることを特徴とする
前記請求項1ないし5のいずれか1項に記載の周波数シンセサイザ回路。 - 前記電圧制御発振器が多チャンネルの発振帯域の発振信号を出力可能であり、
前記PLL回路は、前記シリアルデータ中に含まれる制御信号に基づいてチャンネル選択ビットを前記制御回路に出力し、
前記制御回路は、前記PLL回路からのチャンネル選択ビットに基づいて前記電圧制御発振器の前記チャンネルを切り換え、
前記制御回路から印加される前記直流電圧に応じて、前記電圧制御発振器から前記チャンネル毎の発振信号が前記出力端子から出力されることを特徴とする
前記請求項1ないし6のいずれか1項に記載の周波数シンセサイザ回路。 - 前記PLL回路は、カウンタを有し、
前記発振信号を前記カウンタで分周させて前記出力端子から出力させることを特徴とする
前記請求項1ないし7のいずれか1項に記載の周波数シンセサイザ回路。 - 前記入力端子と前記出力端子との間に試験回路が接続され、前記シリアルデータは前記試験回路から前記入力端子に与えられ、前記出力端子から出力される前記発振信号の発信周波数の適否が、前記試験回路により判定されることを特徴とする
前記請求項1ないし8のいずれか1項に記載のシンセサイザ回路。
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