JP2580833B2 - Frequency conversion circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は周波数変換回路に関し、特に論理回路のみで
構成された周波数変換回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency conversion circuit, and more particularly, to a frequency conversion circuit including only a logic circuit.
従来の周波数変換回路として、例えば第６図に示すも
のが提案されている。この周波数変換回路は、入力端子
31に入力された信号は緩衝増幅器33,電力増幅器35で＋1
0dBm程度に増幅される。また入力端子32に入力された信
号は緩衝増幅器34で増幅される。そして、それぞれ増幅
された信号はダイオードミキサで構成される平衡平調器
36で各信号の周波数の和と差の周波数成分が出力され
る。その後、ろ波器37を通して不要な周波数成分をろ波
し、緩衝増幅器38で増幅して出力端子39に周波数変換さ
れた出力信号を得ている。As a conventional frequency conversion circuit, for example, the one shown in FIG. 6 has been proposed. This frequency conversion circuit has an input terminal
The signal input to 31 is +1 in buffer amplifier 33 and power amplifier 35
It is amplified to about 0 dBm. The signal input to the input terminal 32 is amplified by the buffer amplifier 34. Each amplified signal is a balanced flattener composed of a diode mixer.
At 36, the sum and difference frequency components of each signal are output. Thereafter, unnecessary frequency components are filtered through a filter 37, amplified by a buffer amplifier 38, and an output signal whose frequency is converted to an output terminal 39 is obtained.
また、従来の他の周波数変換回路として第７図に示す
ものが提案されている。この周波数変換回路は、入力端
子41,42に入力された信号の一部をπ/2移相回路43,44で
位相変換する。そして、乗算回路45,46において他の一
部の信号と、位相変換された信号とを交差的に乗算し、
かつ各出力を加算回路47において加算することで、出力
端子48に周波数変換された出力信号を得ている。FIG. 7 shows another conventional frequency conversion circuit. In this frequency conversion circuit, a part of the signal input to the input terminals 41 and 42 is phase-converted by the π / 2 phase shift circuits 43 and 44. Then, in the multiplication circuits 45 and 46, the other part of the signal is cross-wise multiplied by the phase-converted signal,
Further, by adding each output in the adding circuit 47, an output signal whose frequency has been converted to an output terminal 48 is obtained.
すなわち、入力端子41の信号をcos（ω1t＋α），入
力端子42の信号をcos（ω2t＋β）とすると、これらを
演算した出力端子48には、cos〔（ω１−ω２）ｔ＋
（α−β）〕のように、２つの入力信号の差の周波数の
みが表れる。しかし広帯域なπ/2移相回路を実現するこ
とは、複雑なディジタル信号処理、または多極の回路網
に依らなければならず、製作は困難である。That is, assuming that the signal at the input terminal 41 is cos (ω 1 t + α) and the signal at the input terminal 42 is cos (ω 2 t + β), the output terminal 48 that calculates these signals has cos [(ω 1 −ω 2 ) t +
(Α−β)], only the frequency of the difference between the two input signals appears. However, realizing a wide-band π / 2 phase shift circuit requires complicated digital signal processing or a multi-pole network, and is difficult to manufacture.
上述した第６図の周波数変換回路は、平衡変調器36で
２つの信号の周波数の和と差の周波数を発生させるた
め、和と差の一方を選択して取り出すためのろ波器37が
外部部品として必要になり、回路の集積化を実現するこ
とが難しいという問題がある。In the frequency conversion circuit shown in FIG. 6, the balanced modulator 36 generates the sum and difference frequencies of the two signals, so that the filter 37 for selecting and extracting one of the sum and the difference is provided with an external device. There is a problem that it is necessary as a component and it is difficult to realize circuit integration.
また、平衡変調器36の一方の入力には10dBm程度の入
力が必要であるため、小型の電力増幅器35が必要とされ
る。さらに、周波数変換回路のシンセサイザ等への応用
を考えると、その入出力はロジック回路であることが多
いため、50Ω系のRF回路とロジック回路とのインターフ
ェイス回路が必要になる。このため、回路がさらに複雑
化することになる。Further, since one input of the balanced modulator 36 requires an input of about 10 dBm, a small power amplifier 35 is required. Furthermore, considering the application of the frequency conversion circuit to a synthesizer or the like, since the input and output are often logic circuits, an interface circuit between a 50Ω RF circuit and the logic circuit is required. This further complicates the circuit.
一方、第７図の周波数変換回路は、π/2移相回路43,4
4が必要とされるが、広帯域のπ/2移送回路を実現する
ためには、複雑なディジタル信号処理や多極の回路網に
よらねばならず、この種の周波数変換回路を簡易にしか
も小型に構成することは極めて困難である。On the other hand, the frequency conversion circuit of FIG.
4 is required, but in order to realize a wide-band π / 2 transfer circuit, complicated digital signal processing and a multi-pole network must be used. It is extremely difficult to configure
本発明の目的は、これらの問題点を解消して簡易な構
成でかつ集積化を可能にした周波数変換回路を提供する
ことにある。An object of the present invention is to provide a frequency conversion circuit that has a simple configuration and enables integration by solving these problems.
本発明の周波数変換回路は、第１および第２の入力信
号を1/4に分周しかつπ/2位相のずれた２つの信号とす
る第１および第２の２ビットジョンソンカウンタと、こ
れら２ビットジョンソンカウンタのそれぞれ対応する移
相同士の信号の排他的論理和をとる第１および第２の排
他的ノアゲートと、これら排他的ノアゲートの出力の正
論理および負論理の各論理積をとる論理回路と、この論
理回路の出力によりセット，リセットされて信号を出力
するラッチ回路とで構成される。The frequency conversion circuit according to the present invention includes first and second 2-bit Johnson counters that divide the first and second input signals into two signals that are divided by 1/4 and shifted by π / 2 phase, First and second exclusive NOR gates that take the exclusive OR of signals corresponding to the respective phase shifts of the 2-bit Johnson counter, and logic that takes the logical product of the positive logic and the negative logic of the outputs of these exclusive NOR gates It comprises a circuit and a latch circuit which is set and reset by the output of the logic circuit and outputs a signal.
ここで、論理回路は、第１および第２の排他的ノアゲ
ートの各出力が正論理出力のときにラッチ回路をセット
し、各出力が負論理出力のときにラッチ回路をリセット
するよう構成される。Here, the logic circuit is configured to set the latch circuit when each output of the first and second exclusive NOR gates is a positive logic output, and to reset the latch circuit when each output is a negative logic output. .
本発明によれば、第１および第２の入力信号をそれぞ
れ1/4に分周し、かつ両信号の周波数差の周波数信号を
出力信号として得ることができる。According to the present invention, it is possible to divide the first and second input signals by そ れ ぞ れ and to obtain a frequency signal having a frequency difference between the two signals as an output signal.
次に、本発明を図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の周波数変換回路の一実施例のブロッ
ク図である。第１の入力端子１および第２の入力端子２
にはそれぞれ第１の２ビットジョンソンカウンタ３およ
び第２の２ビットジョンソンカウンタ４が接続される。
これら２ビットジョンソンカウンタは、例えば第２図に
示すように、２つのフリップフロップ11,12で構成さ
れ、１つの入力端子Ａと、２つの出力端子B,Cを備えて
いる。そして、第３図にタイミングを示すように、入力
端子Ａに入力された信号を1/4分周し、かつπ/2位相の
ずれた信号を出力端子B,Cから出力する。FIG. 1 is a block diagram of one embodiment of the frequency conversion circuit of the present invention. First input terminal 1 and second input terminal 2
Are connected to a first 2-bit Johnson counter 3 and a second 2-bit Johnson counter 4, respectively.
As shown in FIG. 2, for example, these 2-bit Johnson counters are composed of two flip-flops 11 and 12, and have one input terminal A and two output terminals B and C. Then, as shown in FIG. 3, the signal input to the input terminal A is frequency-divided by 1/4 and the signals shifted in phase by π / 2 are output from the output terminals B and C.
前記第１及び第２の２ビットジョンソンカウンタ3,4
はそれぞれ出力端子B,Cからの出力をそれぞれ取り替え
るように各出力を第１の排他的ノアゲート５および第２
の排他的ノアゲート６に入力させる。更に、これら第１
及び第２の排他的ノアゲート5,6の各出力をそれぞれナ
ンドゲート7,オアゲート８に入力させる。The first and second 2-bit Johnson counters 3, 4
Are connected to the first exclusive NOR gate 5 and the second exclusive NOR gate 5 so as to replace the outputs from the output terminals B and C, respectively.
To the exclusive NOR gate 6. Furthermore, these first
And the outputs of the second exclusive NOR gates 5 and 6 are input to the NAND gate 7 and the OR gate 8, respectively.
そして、ナンドゲート７の出力をRSラッチ回路９のセ
ット端子に、オアゲート８の出力を該RSラッチ回路９の
リセット端子にそれぞれに入力させ、このRSラッチ路９
から出力を取り出している。Then, the output of the NAND gate 7 is input to the set terminal of the RS latch circuit 9, and the output of the OR gate 8 is input to the reset terminal of the RS latch circuit 9.
The output is taken from.
次に、第４図のタイミング図を用いて第１図の回路の
動作を説明する。今、第１の入力端子１に周波数f11の
信号が入力され、第２の入力端子２に周波数f12の信号
が入力されているものとする。Next, the operation of the circuit of FIG. 1 will be described with reference to the timing chart of FIG. Now, it is assumed that a signal of frequency f 11 is input to the first input terminal 1 and a signal of frequency f 12 is input to the second input terminal 2.
第１の入力端子１に入力された信号ａは、第１の２ビ
ットジョンソンカウンタ３で1/4に分周され、π/2位相
のずれた２つの信号b,cとなる。同様に、第２の入力端
子２に入力された信号ｃは、第２の２ビットジョンソン
カウンタ４で1/4に分周され、かつπ/2位相のずれた２
つの信号d,eとされる。The signal a input to the first input terminal 1 is frequency-divided by the first 2-bit Johnson counter 3 into 1/4, and becomes two signals b and c shifted in phase by π / 2. Similarly, the signal c input to the second input terminal 2 is divided by a second 2-bit Johnson counter 4 into 1/4 and shifted by π / 2 in phase.
Signals d and e.
ついで、信号ｂとｅを第１の排他的ノアゲート５に入
力させて信号ｇを出力させ、同様に信号ｃとｆを第２の
排他的ノアゲート６に入力させて信号ｈを出力させる。
そして、これら信号g,hをナンドゲート７およびオアゲ
ート８を通して得られる正論理および負論理の各論理積
の信号ip,inをRSラッチ回路９のセット端子、リセット
端子に入力することで、信号ｊを出力する。ここでは、
信号ｇとｈが共に“H"のときにナントゲート７からの信
号ipでRSラッチ回路９をセットし、信号ｇとｈが共に
“L"のときにオアゲート８からの信号inでRSラッチ回路
９をリセットする。Then, the signals b and e are input to the first exclusive NOR gate 5 to output the signal g, and similarly, the signals c and f are input to the second exclusive NOR gate 6 to output the signal h.
The signals g and h are input to the set terminal and the reset terminal of the RS latch circuit 9 by inputting the signals ip and in of the logical product of the positive logic and the negative logic obtained through the NAND gate 7 and the OR gate 8, respectively. Output. here,
When both the signals g and h are “H”, the RS latch circuit 9 is set by the signal ip from the non-gate 7, and when both the signals g and h are “L”, the RS latch circuit is set by the signal in from the OR gate 8. 9 is reset.
この出力信号ｊの周波数f0は、結果として信号ａの1/
4分周と、信号ｄの1/4分周の差、すなわち、 f0＝f11/4−f12/4 となる。As a result, the frequency f 0 of the output signal j is 1/1 of the signal a.
4 minutes and division, 1/4 the difference in circumference of the signal d, that is, the f 0 = f 11/4- f 12/4.
第５図は第１図に示した周波数変換回路を用いて、1
0.7MHz±4.5KHzの出力周波数を得るFSK変調器を構成し
た例である。FIG. 5 shows one example of the frequency conversion circuit shown in FIG.
This is an example in which an FSK modulator that obtains an output frequency of 0.7 MHz ± 4.5 KHz is configured.
第５図において、10は第１図の構成の周波数変換回路
であり、ここではこの周波数変換回路10を２つ利用して
いる。すなわち、電圧制御発振器21からの出力信号と基
準周波数発振器22からの信号とを１つの周波数変換回路
10において周波数変換し、この周波数変換した信号を可
変分周器23で分周して位相比較器24に入力させる。この
位相比較器24は前記基準周波数発振器22の出力を固定分
周器25で分周した出力との位相を比較し、その出力をル
ープフィルタ26を通して前記電圧制御発振器21に帰還さ
せることでPLL（位相同期ループ）を構成している。ま
た、前記電圧制御発振器21の出力を固定分周器27で分周
した後、この分周信号と前記基準周波数発振器22の信号
とを他の周波数変換回路10で周波数変換してFSK出力を
得ている。In FIG. 5, reference numeral 10 denotes a frequency conversion circuit having the configuration shown in FIG. 1, in which two frequency conversion circuits 10 are used. That is, the output signal from the voltage controlled oscillator 21 and the signal from the reference frequency oscillator 22 are converted into one frequency conversion circuit.
The frequency is converted in 10, and the frequency-converted signal is frequency-divided by the variable frequency divider 23 and input to the phase comparator 24. This phase comparator 24 compares the phase of the output of the reference frequency oscillator 22 with the output of the fixed frequency divider 25, and feeds back the output to the voltage controlled oscillator 21 through a loop filter 26, thereby providing a PLL ( Phase-locked loop). Further, after the output of the voltage controlled oscillator 21 is divided by the fixed divider 27, the divided signal and the signal of the reference frequency oscillator 22 are frequency-converted by another frequency conversion circuit 10 to obtain an FSK output. ing.
このFSK変調器では、可変分周器23の分周比をデータ
入力端子28から入力されるデータで切り替えることによ
り、FSK出力を得ることができる。In this FSK modulator, an FSK output can be obtained by switching the frequency division ratio of the variable frequency divider 23 with data input from the data input terminal 28.
ここでは、電圧制御発振器21の発振周波数を80±1.8M
Hzとし、基準周波数発振器22の発振数端数を42MHzとし
ている。Here, the oscillation frequency of the voltage controlled oscillator 21 is set to 80 ± 1.8M
Hz, and the oscillation fraction of the reference frequency oscillator 22 is 42 MHz.
このようにして第１図の周波数変換回路でFSK変調器
を構成すると、この例でも示したように通常のFSK変調
器はPLLシンセサイザ化されて周波数変換回路の前後が
ロジックレベルで動作していることが多いため、第１図
の周波数変換回路のように、入出力インターフェイスが
論理回路で構成されているものは、ロジック→RF系（50
Ω）,RF系→ロジックへのレベル変換回路が少なくて済
むという利点がある。When the FSK modulator is constituted by the frequency conversion circuit of FIG. 1 in this way, as shown in this example, the ordinary FSK modulator is formed into a PLL synthesizer, and before and after the frequency conversion circuit operate at a logic level. In many cases, such as the frequency conversion circuit shown in FIG. 1, in which the input / output interface is constituted by a logic circuit, the logic → RF system (50
Ω), there is an advantage that the number of level conversion circuits from RF to logic is reduced.
以上説明したように本発明は、２つの２ビットジョン
ソンカウンタと、２つの排他的ノアゲートと、論理回路
と、ラッチ回路で構成され、第１および第２の入力信号
をそれぞれ1/4に分周し、かつ両信号の周波数差の周波
数信号を出力信号として得るこことができるので、周波
数変換回路を論理回路だけで構成し、外付けのろ波器や
電力増幅器等を不要にして簡易化，集積化を実現すると
ともに、細かい調整を不要にして広い帯域に渡って周波
数変換を行うことができる効果がある。As described above, the present invention includes two 2-bit Johnson counters, two exclusive NOR gates, a logic circuit, and a latch circuit, and divides the first and second input signals into quarters, respectively. In addition, since a frequency signal having a frequency difference between the two signals can be obtained as an output signal, the frequency conversion circuit is composed of only a logic circuit, and an external filter, a power amplifier, and the like are not required, thereby simplifying the operation. In addition to realizing integration, there is an effect that frequency conversion can be performed over a wide band without requiring fine adjustment.
第１図は本発明の周波数変換回路の一実施例の回路図、
第２図は２ビットジョンソンカウンタの回路図、第３図
は２ビットジョンソンカウンタのタイミング図、第４図
は第１図の周波数変換回路のａ〜ｊの各部の信号タイミ
ング図、第５図は本発明の周波数変換回路をFSK変調器
に適用した回路図、第６図および第７図はそれぞれ従来
の異なる周波数変換回路の回路図である。 １……第１入力端子、２……第２の入力端子、３……第
１の２ビットジョンソンカウンタ、４……第２の２ビッ
トジョンソンカウンタ、５……第１の排他的ノアゲー
ト、６……第２の排他的ノアゲート、７……ナンドゲー
ト、８……オアゲート、９……RSラッチ回路、10……周
波数変換回路、11,12……フリップフロップ、21…電圧
制御発振器、22……基準周波数発振器、23……可変分周
器、24……位相比較器、25……固定分周器、26……ルー
プフィルタ、27……固定分周器、28……データ入力端
子、31,32……入力端子、33,34……緩衝増幅器、35……
電力増幅器、36……平衡変調器（ダイオードミキサ）、
37……ろ波器、38……緩衝増幅器、39……出力端子、4
1,42……入力端子、43,44……π/2移相回路、45,46……
乗算回路、47……加算回路、48……出力端子。FIG. 1 is a circuit diagram of an embodiment of a frequency conversion circuit of the present invention,
FIG. 2 is a circuit diagram of a 2-bit Johnson counter, FIG. 3 is a timing diagram of a 2-bit Johnson counter, FIG. 4 is a signal timing diagram of each part of a to j of the frequency conversion circuit of FIG. 1, and FIG. FIG. 6 and FIG. 7 are circuit diagrams showing different conventional frequency conversion circuits in which the frequency conversion circuit of the present invention is applied to an FSK modulator. 1 1st input terminal 2 2nd input terminal 3 1st 2-bit Johnson counter 4 2nd 2-bit Johnson counter 5 1st exclusive NOR gate 6 ... Second exclusive NOR gate, 7 NAND gate, 8 OR gate, 9 RS latch circuit, 10 frequency conversion circuit, 11, 12 flip-flop, 21 voltage controlled oscillator, 22 Reference frequency oscillator, 23… Variable frequency divider, 24… Phase comparator, 25 …… Fixed frequency divider, 26 …… Loop filter, 27 …… Fixed frequency divider, 28 …… Data input terminal, 31, 32 …… Input terminal, 33,34 …… Buffer amplifier, 35 ……
Power amplifier, 36 ... balanced modulator (diode mixer),
37 ... Filter, 38 ... Buffer amplifier, 39 ... Output terminal, 4
1,42 input terminal, 43,44 π / 2 phase shift circuit, 45,46
Multiplication circuit, 47 addition circuit, 48 output terminal.
Claims (1)
相のずれた２つの信号とする第１の２ビットジョンソン
カウンタと、第２の入力信号を1/4に分周しかつπ/2位
相のずれた２つの信号とする第２の２ビットジョンソン
カウンタと、これら各２ビットジョンソンカウンタのそ
れぞれ対応する位相の信号同士の排他的論理和をとる第
１および第２の排他的ノアゲートと、これら排他的ノア
ゲートの出力の正論理および負論理の各論理積をとる論
理回路と、この正論理出力によってセットされ、負論理
出力によってリセットされて信号を出力するラッチ回路
とを備えることを特徴とする周波数変換回路。1. A first 2-bit Johnson counter which divides a first input signal by 1/4 and converts them into two signals having a phase difference of π / 2, and a second input signal by 1/4. A second 2-bit Johnson counter which is divided into two signals having a phase difference of π / 2, and first and second signals which are exclusive-ORed between signals of corresponding phases of the respective 2-bit Johnson counters Two exclusive NOR gates, a logic circuit for performing a logical AND operation on the outputs of the exclusive NOR gates, and a latch circuit which is set by the positive logic output and reset by the negative logic output to output a signal A frequency conversion circuit comprising:
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