JP2580451B2 - 受信用光電集積素子及びその製造方法 - Google Patents
受信用光電集積素子及びその製造方法Info
- Publication number
- JP2580451B2 JP2580451B2 JP4314764A JP31476492A JP2580451B2 JP 2580451 B2 JP2580451 B2 JP 2580451B2 JP 4314764 A JP4314764 A JP 4314764A JP 31476492 A JP31476492 A JP 31476492A JP 2580451 B2 JP2580451 B2 JP 2580451B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- photodetector
- transistor
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 37
- 238000005530 etching Methods 0.000 claims description 79
- 238000000034 method Methods 0.000 claims description 52
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 39
- 239000000758 substrate Substances 0.000 claims description 34
- 238000010521 absorption reaction Methods 0.000 claims description 25
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 21
- 238000001459 lithography Methods 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims description 16
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims description 16
- 108091006146 Channels Proteins 0.000 claims description 13
- 239000004642 Polyimide Substances 0.000 claims description 12
- 229920001721 polyimide Polymers 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 230000005693 optoelectronics Effects 0.000 claims description 8
- 239000011248 coating agent Substances 0.000 claims description 5
- 238000000576 coating method Methods 0.000 claims description 5
- 230000003287 optical effect Effects 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 238000010292 electrical insulation Methods 0.000 claims description 4
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims 1
- 238000000206 photolithography Methods 0.000 claims 1
- 238000000407 epitaxy Methods 0.000 description 11
- 230000005669 field effect Effects 0.000 description 10
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 238000010884 ion-beam technique Methods 0.000 description 4
- 238000005457 optimization Methods 0.000 description 4
- 239000007788 liquid Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000000927 vapour-phase epitaxy Methods 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 240000002329 Inga feuillei Species 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000009429 electrical wiring Methods 0.000 description 2
- 238000001393 microlithography Methods 0.000 description 2
- 238000001015 X-ray lithography Methods 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000000609 electron-beam lithography Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000031700 light absorption Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000001502 supplementing effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
- H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by potential barriers, e.g. phototransistors
- H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
- H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier
- H01L31/105—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier the potential barrier being of the PIN type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
- H01L31/184—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIIBV compounds, e.g. GaAs, InP
- H01L31/1844—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIIBV compounds, e.g. GaAs, InP comprising ternary or quaternary compounds, e.g. Ga Al As, In Ga As P
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
- Y02E10/544—Solar cells from Group III-V materials
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Manufacturing & Machinery (AREA)
- Light Receiving Elements (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【0001】
【産業上の利用分野】本発明は、PIN型光検出器と前
置の増幅端用接合型電界効果トランジスタとを、単一チ
ップに集積させた受信用光電集積素子及びその素子を製
造する方法に関する。
置の増幅端用接合型電界効果トランジスタとを、単一チ
ップに集積させた受信用光電集積素子及びその素子を製
造する方法に関する。
【0002】
【従来の技術】一般的に、受信用光電集積素子の構造を
決定する主要要因は、互いに異なる構造と製造工程を有
する2種の構成要素、即ち、光検出器とトランジスタと
を、構造と工程面で独立的に最適化させることと、この
2種素子の間の電気的連結の問題である。
決定する主要要因は、互いに異なる構造と製造工程を有
する2種の構成要素、即ち、光検出器とトランジスタと
を、構造と工程面で独立的に最適化させることと、この
2種素子の間の電気的連結の問題である。
【0003】今迄に発明された受信用光電集積素子の集
積構造の発展過程を、図1〜7を参照して、順序的に要
約すれば次の通りである。即ち、従来の光電集積素子の
構造は、光検出器がトランジスタと同じエピタキシャル
層を用いるエピタキシャル層共有形(図1)、光検出器
とトランジスタの高さの差異を無視して集積した平面形
(図2)、光検出器が入る位置をエッチングして光検出
器とトランジスタの高さを同一にした溝(Groov
e)模様の構造(図3)、エッチングされた部分の段差
を減らすため、素子の縁を傾斜させた傾斜形(図4)、
完全な平面型を作るために、光検出器を埋没させた平面
埋没型(図5)、平面構造の光検出器を用いて平面型の
電子素子と構造及び工程の両立性を有する平面両立型
(図6)、非平面型と溝模様の構造複合型(図7)に構
成されている。
積構造の発展過程を、図1〜7を参照して、順序的に要
約すれば次の通りである。即ち、従来の光電集積素子の
構造は、光検出器がトランジスタと同じエピタキシャル
層を用いるエピタキシャル層共有形(図1)、光検出器
とトランジスタの高さの差異を無視して集積した平面形
(図2)、光検出器が入る位置をエッチングして光検出
器とトランジスタの高さを同一にした溝(Groov
e)模様の構造(図3)、エッチングされた部分の段差
を減らすため、素子の縁を傾斜させた傾斜形(図4)、
完全な平面型を作るために、光検出器を埋没させた平面
埋没型(図5)、平面構造の光検出器を用いて平面型の
電子素子と構造及び工程の両立性を有する平面両立型
(図6)、非平面型と溝模様の構造複合型(図7)に構
成されている。
【0004】
【発明が解決しようとする課題】図1で図示されたエピ
層共有型構造は、半絶縁InP基板上にInGaAsの
層だけを成長させ、その上にPIN型光検出器と接合型
電界効果トランジスタとを集積化させたもので、最初の
受信用光電集積回路を含む初期段階の構造である。この
構造は、エピ成長を1回だけでできる、製作が容易な利
点を有するが、PIN型光検出器とトランジスタのチャ
ンネル不純物濃度及び厚さの差のために、素子構造の独
立的最適化が不可能で、素子性能が非常に低下する。
層共有型構造は、半絶縁InP基板上にInGaAsの
層だけを成長させ、その上にPIN型光検出器と接合型
電界効果トランジスタとを集積化させたもので、最初の
受信用光電集積回路を含む初期段階の構造である。この
構造は、エピ成長を1回だけでできる、製作が容易な利
点を有するが、PIN型光検出器とトランジスタのチャ
ンネル不純物濃度及び厚さの差のために、素子構造の独
立的最適化が不可能で、素子性能が非常に低下する。
【0005】図2で図示された非平面型構造は、PIN
型光検出器のn層を、電界効果トランジスタの電極接触
層とチャンネル層とに用いたので、1回のエピ成長だけ
で製作が可能である。また、トランジスタのチャンネル
層と光検出器の吸収層が異なるので、独立的最適化が可
能である。
型光検出器のn層を、電界効果トランジスタの電極接触
層とチャンネル層とに用いたので、1回のエピ成長だけ
で製作が可能である。また、トランジスタのチャンネル
層と光検出器の吸収層が異なるので、独立的最適化が可
能である。
【0006】しかし、PIN型光検出器の厚さが厚い場
合には、微細リソグラフィ配線の困難が後に付きまと
う。又、PINの吸収層とn層が選択的にエッチングさ
れるように、成分を異にすることが重要である。又、上
記エピ層共有型構造の場合と同じく、配線寄生容量が大
きい問題点もある。
合には、微細リソグラフィ配線の困難が後に付きまと
う。又、PINの吸収層とn層が選択的にエッチングさ
れるように、成分を異にすることが重要である。又、上
記エピ層共有型構造の場合と同じく、配線寄生容量が大
きい問題点もある。
【0007】図3に図示された溝模様構造は、光検出器
がトランジスタに比べて2〜3mm程度厚いので、最終
高さを一致させるために、半絶縁基板を2〜3μm掘
り、その溝部分に光検出器が位置するようにした構造で
ある。上記非平面型構造に比べて微細リソグラフィには
利点がある。しかし、光検出器とトランジスタ間の電気
配線の困難が依然残っている。また、溝模様構造である
ため、非平面型構造に比べて、配線容量も相対的に少な
い。
がトランジスタに比べて2〜3mm程度厚いので、最終
高さを一致させるために、半絶縁基板を2〜3μm掘
り、その溝部分に光検出器が位置するようにした構造で
ある。上記非平面型構造に比べて微細リソグラフィには
利点がある。しかし、光検出器とトランジスタ間の電気
配線の困難が依然残っている。また、溝模様構造である
ため、非平面型構造に比べて、配線容量も相対的に少な
い。
【0008】図4に図示された傾斜型構造は、表面段差
の問題をもっと減すための構造で、微細リソグラフィと
配線の問題の解決だけでなく、配線寄生容量も減らすこ
とができる。しかし、この構造は、素子の性能が優秀な
反面、イオンビームエッチングを利用する、傾斜型構造
の製作が非常に難しい欠点がある。
の問題をもっと減すための構造で、微細リソグラフィと
配線の問題の解決だけでなく、配線寄生容量も減らすこ
とができる。しかし、この構造は、素子の性能が優秀な
反面、イオンビームエッチングを利用する、傾斜型構造
の製作が非常に難しい欠点がある。
【0009】図5に図示された平面埋没型構造は、表面
段差の問題を完全に解決するのに微細リソグラフィ工程
および配線工程が正確に行なえ、又、配線寄生容量の低
下等が行なえる構造である。この構造の光電集積回路製
作には、液状エピタキシ成長法(LPE)の特性を利用
してエッチングされた溝を補う法、2回繰り返すイオン
ビームエッチングを利用する法及び選択的有機金属気相
エピタキシ成長法(Selective OMOPE)
を利用した方法等が発明された。しかし、液状エピタキ
シ成長法では、光検出器の面積が制限され、イオンビー
ムエッチングによる方法は非常に難しい工程の制御が必
要であり、選択的エピタキシ方法は、マスクで用いる物
質上に多結晶が成長される点と成長領域の端部分が過多
成長される現象が発生される等の欠点がそれぞれあっ
た。
段差の問題を完全に解決するのに微細リソグラフィ工程
および配線工程が正確に行なえ、又、配線寄生容量の低
下等が行なえる構造である。この構造の光電集積回路製
作には、液状エピタキシ成長法(LPE)の特性を利用
してエッチングされた溝を補う法、2回繰り返すイオン
ビームエッチングを利用する法及び選択的有機金属気相
エピタキシ成長法(Selective OMOPE)
を利用した方法等が発明された。しかし、液状エピタキ
シ成長法では、光検出器の面積が制限され、イオンビー
ムエッチングによる方法は非常に難しい工程の制御が必
要であり、選択的エピタキシ方法は、マスクで用いる物
質上に多結晶が成長される点と成長領域の端部分が過多
成長される現象が発生される等の欠点がそれぞれあっ
た。
【0010】図6に図示された平面両立型構造は、基板
自体を吸収層で用いる平面型光検出器をMESFETの
ようなトランジスタと集積させた形態で、簡単な製作工
程と平面構造の2種の目標を同時に満足させることがで
きる。しかし、平面型光検出器の開発が未だ完全でない
し、InGaAsエピ層を吸収層で用いるInP界では
この構造の製作に非常に難しい。
自体を吸収層で用いる平面型光検出器をMESFETの
ようなトランジスタと集積させた形態で、簡単な製作工
程と平面構造の2種の目標を同時に満足させることがで
きる。しかし、平面型光検出器の開発が未だ完全でない
し、InGaAsエピ層を吸収層で用いるInP界では
この構造の製作に非常に難しい。
【0011】図7に図示された非平面型そして溝模様の
複合型構造は、非平面型の利点と溝模様の構造の利点だ
けを取扱った非平面型PIN型光検出器と、JFETを
集積化させた構造である。2回繰り返すエピタキシ結晶
成長と選択湿式エッチングを利用して、光検出器とトラ
ンジスタの性能を同時に最大化させることができる構造
の利点を有する。しかし、トランジスタの場合に、ゲー
トとソース間の距離を減らすのに限界があり、性能の極
大化が難しく、ゲート形成に2回のリソグラフィ工程が
要求されて再現性に難しい。
複合型構造は、非平面型の利点と溝模様の構造の利点だ
けを取扱った非平面型PIN型光検出器と、JFETを
集積化させた構造である。2回繰り返すエピタキシ結晶
成長と選択湿式エッチングを利用して、光検出器とトラ
ンジスタの性能を同時に最大化させることができる構造
の利点を有する。しかし、トランジスタの場合に、ゲー
トとソース間の距離を減らすのに限界があり、性能の極
大化が難しく、ゲート形成に2回のリソグラフィ工程が
要求されて再現性に難しい。
【0012】上記に言及した構造等以外にも、n型基板
上にPIN型光検出器をつくり、その上に再び半絶縁層
をエピタキシした後、イオン注入によって電界効果トラ
ンジスタを製作した、垂直型構造も発明されたり、格子
不整合エピタキシを利用して、GaAs基板上に、In
GaAs光検出器とGaAsMESFETを集積する場
合、又、この反対に、InP基板上に、GaAsMES
FETを作る場合等が報告されたことがある。
上にPIN型光検出器をつくり、その上に再び半絶縁層
をエピタキシした後、イオン注入によって電界効果トラ
ンジスタを製作した、垂直型構造も発明されたり、格子
不整合エピタキシを利用して、GaAs基板上に、In
GaAs光検出器とGaAsMESFETを集積する場
合、又、この反対に、InP基板上に、GaAsMES
FETを作る場合等が報告されたことがある。
【0013】従って、本発明の目的は、上記の諸般問題
を解決するために、素子の受信感度を向上し、高速動
作、信頼性を向上させて、パッケージング工程の簡素化
や、製造費用を節減することのできる、受信用光集積素
子及びその製造方法を提供することにある。
を解決するために、素子の受信感度を向上し、高速動
作、信頼性を向上させて、パッケージング工程の簡素化
や、製造費用を節減することのできる、受信用光集積素
子及びその製造方法を提供することにある。
【0014】
【課題を解決するための手段】上記目的を達成するた
め、本発明の一態様によれば、一つの基板上に、光検出
器とトランジスタとを形成する光電集積素子において、
所定の深さまでエッチングされた半絶縁基板(1)上
に、n型チャンネル層(2)、エッチング阻止層
(3)、吸収層(4)が、メサ(mesa)型で形成さ
れた光検出器と、エッチングされない上記半絶縁基板
(1)上に、n型チャンネル層(2)、エッチング阻止
層(3)及びP型InP層(5)が順次形成されて、同
時に、このP型InP層(5)上に吸収層(4)が逆メ
サ型に形成されたトランジスタとを備えたことを特徴と
する受信用光電集積素子が提供される。
め、本発明の一態様によれば、一つの基板上に、光検出
器とトランジスタとを形成する光電集積素子において、
所定の深さまでエッチングされた半絶縁基板(1)上
に、n型チャンネル層(2)、エッチング阻止層
(3)、吸収層(4)が、メサ(mesa)型で形成さ
れた光検出器と、エッチングされない上記半絶縁基板
(1)上に、n型チャンネル層(2)、エッチング阻止
層(3)及びP型InP層(5)が順次形成されて、同
時に、このP型InP層(5)上に吸収層(4)が逆メ
サ型に形成されたトランジスタとを備えたことを特徴と
する受信用光電集積素子が提供される。
【0015】また、本発明の他の態様によれば、一つの
基板上に、光検出器とトランジスタとを形成する受信用
光電集積回路の製造方法において、半絶縁基板(1)上
に、上記光検出器の形成部分を選択エッチング溶液に所
定の深さまでエッチングする第1工程と、上記エッチン
グされた半絶縁基板(1)上に、n型チャンネル層
(2)と、エッチング阻止層(3)及び吸収層(4)と
を順次形成する第2工程と、上記光検出器の形成部分を
除外して、上記吸収層(4)を、選択エッチング溶液に
より除去する第3工程と、上記光検出器とトランジスタ
の電気的絶縁のために、二つの素子が形成された部分の
間で、上記エッチング阻止層(3)とn型チェンネル
(2)を順次除去する第4工程と、露出された基板
(1)上全体に、P型InP層(5)とP型InGaA
s層(6)を順次形成する第5工程と、リソグラフィ
(Lithography)方法によって感光物質をエ
ッチングマスクとして、光検出器形成部分に位置する上
記P型InGaAs層(6)を選択的にエッチングする
第6工程と、上記光検出器の形成位置に有する上記P型
InP層(5)上に、および、上記トランジスタ形成位
置に有する上記P型InGaAs層(6)上に、P型電
極(7a〜7b)を形成する第7工程と、リソグラフィ
方法によって、感光物質をエッチングマスクを用いて光
検出器形成部分を覆って、同時に、ゲート用上記P型電
極(7b)をマスクとして、上記P型InGaAs層
(6)とP型InP層(5)及びエッチング阻止層
(3)を除去する第8工程と、上記n型チャンネル層
(2)と上記P型電極(7b)上に、n型金属(8a〜
8d)を蒸着して、光検出器とトランジスタのソース及
びドレインの抵抗接触を形成する第9工程と、ポリイミ
ド(Polyimide)(9)をコーティング(Co
ating)した後、上記光検出器の電極(7a,8
a)及び光吸収部分(10)とトランジスタのソース
(8b)及びドレイン(8d)の形成部分の、ポリイミ
ドをエッチングする第10工程と、上記光検出器の電極
(7a,8a)及び上記トランジスタのソース(8b)
及びドレイン(8d)の形成部分に配線金属を形成する
第11工程とを含むことを特徴とする光電集積素子の製
造方法が提供される。
基板上に、光検出器とトランジスタとを形成する受信用
光電集積回路の製造方法において、半絶縁基板(1)上
に、上記光検出器の形成部分を選択エッチング溶液に所
定の深さまでエッチングする第1工程と、上記エッチン
グされた半絶縁基板(1)上に、n型チャンネル層
(2)と、エッチング阻止層(3)及び吸収層(4)と
を順次形成する第2工程と、上記光検出器の形成部分を
除外して、上記吸収層(4)を、選択エッチング溶液に
より除去する第3工程と、上記光検出器とトランジスタ
の電気的絶縁のために、二つの素子が形成された部分の
間で、上記エッチング阻止層(3)とn型チェンネル
(2)を順次除去する第4工程と、露出された基板
(1)上全体に、P型InP層(5)とP型InGaA
s層(6)を順次形成する第5工程と、リソグラフィ
(Lithography)方法によって感光物質をエ
ッチングマスクとして、光検出器形成部分に位置する上
記P型InGaAs層(6)を選択的にエッチングする
第6工程と、上記光検出器の形成位置に有する上記P型
InP層(5)上に、および、上記トランジスタ形成位
置に有する上記P型InGaAs層(6)上に、P型電
極(7a〜7b)を形成する第7工程と、リソグラフィ
方法によって、感光物質をエッチングマスクを用いて光
検出器形成部分を覆って、同時に、ゲート用上記P型電
極(7b)をマスクとして、上記P型InGaAs層
(6)とP型InP層(5)及びエッチング阻止層
(3)を除去する第8工程と、上記n型チャンネル層
(2)と上記P型電極(7b)上に、n型金属(8a〜
8d)を蒸着して、光検出器とトランジスタのソース及
びドレインの抵抗接触を形成する第9工程と、ポリイミ
ド(Polyimide)(9)をコーティング(Co
ating)した後、上記光検出器の電極(7a,8
a)及び光吸収部分(10)とトランジスタのソース
(8b)及びドレイン(8d)の形成部分の、ポリイミ
ドをエッチングする第10工程と、上記光検出器の電極
(7a,8a)及び上記トランジスタのソース(8b)
及びドレイン(8d)の形成部分に配線金属を形成する
第11工程とを含むことを特徴とする光電集積素子の製
造方法が提供される。
【0016】
【実施例】以下、本発明の実施例について、添附図面に
沿って詳細に説明する。本発明によって形成されたIn
P系受信用光電集積素子の断面構造が図8に示されてい
る。
沿って詳細に説明する。本発明によって形成されたIn
P系受信用光電集積素子の断面構造が図8に示されてい
る。
【0017】この光電集積回路は、InPに格子整合を
成すIn0.53Ga0.47Asを吸収層とするPIN型光検
出器と、n型In0.53Ga0.47Asをチャンネル層にし
た自己整列された整合型電界効果トランジスタとを水平
型集積させたものである。
成すIn0.53Ga0.47Asを吸収層とするPIN型光検
出器と、n型In0.53Ga0.47Asをチャンネル層にし
た自己整列された整合型電界効果トランジスタとを水平
型集積させたものである。
【0018】本発明の製造方法によって実体化された光
電集積素子の構造は、既に発表された構造中、溝模様の
構造に該当し、光検出器と接合型電界効果トランジスタ
間の独立的最適化を成すことのできる構造である。
電集積素子の構造は、既に発表された構造中、溝模様の
構造に該当し、光検出器と接合型電界効果トランジスタ
間の独立的最適化を成すことのできる構造である。
【0019】1次エピタキシにより成長されるn−In
GaAsは、トランジスタのチャンネル層で、光検出器
にはn型電極部分に用いられ、n−InGaAsは、光
検出器の吸収層だけに用いられる。そして、p型InP
は、光検出器とトランジスタの特性を同時に決定して、
p型InGaAsは、トランジスタの特性を向上させる
ためのものである。
GaAsは、トランジスタのチャンネル層で、光検出器
にはn型電極部分に用いられ、n−InGaAsは、光
検出器の吸収層だけに用いられる。そして、p型InP
は、光検出器とトランジスタの特性を同時に決定して、
p型InGaAsは、トランジスタの特性を向上させる
ためのものである。
【0020】本発明による構造では、基板を凹溝形成の
ためにエッチングして形成されたInGaAs吸収層を
有する光検出器部分と、吸収層がないトランジスタ部分
とが、表面段差がなくなるようにするので、微細リソグ
ラフィが可能でである。
ためにエッチングして形成されたInGaAs吸収層を
有する光検出器部分と、吸収層がないトランジスタ部分
とが、表面段差がなくなるようにするので、微細リソグ
ラフィが可能でである。
【0021】本発明の特徴は、従来の接合型電界効果ト
ランジスタ製作技術で最も問題になる拡散によるゲート
長さの制限を克服して、InGaAs層の異方性エッチ
ングを利用してリソグラフィによって決定されるマスク
上の長さよりもっと短いゲート長さを得ることができ
て、高価な電子ビームとX線リソグラフィ装備がなくて
も、容易に1μm或いはそれ以下のゲート長さを有する
接合型電界効果トランジスタを製作することができる。
即ち、半絶縁InP基板上に成長されたn型InGaA
sチャンネル層上に成長されたp型InGaAs層を、
硫酸と燐酸等の選択的エッチング液を用いて逆メサが見
えるようにエッチングして、p型InPを燐酸と塩酸の
選択的エッチングを用いて垂直にエッチングして、短い
ゲートを得る。
ランジスタ製作技術で最も問題になる拡散によるゲート
長さの制限を克服して、InGaAs層の異方性エッチ
ングを利用してリソグラフィによって決定されるマスク
上の長さよりもっと短いゲート長さを得ることができ
て、高価な電子ビームとX線リソグラフィ装備がなくて
も、容易に1μm或いはそれ以下のゲート長さを有する
接合型電界効果トランジスタを製作することができる。
即ち、半絶縁InP基板上に成長されたn型InGaA
sチャンネル層上に成長されたp型InGaAs層を、
硫酸と燐酸等の選択的エッチング液を用いて逆メサが見
えるようにエッチングして、p型InPを燐酸と塩酸の
選択的エッチングを用いて垂直にエッチングして、短い
ゲートを得る。
【0022】したがって、P/n接合面が形成されるゲ
ート長さは、p型InGaAs層の厚さと異方性エッチ
ング角度及びゲートエッチングマスク長さによって決定
される。
ート長さは、p型InGaAs層の厚さと異方性エッチ
ング角度及びゲートエッチングマスク長さによって決定
される。
【0023】又、ゲート部分に、逆メサ模様であるか
ら、自己整列方法によってソース、ドレイン金属を蒸着
することができて、ゲート、ソース間の抵抗を最小化す
ることができる。
ら、自己整列方法によってソース、ドレイン金属を蒸着
することができて、ゲート、ソース間の抵抗を最小化す
ることができる。
【0024】そして、1回のリソグラフィによるゲート
金属マスクの大きさにゲート長さが決定されるので、再
現性のあるトランジスタ製作が容易である。また、この
構造は、光検出器とトランジスタの集積度を基本的な構
造の変化なく拡張できると同時に、多くのエッチング工
程があるが、全部InP層とInGaAs層の選択エッ
チングについてエッチング調節が容易である。
金属マスクの大きさにゲート長さが決定されるので、再
現性のあるトランジスタ製作が容易である。また、この
構造は、光検出器とトランジスタの集積度を基本的な構
造の変化なく拡張できると同時に、多くのエッチング工
程があるが、全部InP層とInGaAs層の選択エッ
チングについてエッチング調節が容易である。
【0025】本発明の製造工程により製造された受信用
光電集積素子の製作順序図(図9)がある。
光電集積素子の製作順序図(図9)がある。
【0026】図9は、半絶縁InP基板(1)上に、凹
溝1aを形成するためにエッチングする工程を示す。
溝1aを形成するためにエッチングする工程を示す。
【0027】図9において、公知のリソグラフィによ
り、感光物質(図示せず)でエッチングマスクを作っ
て、光検出器が入る部分を、トランジスタ部分と表面段
差がないように、光検出器高さだけInP選択エッチン
グ液(Hcl:H3PO4)を用いて、上記基板(1)を
湿式エッチングをする。
り、感光物質(図示せず)でエッチングマスクを作っ
て、光検出器が入る部分を、トランジスタ部分と表面段
差がないように、光検出器高さだけInP選択エッチン
グ液(Hcl:H3PO4)を用いて、上記基板(1)を
湿式エッチングをする。
【0028】図10において、上記感光物質を全部除去
した後、エッチングされた半絶縁InP基板(1)上
に、n型InGaAsチャンネル層(2)およびInP
阻止層(3)を成長させ、さらに、InGaAs吸収層
(4)を、液状エピタキシ成長法、又は、有機金属気相
エピタキシ成長法で成長させる。
した後、エッチングされた半絶縁InP基板(1)上
に、n型InGaAsチャンネル層(2)およびInP
阻止層(3)を成長させ、さらに、InGaAs吸収層
(4)を、液状エピタキシ成長法、又は、有機金属気相
エピタキシ成長法で成長させる。
【0029】図11において、公知のリソグラフィによ
って感光物質(図示せず)でエッチングマスクを作っ
て、光検出器部分を除外した上記ドーピング(dopi
ng)しないInGaAs層(4)を、選択エッチング
液として(H2SO4:H2O)または(H3PO4:H
2O)を用いて、エッチングして取り除く。
って感光物質(図示せず)でエッチングマスクを作っ
て、光検出器部分を除外した上記ドーピング(dopi
ng)しないInGaAs層(4)を、選択エッチング
液として(H2SO4:H2O)または(H3PO4:H
2O)を用いて、エッチングして取り除く。
【0030】図12に図示される場合のように、上記感
光物質を全部除去した後、公知のリソグラフィにより、
感光物質でエッチングマスクを作って、上記光検出器と
トランジスタ間の上記阻止層(3)と上記チャンネル層
(2)とをエッチングして、取り除く。
光物質を全部除去した後、公知のリソグラフィにより、
感光物質でエッチングマスクを作って、上記光検出器と
トランジスタ間の上記阻止層(3)と上記チャンネル層
(2)とをエッチングして、取り除く。
【0031】上記感光物質を全部除去した後、図13に
図示される場合のように、光検出器とトランジスタのP
IN及びPN接合のために、p型InP層(5)を有機
金属気相エピタキシ成長法で成長させる。
図示される場合のように、光検出器とトランジスタのP
IN及びPN接合のために、p型InP層(5)を有機
金属気相エピタキシ成長法で成長させる。
【0032】又、トランジスタのゲート部分の接触抵抗
を向上させ、InGaAsの逆メサ選択エッチングによ
る短いチャンネルを得るための方法で、p型InGaA
s層(6)を追加して成長する。
を向上させ、InGaAsの逆メサ選択エッチングによ
る短いチャンネルを得るための方法で、p型InGaA
s層(6)を追加して成長する。
【0033】図14で、リソグラフィによる感光物質で
エッチングマスクを作って、光吸収の損失を最小化する
ために、光検出器部分の上記p型InGaAs層(6)
を、選択エッチング液を用いて取り除く。
エッチングマスクを作って、光吸収の損失を最小化する
ために、光検出器部分の上記p型InGaAs層(6)
を、選択エッチング液を用いて取り除く。
【0034】図15によって、感光物質を全部除去した
後、リフトオフ(Liftoff)方法で、光検出器と
トランジスタのP電極(7a〜7b)を蒸着する。
後、リフトオフ(Liftoff)方法で、光検出器と
トランジスタのP電極(7a〜7b)を蒸着する。
【0035】図16で、公知のリソグラィにより、感光
物質でエッチングマスクを作って、光検出器部分を覆っ
て、同じく、トランジスタのゲート部分は、上記電極蒸
着工程で蒸着したp型金属(7b)にエッチングマスク
して、p型InGaAs層(6)とp型InP層(5)
を選択エッチング液を用いてエッチングする。この時、
p型InGaAs層(6)が逆メサエッチングされて、
ゲートの金属マスク長さより短いゲート長さを得ること
になり、p型InP層(5)は殆んど垂直にエッチング
されてしまう。
物質でエッチングマスクを作って、光検出器部分を覆っ
て、同じく、トランジスタのゲート部分は、上記電極蒸
着工程で蒸着したp型金属(7b)にエッチングマスク
して、p型InGaAs層(6)とp型InP層(5)
を選択エッチング液を用いてエッチングする。この時、
p型InGaAs層(6)が逆メサエッチングされて、
ゲートの金属マスク長さより短いゲート長さを得ること
になり、p型InP層(5)は殆んど垂直にエッチング
されてしまう。
【0036】図17で、感光物質を全部除去した後、光
検出器とトランジスタソース及びドレインは、抵抗性接
触のために、公知の上記リフト−オフ方法で、n型金属
(8a〜8b)を蒸着する。この時、トランジスタのソ
ース、ドレイン及びゲート部分は、互いに区分なく蒸着
したら、上記工程で形成されたp型InGaAs層
(6)の逆メサ模様によって、それぞれの電極が自己整
列される。
検出器とトランジスタソース及びドレインは、抵抗性接
触のために、公知の上記リフト−オフ方法で、n型金属
(8a〜8b)を蒸着する。この時、トランジスタのソ
ース、ドレイン及びゲート部分は、互いに区分なく蒸着
したら、上記工程で形成されたp型InGaAs層
(6)の逆メサ模様によって、それぞれの電極が自己整
列される。
【0037】図18に図示された場合のように、光検出
器とトランジスタの漏洩電流低減及び光検出器の傾斜面
緩和のために、ポリイミド(9)をコーティングする。
公知のリソグラフィにより、光検出器の光吸収部分と各
素子間の電気配線のために、2次配線金属の接触部分の
上記ポリイミドをエッチングして除く。
器とトランジスタの漏洩電流低減及び光検出器の傾斜面
緩和のために、ポリイミド(9)をコーティングする。
公知のリソグラフィにより、光検出器の光吸収部分と各
素子間の電気配線のために、2次配線金属の接触部分の
上記ポリイミドをエッチングして除く。
【0038】上記リフト−オフ方法で、配線金属(11
a〜11c)を蒸着して、図19に図示された場合のよ
うに、各素子間電気的配線を成す。
a〜11c)を蒸着して、図19に図示された場合のよ
うに、各素子間電気的配線を成す。
【0039】本発明は、次のような、いくつかの変形及
び応用が可能である。
び応用が可能である。
【0040】本発明の第2実施例は、光検出器で吸収す
る光が、1.3μmか或いはもっと短い波長を有する
時、図10において同じく形成されるu−InGaAs
吸収層(4)を、InGaAsP層に変化しても、所望
の光集積素子を得ることができる。
る光が、1.3μmか或いはもっと短い波長を有する
時、図10において同じく形成されるu−InGaAs
吸収層(4)を、InGaAsP層に変化しても、所望
の光集積素子を得ることができる。
【0041】本発明の第3実施例では、図13において
同じく形成された、p型InP層(5)、p型InGa
As層(6)の代わりに、1.1μm帯のバンドギャブ
を有するp型InGaAsPを成長して、図14におい
て行なわれる選択エッチンッグ工程を省略しても良い。
同じく形成された、p型InP層(5)、p型InGa
As層(6)の代わりに、1.1μm帯のバンドギャブ
を有するp型InGaAsPを成長して、図14におい
て行なわれる選択エッチンッグ工程を省略しても良い。
【0042】本発明の第4実施例は、本発明による光電
集積素子の構造に変化なく、GaAs系に応用が可能で
ある。
集積素子の構造に変化なく、GaAs系に応用が可能で
ある。
【0043】即ち、半絶縁InP基板(1)の代わりに
半絶縁GaAs基板を、n型InGaAs(2)の代わ
りにn型GaAsチャンネル層を、そしてp型InP層
(5)の代わりにp型GaAlAs層を、p型InGa
Asの代わりにp型GaAs層を成長して、GaAsと
GaAlAsをそれぞれ選択エッチングする工程を利用
している。
半絶縁GaAs基板を、n型InGaAs(2)の代わ
りにn型GaAsチャンネル層を、そしてp型InP層
(5)の代わりにp型GaAlAs層を、p型InGa
Asの代わりにp型GaAs層を成長して、GaAsと
GaAlAsをそれぞれ選択エッチングする工程を利用
している。
【0044】
【発明の効果】本発明によって製造された受信用光電集
積素子は、今迄提案された既存の異なる光電集積素子に
比べて、構造上、次のような利点を有する。
積素子は、今迄提案された既存の異なる光電集積素子に
比べて、構造上、次のような利点を有する。
【0045】大部分の光電集積回路は、数μmの高さを
有する光検出器と1μm以下の高さを有する電界効果ト
ランジスタの集積で、表面段差による微細リソグラフィ
工程が多くの制約を受け、短いゲート長さを有するトラ
ンジスタの製作が容易でない。
有する光検出器と1μm以下の高さを有する電界効果ト
ランジスタの集積で、表面段差による微細リソグラフィ
工程が多くの制約を受け、短いゲート長さを有するトラ
ンジスタの製作が容易でない。
【0046】そこで、既存の構造では、光検出器を平面
埋没化させるか、比較的表面段差が少い平面型光検出器
を用いている。しかし、イオンビームエッチングや選択
的エピタキシを用いる平面埋没化工程は非常に難しいた
め、工程歩留及び信頼度が非常に低いので、PCD及び
MSMにような平面型光検出器は、垂直型PIN型光検
出器に比べて、性能及び信頼性面にて、より劣り、用い
る物質に多くの制約を受ける。
埋没化させるか、比較的表面段差が少い平面型光検出器
を用いている。しかし、イオンビームエッチングや選択
的エピタキシを用いる平面埋没化工程は非常に難しいた
め、工程歩留及び信頼度が非常に低いので、PCD及び
MSMにような平面型光検出器は、垂直型PIN型光検
出器に比べて、性能及び信頼性面にて、より劣り、用い
る物質に多くの制約を受ける。
【0047】しかし、本発明による集積型光検出器で
は、その性能が最も優秀だと知られているPIN型光検
出器を用いても、基板のRecessエッチング、第1
次エピタキシ、第1次選択エッチング及び第2次エピタ
キシ後、表面段差がない状態において、トランジスタの
ゲート長さを決定する微細リソグラフィ工程により成さ
れて、短いゲート長さを有するトランジスタの製作が可
能である。
は、その性能が最も優秀だと知られているPIN型光検
出器を用いても、基板のRecessエッチング、第1
次エピタキシ、第1次選択エッチング及び第2次エピタ
キシ後、表面段差がない状態において、トランジスタの
ゲート長さを決定する微細リソグラフィ工程により成さ
れて、短いゲート長さを有するトランジスタの製作が可
能である。
【0048】又、電界効果トランジスタは、自己整列構
造で製作が簡便で、単に1回のリソグラフィで、ゲート
形成が可能である。
造で製作が簡便で、単に1回のリソグラフィで、ゲート
形成が可能である。
【0049】同時に、既存の構造では、光検出器とトラ
ンジスタの性能を同時に極大化されるのに難しい非両立
性を有しているが、本構造の場合には、それぞれの性能
を独立的に極大化させることができる両立性を有してい
る。
ンジスタの性能を同時に極大化されるのに難しい非両立
性を有しているが、本構造の場合には、それぞれの性能
を独立的に極大化させることができる両立性を有してい
る。
【図1】従来の受信用光電集積素子のエピ層共有形構造
を例示する断面図。
を例示する断面図。
【図2】従来の受信用光電集積素子の非平面型構造を例
示する断面図。
示する断面図。
【図3】従来の受信用光電集積素子の溝模様構造を例示
する断面図。
する断面図。
【図4】従来の受信用光電集積素子の傾斜型構造を例示
する断面図。
する断面図。
【図5】従来の受信用光電集積素子の平面埋没型構造を
例示する断面図。
例示する断面図。
【図6】従来の受信用光電集積素子の平面両立型構造を
例示する断面図。
例示する断面図。
【図7】従来の受信用光電集積素子の非平面型と溝模様
の複合型構造を例示する断面図。
の複合型構造を例示する断面図。
【図8】本発明の製造方法に従って形成されたInP系
受信用光電集積素子の断面構造図。
受信用光電集積素子の断面構造図。
【図9】本発明に従って受信用光電集積素子を製造する
工程のうち、InP選択エッチング工程を表わす工程
図。
工程のうち、InP選択エッチング工程を表わす工程
図。
【図10】本発明に従って受信用光電集積素子を製造す
る工程のうち、InGaAs層を成長させる工程を表わ
す工程図。
る工程のうち、InGaAs層を成長させる工程を表わ
す工程図。
【図11】本発明に従って受信用光電集積素子を製造す
る工程のうち、InGaAs層を選択エッチングする工
程を表わす工程図。
る工程のうち、InGaAs層を選択エッチングする工
程を表わす工程図。
【図12】本発明に従って受信用光電集積素子を製造す
る工程のうち、阻止層及びチャンネル層を選択エッチン
グする工程を表わす工程図。
る工程のうち、阻止層及びチャンネル層を選択エッチン
グする工程を表わす工程図。
【図13】本発明に従って受信用光電集積素子を製造す
る工程のうち、p型InPおよびp型InGaAsを成
長させる工程を表わす工程図。
る工程のうち、p型InPおよびp型InGaAsを成
長させる工程を表わす工程図。
【図14】本発明に従って受信用光電集積素子を製造す
る工程のうち、p型InGaAs層を選択エッチングす
る工程を表わす工程図。
る工程のうち、p型InGaAs層を選択エッチングす
る工程を表わす工程図。
【図15】本発明に従って受信用光電集積素子を製造す
る工程のうち、電極蒸着工程を表わす工程図。
る工程のうち、電極蒸着工程を表わす工程図。
【図16】本発明に従って受信用光電集積素子を製造す
る工程のうち、p型InGaAs層およびp型InP層
を選択エッチングする工程を表わす工程図。
る工程のうち、p型InGaAs層およびp型InP層
を選択エッチングする工程を表わす工程図。
【図17】本発明に従って受信用光電集積素子を製造す
る工程のうち、n型金属を蒸着する工程を表わす工程
図。
る工程のうち、n型金属を蒸着する工程を表わす工程
図。
【図18】本発明に従って受信用光電集積素子を製造す
る工程のうち、ポリイミドのコーティング及びその一部
の除去の工程を表わす工程図。
る工程のうち、ポリイミドのコーティング及びその一部
の除去の工程を表わす工程図。
【図19】本発明に従って受信用光電集積素子を製造す
る工程のうち、電気配線を行なう工程を表わす工程図。
る工程のうち、電気配線を行なう工程を表わす工程図。
1…基板、2…チャンネル層、3…阻止層、4…InG
aAs層、5…p型InP層、6…p型InGaAs
層、7a,7b…電極、8a,8b,8c,8d…金
属、9…ポリイミド、11…配線金属。
aAs層、5…p型InP層、6…p型InGaAs
層、7a,7b…電極、8a,8b,8c,8d…金
属、9…ポリイミド、11…配線金属。
Claims (8)
- 【請求項1】一つの基板上に、光検出器とトランジスタ
とを形成する光電集積素子において、光検出器は、 半絶縁基板(1)の所定の深さまでエッチ
ングされた領域上に、n型チャンネル層(2)、エッチ
ング阻止層(3)、吸収層(4)が、メサ(mesa)
型で形成され、かつ、吸収層(4)上にP型InP層
(5)が形成された構造を有し、 トランジスタは、自己整列型接合型トランジスタであ
り、 上記半絶縁基板(1)のエッチングされない領域上
に、n型チャンネル層(2)、エッチング阻止層(3)
及びP型InP層(5)が順次形成され、このP型In
P層(5)上に、逆メサ型の形態を有するP型層(6)
が形成され、かつ、逆メサ型の形態を有するP型層
(6)上およびn型チャンネル層(2)上に電極が自己
整列に形成されたことを特徴とする受信用光電集積素
子。 - 【請求項2】一つの基板上に、光検出器とトランジスタ
とを形成する受信用光電集積回路の製造方法において、 半絶縁基板(1)上に、上記光検出器の形成部分を選択
エッチング溶液に所定の深さまでエッチングする第1工
程と、 上記エッチングされた半絶縁基板(1)上に、n型チャ
ンネル層(2)と、エッチング阻止層(3)及び吸収層
(4)とを順次形成する第2工程と、 上記光検出器の形成部分を除外して、上記吸収層(4)
を、選択エッチング溶液により除去する第3工程と、 上記光検出器とトランジスタの電気的絶縁のために、二
つの素子が形成された部分の間で、上記エッチング阻止
層(3)とn型チェンネル(2)を順次除去する第4工
程と、 露出された基板(1)上全体に、P型InP層(5)と
P型InGaAs層(6)を順次形成する第5工程と、 リソグラフィ(Lithography)方法によって
感光物質をエッチングマスクとして、光検出器形成部分
に位置する上記P型InGaAs層(6)を選択的にエ
ッチングする第6工程と、 上記光検出器の形成位置に有する上記P型InP層
(5)上に、および、上記トランジスタ形成位置に有す
る上記P型InGaAs層(6)上に、P型電極(7a
〜7b)を形成する第7工程と、 リソグラフィ方法によって、感光物質をエッチングマス
クを用いて光検出器形成部分を覆って、同時に、ゲート
用上記P型電極(7b)をマスクとして、上記P型In
GaAs層(6)とP型InP層(5)及びエッチング
阻止層(3)を除去する第8工程と、 上記n型チャンネル層(2)と上記P型電極(7b)上
に、n型金属(8a〜8d)を蒸着して、光検出器とト
ランジスタのソース及びドレインの抵抗接触を形成する
第9工程と、 ポリイミド(Polyimide)(9)をコーティン
グ(Coating)した後、上記光検出器の電極(7
a,8a)及び光吸収部分(10)とトランジスタのソ
ース(8b)及びドレイン(8d)の形成部分の、ポリ
イミドをエッチングする第10工程と、 上記光検出器の電極(7a,8a)及び上記トランジス
タのソース(8b)及びドレイン(8d)の形成部分に
配線金属を形成する第11工程とを含み、 上記第8工程では、トランジスタの形成位置に存在する
上記P型InGaAs層(6)をエッチングにより逆メ
サ形態とすること を特徴とする光電集積素子の製造方
法。 - 【請求項3】請求項2において、上記第8工程では、上
記P型InGaAs層(6)を異方性エッチングするこ
とにより逆メサ形態とし、上記InP層(5)を直角状
態にエッチングすることを特徴とする光電集積素子の製
造方法。 - 【請求項4】請求項2において、 上記第2工程で形成された吸収層(4)は、InGaA
sP層であることを特徴とする光電集積素子の製造方
法。 - 【請求項5】一つの基板上に光検出器とトランジスタを
形成する受信用光集積回路の製造方法において、 半絶縁基板(1)上で上記光検出器の形成部分を選択エ
ッチング溶液に所定の深さまでエッチングして設ける第
1工程と、 上記エッチングされた半絶縁基板(1)上に、n型チャ
ンネル層(2)とエッチング阻止層(3)及び吸収層
(4)を順次形成する第2工程と、 上記光検出器の形成部分を除外して、上記吸収層(4)
を選択エッチング溶液で除去する第3工程と、 上記光検出器とトランジスタの電気的絶縁のために、2
素子が形成される部分の間で、上記エッチング阻止層
(3)とn型チャンネル層(2)を順次除去する第4工
程と、 露出された基板(1)上、全体に、1.1μm対バンド
ギャブ(bandgab)のP型InGaAsP層を形
成する第5工程と、 上記光検出器の形成位置に有する上記InGaAsP層
上に、P型電極(7a〜7c)を形成する第6工程と、 リソグラフィ方法により、感光物質をエッチングマスク
に用いて光検出器形成部分を覆って、同時にゲート用上
記P型電極(7b)をマスクとして、上記InGaAs
P及びエッチング阻止層(3)を除去する第7工程と、 上記n型チャンネル(2)と上記P型電極(7b)上に
n型金属を蒸着して、光検出器とトランジスタのソース
及びドレインの抵抗接触を形成する第8工程と、 ポリイミドをコーティングした後、上記光検出器の電極
及び光吸収部分と上記トランジスタのソース及びドレイ
ンの形成部分のポリイミドをエッチングする第9工程
と、 上記光検出器の電極及び上記トランジスタのソース及び
ドレインの形成部分に配線金属を形成する第10工程と
を含み、 上記第7行程では、トランジスタの形成位置に存在する
上記InGaAsPを異方性エッチングして、逆メサ形
態とすること を特徴とする光電集積素子の製造方法。 - 【請求項6】一つの基板上に光検出器とトランジスタを
形成する受信用光電集積回路の製造方法において、 GaAs半絶縁基板(1)上で上記光検出器の形成部分
を選択エッチング溶液で所定の深さまでエッチングして
設ける第1工程と、 上記エッチングされたGaAs半絶縁基板(1)上に、
n型GaAsチャンネル層(2)とAlGaAsエッチ
ング阻止層(3)及びGaAs吸収層(4)を順次形成
する第2工程と、 上記光検出器の形成部分を除外して、上記吸収層(4)
を選択エッチング溶液に除去する第3工程と、 上記光検出器とトランジスタの電気的絶縁のために、2
素子が形成される部分の間に上記エッチング阻止層
(3)とn型チャンネル層(2)を順次除去する第4工
程と、 露出された基板(1)上、全体に、P型GaAlAs
(5)とP型GaAs層(6)を順次形成する第5工程
と、 リソグラフィ方法によって、感光物質をエッチングマス
クとして光検出器形成部分に位置するP型GaAs層
(6)を選択的にエッチングする第6工程と、 上記光検出器の形成位置に有する上記P型GaAlAs
層上に、および、上記トランジスタ形成位置に有する上
記P型GaAs層(6)上に、P型電極(7a〜7c)
を形成する第7工程と、 リソグラフィ方法により、感光物質をエッチングマスク
に用いて光検出器形成部分を覆って、同時に、ゲート用
上記P型電極(7c)をマスクとして、上記P型GaA
s層(6)とP型GaAlAs(5)及びエッチング阻
止層(3)を除去する第8工程と、 上記n型チャンネル(2)と上記P型電極(7c)上
に、n型金属を蒸着して、光検出器とトランジスタのソ
ース及びドレインの抵抗接触を形成する第9工程と、 ポリイミドをコーティングした後、上記光検出器の電極
及び光吸収部分と上記トランジスタのソース及びドレイ
ンの形成部分のポリイミドをエッチングする第10工程
と、 上記光検出器の電極及び上記トランジスタのソース及び
ドレインの形成部分に配線金属を形成する第11工程と
を含み、 上記第8行程では、トランジスタの形成位置に存在する
上記GaAsを異方性エッチングして、逆メサ形態とす
ること を特徴とする光集積素子の製造方法。 - 【請求項7】請求項1において、光検出器の吸収層
(4)の上面と、トランジスタのエッチング阻止層
(3)の上面とが同じ高さにあること を特徴とする受信
用光電集積素子。 - 【請求項8】請求項1または7において、逆メサ型の形
態を有するP型層(6)は、P型InGaAs、P型I
nGaAsPおよびP型GaAsのうちいずれかで構成
される層である受信用光電集積素子。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR91-21083 | 1991-11-25 | ||
KR1019910021083A KR950000522B1 (ko) | 1991-11-25 | 1991-11-25 | 수신용 광전집적 소자 및 그 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05226598A JPH05226598A (ja) | 1993-09-03 |
JP2580451B2 true JP2580451B2 (ja) | 1997-02-12 |
Family
ID=19323393
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4314764A Expired - Lifetime JP2580451B2 (ja) | 1991-11-25 | 1992-11-25 | 受信用光電集積素子及びその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5242839A (ja) |
JP (1) | JP2580451B2 (ja) |
KR (1) | KR950000522B1 (ja) |
Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5443685A (en) * | 1993-11-01 | 1995-08-22 | At&T Corp. | Composition and method for off-axis growth sites on nonpolar substrates |
US5483085A (en) * | 1994-05-09 | 1996-01-09 | Motorola, Inc. | Electro-optic integrated circuit with diode decoder |
US5589404A (en) * | 1994-08-01 | 1996-12-31 | Lucent Technologies Inc. | Monolithically integrated VLSI optoelectronic circuits and a method of fabricating the same |
EP0710984B1 (en) | 1994-11-02 | 2001-08-08 | Trw Inc. | Method of fabricating monolithic multifunction integrated circuit devices |
US5535231A (en) * | 1994-11-08 | 1996-07-09 | Samsung Electronics Co., Ltd. | Optoelectronic circuit including heterojunction bipolar transistor laser and photodetector |
US5472886A (en) * | 1994-12-27 | 1995-12-05 | At&T Corp. | Structure of and method for manufacturing an LED |
US5621227A (en) * | 1995-07-18 | 1997-04-15 | Discovery Semiconductors, Inc. | Method and apparatus for monolithic optoelectronic integrated circuit using selective epitaxy |
DE19530525A1 (de) * | 1995-08-19 | 1997-02-20 | Daimler Benz Ag | Schaltkreis mit monolithisch integrierter PIN-/Schottky-Diodenanordnung |
US5798283A (en) * | 1995-09-06 | 1998-08-25 | Sandia Corporation | Method for integrating microelectromechanical devices with electronic circuitry |
US5963788A (en) * | 1995-09-06 | 1999-10-05 | Sandia Corporation | Method for integrating microelectromechanical devices with electronic circuitry |
US6012336A (en) * | 1995-09-06 | 2000-01-11 | Sandia Corporation | Capacitance pressure sensor |
KR0172797B1 (ko) * | 1995-10-16 | 1999-03-30 | 김주용 | 레이저 다이오드 및 그 제조방법 |
EP0965980A1 (en) * | 1998-06-19 | 1999-12-22 | Deutsche Thomson-Brandt Gmbh | Device for amplifying and converting current signals into voltage signals |
US6218719B1 (en) * | 1998-09-18 | 2001-04-17 | Capella Microsystems, Inc. | Photodetector and device employing the photodetector for converting an optical signal into an electrical signal |
US6580139B1 (en) | 2000-07-20 | 2003-06-17 | Emcore Corporation | Monolithically integrated sensing device and method of manufacture |
KR100532281B1 (ko) * | 2003-05-26 | 2005-11-29 | 삼성전자주식회사 | 면굴절 입사형 수광소자 및 그 제조방법 |
US8552435B2 (en) * | 2010-07-21 | 2013-10-08 | Cree, Inc. | Electronic device structure including a buffer layer on a base layer |
US9935151B2 (en) | 2013-09-25 | 2018-04-03 | Princeton Infrared Technologies, Inc. | Low noise InGaAs photodiode array |
JP6267403B1 (ja) | 2014-11-24 | 2018-01-24 | アーティラックス インコーポレイテッドArtilux Inc. | 同じ基板上でトランジスタと共に光検出器を製作するためのモノリシック集積技法 |
EP3586365A1 (en) | 2017-02-23 | 2020-01-01 | IRIS Industries SA | Short-wave infrared detector array and method for the manufacturing thereof |
US11309412B1 (en) * | 2017-05-17 | 2022-04-19 | Northrop Grumman Systems Corporation | Shifting the pinch-off voltage of an InP high electron mobility transistor with a metal ring |
CN112071869B (zh) * | 2020-08-28 | 2022-09-30 | 深圳市奥伦德元器件有限公司 | 用于固态继电器的光伏驱动器及其制备方法 |
CN112992677B (zh) * | 2021-02-07 | 2023-12-01 | 中国人民武装警察部队工程大学 | 异质InP-GeSn-InP深槽保护PiN二极管阵列的制备方法及其器件 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5197369A (en) * | 1975-02-21 | 1976-08-26 | Handotaisoshino denkyokuno seizohoho | |
US4719498A (en) * | 1984-05-18 | 1988-01-12 | Fujitsu Limited | Optoelectronic integrated circuit |
JPS6178174A (ja) * | 1984-09-25 | 1986-04-21 | Nec Corp | 接合ゲ−ト型電界効果トランジスタ |
DE3751243T2 (de) * | 1986-02-18 | 1995-08-31 | Toshiba Kawasaki Kk | Opto-elektronisches Bauelement und Verfahren zu seiner Herstellung. |
US4774205A (en) * | 1986-06-13 | 1988-09-27 | Massachusetts Institute Of Technology | Monolithic integration of silicon and gallium arsenide devices |
JPH0276223A (ja) * | 1988-08-05 | 1990-03-15 | Siemens Ag | 金属接触の製造方法と装置 |
US4879250A (en) * | 1988-09-29 | 1989-11-07 | The Boeing Company | Method of making a monolithic interleaved LED/PIN photodetector array |
EP0392480B1 (en) * | 1989-04-12 | 1997-03-12 | Sumitomo Electric Industries, Ltd. | Method of manufacturing a semiconductor integrated circuit device |
JPH06105781B2 (ja) * | 1989-04-25 | 1994-12-21 | 住友電気工業株式会社 | 集積回路の製造方法 |
EP0405214A3 (en) * | 1989-06-27 | 1991-06-05 | Siemens Aktiengesellschaft | Pin-fet combination with buried p-type layer |
-
1991
- 1991-11-25 KR KR1019910021083A patent/KR950000522B1/ko not_active IP Right Cessation
-
1992
- 1992-11-25 JP JP4314764A patent/JP2580451B2/ja not_active Expired - Lifetime
- 1992-11-25 US US07/981,865 patent/US5242839A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR930011314A (ko) | 1993-06-24 |
JPH05226598A (ja) | 1993-09-03 |
KR950000522B1 (ko) | 1995-01-24 |
US5242839A (en) | 1993-09-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2580451B2 (ja) | 受信用光電集積素子及びその製造方法 | |
US5063426A (en) | InP/InGaAs monolithic integrated photodetector and heterojunction bipolar transistor | |
US4593457A (en) | Method for making gallium arsenide NPN transistor with self-aligned base enhancement to emitter region and metal contact | |
US4814847A (en) | Ingaas semiconductor structures | |
KR920009898B1 (ko) | 수신용 광전집적회로 및 그 제조방법 | |
US6800914B2 (en) | Semiconductor photodetector device and manufacturing method thereof | |
US4771325A (en) | Integrated photodetector-amplifier device | |
KR100303471B1 (ko) | 애벌란치형 광검출기 및 제작 방법 | |
US5275968A (en) | Method of producing a semiconductor light emitting device disposed in an insulating substrate | |
US5100833A (en) | Method of producing a semiconductor light emitting device disposed in an insulating substrate | |
US5837570A (en) | Heterostructure semiconductor device and method of fabricating same | |
US5194399A (en) | Method of producing a semiconductor light emitting device disposed in an insulating substrate | |
KR100249785B1 (ko) | 수평 구조의 피아이엔 광 다이오드와 이종접합 쌍극자 트랜지스터의 결합 소자 및 그 제조방법 | |
KR960015270B1 (ko) | 수신용 단일칩 광전집적회로의 반도체 제조방법 | |
US20020197016A1 (en) | Photodetector having a waveguide and resonant coupler and a method of manufacture therefor | |
KR920005128B1 (ko) | 접합형 전계효과 트랜지스터 제조방법 | |
US5116772A (en) | Method for manufacturing a junction field effect transisor | |
KR19990021365A (ko) | 광전자 집적 회로의 제조방법 | |
JP2670525B2 (ja) | 受光素子およびその製造方法 | |
JPH02253666A (ja) | 半導体受光素子 | |
JPH06112516A (ja) | 半導体受光素子 | |
JPH0226083A (ja) | プレーナ型受光素子及びその製造方法 | |
JPH0832097A (ja) | 受光素子の製造方法 | |
JPH0691231B2 (ja) | 光半導体装置の製造方法 | |
JPH05136447A (ja) | 半導体受光素子 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960820 |