JP2580338Y2 - アナログ/ディジタル変換器のテスト装置 - Google Patents
アナログ/ディジタル変換器のテスト装置Info
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- JP2580338Y2 JP2580338Y2 JP1992031418U JP3141892U JP2580338Y2 JP 2580338 Y2 JP2580338 Y2 JP 2580338Y2 JP 1992031418 U JP1992031418 U JP 1992031418U JP 3141892 U JP3141892 U JP 3141892U JP 2580338 Y2 JP2580338 Y2 JP 2580338Y2
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- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
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- H03M1/10—Calibration or testing
- H03M1/1071—Measuring or testing
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Description
【0001】
【産業上の利用分野】本考案はアナログ/ディジタル変
換器内蔵型ワンチップマイクロコンピュータ(One−
chip Micro−computer)中のアナロ
グ/ディジタル(A/D)変換器のテスト装置に関する
もので、詳しくは機能テスト段階(Function
Test Step)時にディジタルパート(Par
t)をすべてテストしてアナログ/ディジタル変換器の
ディジタルパートのすべての故障を検証し得るようにし
たアナログ/ディジタル変換器のテスト装置に関するも
のである。
換器内蔵型ワンチップマイクロコンピュータ(One−
chip Micro−computer)中のアナロ
グ/ディジタル(A/D)変換器のテスト装置に関する
もので、詳しくは機能テスト段階(Function
Test Step)時にディジタルパート(Par
t)をすべてテストしてアナログ/ディジタル変換器の
ディジタルパートのすべての故障を検証し得るようにし
たアナログ/ディジタル変換器のテスト装置に関するも
のである。
【0002】
【従来の技術】従来、アナログ/ディジタル変換器のテ
スト装置は、添付した図面の図2に示すように、マイク
ロコンピュータの内部データバス9を通じて入力される
アナログ入力選択データを貯蔵するアナログ入力選択レ
ジスタ1と、該アナログ入力選択レジスタ1の出力デー
タに基づいてアナログ入力端子(AIN1−AIN4)
を選択するマルチプレクサ2と、該マルチプレクサ2か
ら選択されたアナログ入力信号を基準電圧(Vref)
と比較する比較器6と、前記マイクロコンピュータから
内部データバス9を通じて入力されるA/D変換周期テ
ストデータを貯蔵するA/D変換周期レジスタ3と、該
A/D変換周期レジスタ3に貯蔵されたA/D変換周期
テストデータに基づいて前記比較器6のイネーブルを制
御するためのA/D変換周期信号および前記基準電圧
(Vref)を発生させるためのA/D変換基準データ
を出力するとともに前記比較器6の出力電圧をディジタ
ルデータに変換させて結果データに出力するコントロー
ルロジック部4と、1ビットの変換が終わったときごと
に前記コントロールロジック部4から出力されたA/D
変換基準データをアナログ電圧に変換させて前記比較器
6に基準電圧(Vref)として出力するD/A変換器
7と、前記コントロールロジック部4より順次に出力さ
れる8ビットのディジタルデータを貯蔵するA/D変換
結果レジスタ5と、前記コントロールロジック部4から
8ビットのA/D変換データが出力されるとインタラプ
ト信号を発生するインタラプト発生部8とから構成され
ている。
スト装置は、添付した図面の図2に示すように、マイク
ロコンピュータの内部データバス9を通じて入力される
アナログ入力選択データを貯蔵するアナログ入力選択レ
ジスタ1と、該アナログ入力選択レジスタ1の出力デー
タに基づいてアナログ入力端子(AIN1−AIN4)
を選択するマルチプレクサ2と、該マルチプレクサ2か
ら選択されたアナログ入力信号を基準電圧(Vref)
と比較する比較器6と、前記マイクロコンピュータから
内部データバス9を通じて入力されるA/D変換周期テ
ストデータを貯蔵するA/D変換周期レジスタ3と、該
A/D変換周期レジスタ3に貯蔵されたA/D変換周期
テストデータに基づいて前記比較器6のイネーブルを制
御するためのA/D変換周期信号および前記基準電圧
(Vref)を発生させるためのA/D変換基準データ
を出力するとともに前記比較器6の出力電圧をディジタ
ルデータに変換させて結果データに出力するコントロー
ルロジック部4と、1ビットの変換が終わったときごと
に前記コントロールロジック部4から出力されたA/D
変換基準データをアナログ電圧に変換させて前記比較器
6に基準電圧(Vref)として出力するD/A変換器
7と、前記コントロールロジック部4より順次に出力さ
れる8ビットのディジタルデータを貯蔵するA/D変換
結果レジスタ5と、前記コントロールロジック部4から
8ビットのA/D変換データが出力されるとインタラプ
ト信号を発生するインタラプト発生部8とから構成され
ている。
【0003】このように構成された従来のアナログ/デ
ィジタル変換器のテスト装置は、図2に示すように、マ
イクロコンピュータの内部データバス9より入力される
アナログ入力選択データがアナログ入力選択レジスタ1
に順次に貯蔵され、該アナログ入力レジスタ1に貯蔵さ
れたアナログ入力選択データに基づいてマルチプレクサ
2がアナログ入力端子(AIN1−AIN4)を選択
し、選択されたアナログ入力端子を通じて入力されたア
ナログ入力信号は比較器6で基準電圧(Vref)と比
較されてコントロールロジック部4に入力される。
ィジタル変換器のテスト装置は、図2に示すように、マ
イクロコンピュータの内部データバス9より入力される
アナログ入力選択データがアナログ入力選択レジスタ1
に順次に貯蔵され、該アナログ入力レジスタ1に貯蔵さ
れたアナログ入力選択データに基づいてマルチプレクサ
2がアナログ入力端子(AIN1−AIN4)を選択
し、選択されたアナログ入力端子を通じて入力されたア
ナログ入力信号は比較器6で基準電圧(Vref)と比
較されてコントロールロジック部4に入力される。
【0004】このとき、前記マイクロコンピュータから
内部データバス9を通じて入力されるA/D変換周期テ
ストデータがA/D変換周期選択レジスタ3に貯蔵さ
れ、該A/D変換周期レジスタ3に貯蔵されたA/D変
換周期テストデータに基づいてコントロールロジック部
4から前記比較器6のイネーブル制御のためのA/D変
換周期および前記基準電圧(Vref)発生のためのA
/D変換基準データが出力されるので、1ビットの変換
が終わったときごとに前記コントロールロジック部4か
ら出力されたA/D変換基準データがD/A変換器7を
通じてアナログ電圧に変換されて前記比較器6に基準電
圧(Vref)として入力される。
内部データバス9を通じて入力されるA/D変換周期テ
ストデータがA/D変換周期選択レジスタ3に貯蔵さ
れ、該A/D変換周期レジスタ3に貯蔵されたA/D変
換周期テストデータに基づいてコントロールロジック部
4から前記比較器6のイネーブル制御のためのA/D変
換周期および前記基準電圧(Vref)発生のためのA
/D変換基準データが出力されるので、1ビットの変換
が終わったときごとに前記コントロールロジック部4か
ら出力されたA/D変換基準データがD/A変換器7を
通じてアナログ電圧に変換されて前記比較器6に基準電
圧(Vref)として入力される。
【0005】したがって、マルチプレクサ2により選択
されたアナログ入力信号と基準電圧(Vref)が比較
器6で比較されて二進信号としてコントロールロジック
部4に入力され、該コントロールロジック部4を通じて
ディジタルデータに変換された後、順次にA/D結果レ
ジスタ5に貯蔵される。このような過程を8回繰返すと
8ビットのデータ変換が完了されてA/D結果レジスタ
5には最上位ビット(MSB)から最下位ビット(LS
B)までの8ビットデータが順次に貯蔵される。
されたアナログ入力信号と基準電圧(Vref)が比較
器6で比較されて二進信号としてコントロールロジック
部4に入力され、該コントロールロジック部4を通じて
ディジタルデータに変換された後、順次にA/D結果レ
ジスタ5に貯蔵される。このような過程を8回繰返すと
8ビットのデータ変換が完了されてA/D結果レジスタ
5には最上位ビット(MSB)から最下位ビット(LS
B)までの8ビットデータが順次に貯蔵される。
【0006】したがって、インタラプト発生部8は最上
位ビット(MSB)から最下位ビット(LSB)までの
8ビットデータ変換が完了されたことを示すインタラプ
ト信号を発生し、このときマイクロコンピュータが内部
データバス9を通じてA/D結果レジスタ5に貯蔵され
た8ビットのデータを読取ることによりアナログ/ディ
ジタル変換ロジックに対する検証をする。
位ビット(MSB)から最下位ビット(LSB)までの
8ビットデータ変換が完了されたことを示すインタラプ
ト信号を発生し、このときマイクロコンピュータが内部
データバス9を通じてA/D結果レジスタ5に貯蔵され
た8ビットのデータを読取ることによりアナログ/ディ
ジタル変換ロジックに対する検証をする。
【0007】
【考案が解決しようとする課題】しかしながら、このよ
うな従来のアナログ/ディジタル変換器内蔵型マイクロ
コンピュータのテスト装置は多くのテスト時間を必要と
するアナログとディジタルが混在するシステムであるの
で、マイクロコンピュータの全体テスト流れ中機能テス
ト段階ではテストが不可能なロジックが多くなる問題点
があった。
うな従来のアナログ/ディジタル変換器内蔵型マイクロ
コンピュータのテスト装置は多くのテスト時間を必要と
するアナログとディジタルが混在するシステムであるの
で、マイクロコンピュータの全体テスト流れ中機能テス
ト段階ではテストが不可能なロジックが多くなる問題点
があった。
【0008】すなわち、比較器6と、コントロールロジ
ック部4の一部、A/D結果レジスタ5およびD/A変
換器7などのテストが不可能になり、このためにマイク
ロコンピュータの機能テスト段階でマイクロコンピュー
タに内蔵されたアナログ/ディジタル変換器の欠点を検
証し得る確率が滅多にないから正確性テスト段階(Ac
curacy Test Step)に依存すべきであ
るので、テスト時間が多くかかってテスト経費が多く所
要される問題点があった。
ック部4の一部、A/D結果レジスタ5およびD/A変
換器7などのテストが不可能になり、このためにマイク
ロコンピュータの機能テスト段階でマイクロコンピュー
タに内蔵されたアナログ/ディジタル変換器の欠点を検
証し得る確率が滅多にないから正確性テスト段階(Ac
curacy Test Step)に依存すべきであ
るので、テスト時間が多くかかってテスト経費が多く所
要される問題点があった。
【0009】本考案は従来の前記問題に鑑みてなされた
もので、アナログ/ディジタル変換器が内蔵されたワン
チップマイクロコンピュータの機能テスト段階でマイク
ロコンピュータに内蔵されたアナログ/ディジタル変換
器の故障を検出し得るようにするアナログ/ディジタル
変換器のテスト装置を提供することをその目的とする。
もので、アナログ/ディジタル変換器が内蔵されたワン
チップマイクロコンピュータの機能テスト段階でマイク
ロコンピュータに内蔵されたアナログ/ディジタル変換
器の故障を検出し得るようにするアナログ/ディジタル
変換器のテスト装置を提供することをその目的とする。
【0010】本考案の他の目的は短時間にマイクロコン
ピュータに内蔵されたアナログ/ディジタル変換器のア
ナログパートとディジタルパートとを区別して故障を検
出し得るようにしたアナログ/ディジタル変換器のテス
ト装置を提供することである。
ピュータに内蔵されたアナログ/ディジタル変換器のア
ナログパートとディジタルパートとを区別して故障を検
出し得るようにしたアナログ/ディジタル変換器のテス
ト装置を提供することである。
【0011】
【課題を解決するための手段】このような目的を有する
本考案は、マイクロコンピュータの内部データバスを通
じて入力されるアナログ入力選択データを貯蔵するアナ
ログ入力選択部と、該アナログ入力選択部の出力データ
に基づいてアナログ入力端子(AIN1−AIN4)を
選択する第1マルチプレクサと、該第1マルチプレクサ
により選択されたアナログ入力信号を基準電圧(Vre
f)と比較する比較器と、A/D変換基準データをアナ
ログ電圧に変換させて前記比較器で基準電圧(Vre
f)として出力するD/A変換器とからなって、前記マ
イクロコンピュータのアナログ入力選択データに基づい
てアナログ入力信号を選択し、基準データを基準電圧
(Vref)に変換させ、該基準電圧と前記選択された
アナログ入力信号とを比較するアナログ処理部と、前記
マイクロコンピュータから内部データバスを通じてA/
D変換周期データを入力して貯蔵するA/D変換周期設
定部と、該A/D変換周期設定部に貯蔵されたA/D変
換周期テストデータに基づいて前記比較器のイネーブル
制御信号を出力し、セルフテストデータロード部のセル
フテストデータ出力のためのクロック信号を発生させ、
前記セルフテストデータロード部によりロードされたセ
ルフテストデータまたは前記アナログ処理部の出力信号
をディジタルデータに変換させた後A/D変換結果デー
タとして出力するコントロールロジック部と、該コント
ロールロジック部より順次に出力される8ビットのA/
D変換結果データを貯蔵し、前記基準電圧(Vref)
を発生させるための基準データを出力し、前記アナログ
処理部の出力信号をディジタルデータに変換させて結果
データとして貯蔵し、8ビットデータ変換が完了された
後インタラプトを発生させてその結果データをマイクロ
コンピュータが読めるようにするディジタル処理部と、
前記マイクロコンピュータから内部データバスを通じて
テストモードデータを入力してセルフテストモードを設
定するセルフテストモード設定部と、該セルフテストモ
ード設定部の制御を受け、前記ディジタル処理部のコン
トロールロジック部より送信クロック信号が印加され、
前記データバスを通じて入力されるセルフテストデータ
を貯蔵した後その貯蔵されたセルフテストデータを出力
させるセルフテストデータ貯蔵部と、前記データバスよ
りA/D変換開始信号を入力して開始フラグをセッティ
ングして前記ディジタル処理部に制御出力する開始フラ
グセッティング部と、前記セルフテストモード設定部の
設定モードによりスイッチングされて前記比較器の出力
信号または前記セルフテストデータ貯蔵部の出力データ
を選択する第2マルチプレクサとからなって、前記マイ
クロコンピュータのデータに基づいてセルフテストモー
ドを設定するとともにセルフテストデータを貯蔵し、セ
ルフテストモードでセルフテストデータを前記アナログ
処理部の出力信号の代わりに選択して前記ディジタル処
理部にロードさせてそのディジタル処理部の故障を検証
し得るようにするセルフテストデータロード部と、を備
えて本考案のA/D変換器のテスト装置が構成されるこ
とにより本考案の目的が達成される。
本考案は、マイクロコンピュータの内部データバスを通
じて入力されるアナログ入力選択データを貯蔵するアナ
ログ入力選択部と、該アナログ入力選択部の出力データ
に基づいてアナログ入力端子(AIN1−AIN4)を
選択する第1マルチプレクサと、該第1マルチプレクサ
により選択されたアナログ入力信号を基準電圧(Vre
f)と比較する比較器と、A/D変換基準データをアナ
ログ電圧に変換させて前記比較器で基準電圧(Vre
f)として出力するD/A変換器とからなって、前記マ
イクロコンピュータのアナログ入力選択データに基づい
てアナログ入力信号を選択し、基準データを基準電圧
(Vref)に変換させ、該基準電圧と前記選択された
アナログ入力信号とを比較するアナログ処理部と、前記
マイクロコンピュータから内部データバスを通じてA/
D変換周期データを入力して貯蔵するA/D変換周期設
定部と、該A/D変換周期設定部に貯蔵されたA/D変
換周期テストデータに基づいて前記比較器のイネーブル
制御信号を出力し、セルフテストデータロード部のセル
フテストデータ出力のためのクロック信号を発生させ、
前記セルフテストデータロード部によりロードされたセ
ルフテストデータまたは前記アナログ処理部の出力信号
をディジタルデータに変換させた後A/D変換結果デー
タとして出力するコントロールロジック部と、該コント
ロールロジック部より順次に出力される8ビットのA/
D変換結果データを貯蔵し、前記基準電圧(Vref)
を発生させるための基準データを出力し、前記アナログ
処理部の出力信号をディジタルデータに変換させて結果
データとして貯蔵し、8ビットデータ変換が完了された
後インタラプトを発生させてその結果データをマイクロ
コンピュータが読めるようにするディジタル処理部と、
前記マイクロコンピュータから内部データバスを通じて
テストモードデータを入力してセルフテストモードを設
定するセルフテストモード設定部と、該セルフテストモ
ード設定部の制御を受け、前記ディジタル処理部のコン
トロールロジック部より送信クロック信号が印加され、
前記データバスを通じて入力されるセルフテストデータ
を貯蔵した後その貯蔵されたセルフテストデータを出力
させるセルフテストデータ貯蔵部と、前記データバスよ
りA/D変換開始信号を入力して開始フラグをセッティ
ングして前記ディジタル処理部に制御出力する開始フラ
グセッティング部と、前記セルフテストモード設定部の
設定モードによりスイッチングされて前記比較器の出力
信号または前記セルフテストデータ貯蔵部の出力データ
を選択する第2マルチプレクサとからなって、前記マイ
クロコンピュータのデータに基づいてセルフテストモー
ドを設定するとともにセルフテストデータを貯蔵し、セ
ルフテストモードでセルフテストデータを前記アナログ
処理部の出力信号の代わりに選択して前記ディジタル処
理部にロードさせてそのディジタル処理部の故障を検証
し得るようにするセルフテストデータロード部と、を備
えて本考案のA/D変換器のテスト装置が構成されるこ
とにより本考案の目的が達成される。
【0012】
【実施例】以下、このように構成された本考案を添付図
面に基づいて詳しく説明すると次のようである。
面に基づいて詳しく説明すると次のようである。
【0013】本考案によるアナログ/ディジタル変換器
のテスト装置は、図1に示すように、マイクロコンピュ
ータのアナログ入力選択データに基づいてアナログ入力
信号を選択し、基準データを基準電圧(Vref)に変
換させ、該基準電圧(Vref)と前記選択されたアナ
ログ入力信号とを比較器14を通じて比較するアナログ
処理部10と、マイクロコンピュータのアナログ/ディ
ジタル変換周期選択データに基づいて前記比較器14の
イネーブルを制御し、前記基準電圧(Vref)を発生
させるための基準データを出力し、前記アナログ処理部
10の出力信号をディジタルに変換させて結果データと
して貯蔵し、8ビットデータ変換が完了された後インタ
ラプトを発生させてその結果データをマイクロコンピュ
ータが読めるようにするディジタル処理部20と、マイ
クロコンピュータのデータに基づいてセルフテストモー
ドでセルフテストデータを前記アナログ処理部10の出
力信号の代わりに選択して選択ディジタル処理部20に
ロードさせてそのディジタル処理部20の故障を検証し
得るようにするセルフテストデータロード部30とを備
えて構成される。
のテスト装置は、図1に示すように、マイクロコンピュ
ータのアナログ入力選択データに基づいてアナログ入力
信号を選択し、基準データを基準電圧(Vref)に変
換させ、該基準電圧(Vref)と前記選択されたアナ
ログ入力信号とを比較器14を通じて比較するアナログ
処理部10と、マイクロコンピュータのアナログ/ディ
ジタル変換周期選択データに基づいて前記比較器14の
イネーブルを制御し、前記基準電圧(Vref)を発生
させるための基準データを出力し、前記アナログ処理部
10の出力信号をディジタルに変換させて結果データと
して貯蔵し、8ビットデータ変換が完了された後インタ
ラプトを発生させてその結果データをマイクロコンピュ
ータが読めるようにするディジタル処理部20と、マイ
クロコンピュータのデータに基づいてセルフテストモー
ドでセルフテストデータを前記アナログ処理部10の出
力信号の代わりに選択して選択ディジタル処理部20に
ロードさせてそのディジタル処理部20の故障を検証し
得るようにするセルフテストデータロード部30とを備
えて構成される。
【0014】前記アナログ処理部10は、マイクロコン
ピュータの内部データバス9を通じて入力されるアナロ
グ入力選択データを貯蔵するアナログ入力選択部11
と、該アナログ入力選択部11の出力データに基づいて
アナログ入力端子(AIN1−AIN4)を選択する第
1マルチプレクサ12と、該第1マルチプレクサ12に
より選択されたアナログ入力信号を基準電圧(Vre
f)と比較する比較器14と、A/D変換基準データを
アナログ電圧に変換させて前記比較器14に基準電圧
(Vref)として出力するD/A変換器13とから構
成される。
ピュータの内部データバス9を通じて入力されるアナロ
グ入力選択データを貯蔵するアナログ入力選択部11
と、該アナログ入力選択部11の出力データに基づいて
アナログ入力端子(AIN1−AIN4)を選択する第
1マルチプレクサ12と、該第1マルチプレクサ12に
より選択されたアナログ入力信号を基準電圧(Vre
f)と比較する比較器14と、A/D変換基準データを
アナログ電圧に変換させて前記比較器14に基準電圧
(Vref)として出力するD/A変換器13とから構
成される。
【0015】また、前記ディジタル処理部20は、前記
データバス9からA/D変換周期データを入力して貯蔵
するA/D変換周期設定部21と、該A/D変換周期設
定部21に貯蔵されたA/D変換周期テストデータに基
づいて前記比較器14のイネーブル制御信号を出力し、
前記セルフテストデータロード部30のセルフテストデ
ータ出力のためのクロック信号を発生させ、前記セルフ
テストデータロード部30によりロードされたセルフテ
ストデータまたは前記アナログ処理部10の出力信号を
ディジタルデータに変換させた後A/D変換結果データ
に出力するコントロールロジック部22と、該コントロ
ールロジック部22より順次に出力される8ビットのA
/D変換基準データを出力させるA/D変換結果データ
貯蔵部24と、前記コントロールロジック部22から8
ビットのA/D変換データの出力が完了されるとインタ
ラプト信号を発生するインタラプト発生部23とから構
成される。
データバス9からA/D変換周期データを入力して貯蔵
するA/D変換周期設定部21と、該A/D変換周期設
定部21に貯蔵されたA/D変換周期テストデータに基
づいて前記比較器14のイネーブル制御信号を出力し、
前記セルフテストデータロード部30のセルフテストデ
ータ出力のためのクロック信号を発生させ、前記セルフ
テストデータロード部30によりロードされたセルフテ
ストデータまたは前記アナログ処理部10の出力信号を
ディジタルデータに変換させた後A/D変換結果データ
に出力するコントロールロジック部22と、該コントロ
ールロジック部22より順次に出力される8ビットのA
/D変換基準データを出力させるA/D変換結果データ
貯蔵部24と、前記コントロールロジック部22から8
ビットのA/D変換データの出力が完了されるとインタ
ラプト信号を発生するインタラプト発生部23とから構
成される。
【0016】また、前記セルフテストデータロード部3
0は、前記マイクロコンピュータから内部データバス9
を通じてテストモードデータを入力してセルフテスティ
ングモードを設定するセルフテストモード設定部32
と、該セルフテストモード設定部32の制御を受け、前
記ディジタル処理部20のコントロールロジック部22
から送信クロック信号が印加され、前記データバス9を
通じて入力されるセルフテストデータを貯蔵した後その
貯蔵されたセルフテストデータを出力させるセルフテス
トデータ貯蔵部31と、前記マイクロコンピュータから
内部データバス9を通じてA/D変換開始信号が入力さ
れて開始フラグをセッティングさせて前記ディジタル処
理部20に制御出力する開始フラグセッティング部33
と、前記セルフテストモード設定部32の設定モードに
よりスイッチングされて前記比較器14の出力信号また
は前記セルフテストデータ貯蔵部31の出力データを選
択する第2マルチプレクサ34とから構成される。
0は、前記マイクロコンピュータから内部データバス9
を通じてテストモードデータを入力してセルフテスティ
ングモードを設定するセルフテストモード設定部32
と、該セルフテストモード設定部32の制御を受け、前
記ディジタル処理部20のコントロールロジック部22
から送信クロック信号が印加され、前記データバス9を
通じて入力されるセルフテストデータを貯蔵した後その
貯蔵されたセルフテストデータを出力させるセルフテス
トデータ貯蔵部31と、前記マイクロコンピュータから
内部データバス9を通じてA/D変換開始信号が入力さ
れて開始フラグをセッティングさせて前記ディジタル処
理部20に制御出力する開始フラグセッティング部33
と、前記セルフテストモード設定部32の設定モードに
よりスイッチングされて前記比較器14の出力信号また
は前記セルフテストデータ貯蔵部31の出力データを選
択する第2マルチプレクサ34とから構成される。
【0017】このように構成された本考案によるA/D
変換器のテスト装置の作用および効果を詳しく説明する
と次のようである。
変換器のテスト装置の作用および効果を詳しく説明する
と次のようである。
【0018】まず、アナログパートのテスト動作を説明
すると次のようである。アナログパートのテスト動作
は、マイクロコンピュータでテストしようとするアナロ
グ電圧をアナログ入力端子(AIN1−AIN4)にロ
ードさせ、マイクロコンピュータ内部のデータバス9を
通じてアナログ入力選択データとA/D変換周期選択デ
ータを出力させた後、テスト開始フラグをセットさせ
る。
すると次のようである。アナログパートのテスト動作
は、マイクロコンピュータでテストしようとするアナロ
グ電圧をアナログ入力端子(AIN1−AIN4)にロ
ードさせ、マイクロコンピュータ内部のデータバス9を
通じてアナログ入力選択データとA/D変換周期選択デ
ータを出力させた後、テスト開始フラグをセットさせ
る。
【0019】したがって、アナログ処理部10では前記
アナログ入力選択データがアナログ入力選択部11に貯
蔵され、該アナログ入力選択部11に貯蔵されたアナロ
グ入力選択データに基づいて第1マルチプレクサ12で
アナログ入力端子(AIN1−AIN4)を選択し、該
第1マルチプレクサ12により選択されたアナログ入力
端子(AIN1−AIN4)を通じて入力されたアナロ
グ入力信号(Vin)が比較器14の一側入力端子
(−)にロードされる。このとき、A/D変換基準デー
タがD/A変換器13を通じてアナログ基準電圧(Vr
ef)に変換されて前記比較器14の他側入力端子
(+)にロードされる。
アナログ入力選択データがアナログ入力選択部11に貯
蔵され、該アナログ入力選択部11に貯蔵されたアナロ
グ入力選択データに基づいて第1マルチプレクサ12で
アナログ入力端子(AIN1−AIN4)を選択し、該
第1マルチプレクサ12により選択されたアナログ入力
端子(AIN1−AIN4)を通じて入力されたアナロ
グ入力信号(Vin)が比較器14の一側入力端子
(−)にロードされる。このとき、A/D変換基準デー
タがD/A変換器13を通じてアナログ基準電圧(Vr
ef)に変換されて前記比較器14の他側入力端子
(+)にロードされる。
【0020】また、ディジタル処理部20では前記マイ
クロコンピュータからその内部データバスを通じてA/
D変換周期選択データが送出されると、そのA/D変換
周期選択データがA/D変換周期設定部21に貯蔵さ
れ、そのA/D変換周期選択データに基づいて前記マイ
クロコンピュータ22がA/D変換制御を行なう。
クロコンピュータからその内部データバスを通じてA/
D変換周期選択データが送出されると、そのA/D変換
周期選択データがA/D変換周期設定部21に貯蔵さ
れ、そのA/D変換周期選択データに基づいて前記マイ
クロコンピュータ22がA/D変換制御を行なう。
【0021】以後、前記マイクロコンピュータからA/
D変換開始データが出力されると、A/D変換開始フラ
グセッティング部33の開始フラグがセッティングさ
れ、そのA/D変換開始フラグのセッティングによりコ
ントロールロジック部22がA/D変換制御を行なう。
D変換開始データが出力されると、A/D変換開始フラ
グセッティング部33の開始フラグがセッティングさ
れ、そのA/D変換開始フラグのセッティングによりコ
ントロールロジック部22がA/D変換制御を行なう。
【0022】前記コントロールロジック部22では前記
A/D変換周期設定部21のデータに基づいて前記比較
器14のイネーブル制御信号が出力され、A/D変換基
準データが出力される。その結果、前記A/D変換基準
データはD/A変換器13を通じてアナログ基準電圧
(Vref)に変換されて前記比較器14の他側入力端
子(+)にロードされ、前記コントロールロジック部2
2のイネーブル制御信号により前記比較器14が動作さ
れてアナログ入力信号と基準電圧(Vref)が比較さ
れる。比較器14から出力された信号は第2マルチプレ
クサ34の一側入力端子に印加されるが、第2マルチプ
レクサ34はA/D変換セルフテストモード設定部32
に設定されたセルフテストモードにより選択スイッチン
グが制御される。セルフテストモードでない場合は前記
第2マルチプレクサ34により前記比較器14の出力信
号が選択されて前記コントロールロジック部22に入力
される。コントロールロジック部22では前記第2マル
チプレクサ34から入力された信号がディジタルデータ
に変換されてA/D変換結果データ貯蔵部24に出力さ
れる。
A/D変換周期設定部21のデータに基づいて前記比較
器14のイネーブル制御信号が出力され、A/D変換基
準データが出力される。その結果、前記A/D変換基準
データはD/A変換器13を通じてアナログ基準電圧
(Vref)に変換されて前記比較器14の他側入力端
子(+)にロードされ、前記コントロールロジック部2
2のイネーブル制御信号により前記比較器14が動作さ
れてアナログ入力信号と基準電圧(Vref)が比較さ
れる。比較器14から出力された信号は第2マルチプレ
クサ34の一側入力端子に印加されるが、第2マルチプ
レクサ34はA/D変換セルフテストモード設定部32
に設定されたセルフテストモードにより選択スイッチン
グが制御される。セルフテストモードでない場合は前記
第2マルチプレクサ34により前記比較器14の出力信
号が選択されて前記コントロールロジック部22に入力
される。コントロールロジック部22では前記第2マル
チプレクサ34から入力された信号がディジタルデータ
に変換されてA/D変換結果データ貯蔵部24に出力さ
れる。
【0023】このような過程により前記コントロールロ
ジック部22でビット別にA/D変換制御し、その結果
データが結果データ貯蔵部24に順次に貯蔵され、8ビ
ットのデータ変換が完了されると、インタラプト発生部
23からインタラプト信号が発生され、該インタラプト
信号によりマイクロコンピュータで前記A/D変換結果
データ貯蔵部24に貯蔵されたA/D変換結果データを
読取り、読取ったディジタルデータが前記アナログ入力
端子にロードさせたアナログ電圧に該当する値であるか
を判別してアナログパートのテストを行なう。
ジック部22でビット別にA/D変換制御し、その結果
データが結果データ貯蔵部24に順次に貯蔵され、8ビ
ットのデータ変換が完了されると、インタラプト発生部
23からインタラプト信号が発生され、該インタラプト
信号によりマイクロコンピュータで前記A/D変換結果
データ貯蔵部24に貯蔵されたA/D変換結果データを
読取り、読取ったディジタルデータが前記アナログ入力
端子にロードさせたアナログ電圧に該当する値であるか
を判別してアナログパートのテストを行なう。
【0024】一方、A/D変換器のディジタルパートの
テスト動作を説明すると次のようである。
テスト動作を説明すると次のようである。
【0025】A/D変換器のディジタルパートをセルフ
テストしようとする場合は、マイクロコンピュータでそ
の内部データバス9を通じてA/D変換周期選択データ
と、A/D変換セルフテストデータと、セルフテストモ
ード設定データを出力させた後、開始フラグをセッティ
ングさせる。
テストしようとする場合は、マイクロコンピュータでそ
の内部データバス9を通じてA/D変換周期選択データ
と、A/D変換セルフテストデータと、セルフテストモ
ード設定データを出力させた後、開始フラグをセッティ
ングさせる。
【0026】その結果、セルフテストデータロード部3
0では前記A/D変換周期選択データがA/D変換周期
設定部21に貯蔵され、前記セルフテストモード設定デ
ータによりセルフテストモード設定部32にセルフテス
トモードが設定され、セルフテストモード設定部32に
セルフテストモードが設定されるにつれて前記A/D変
換セルフテストデータがA/D変換セルフテストデータ
貯蔵部31に貯蔵される。ここで、セルフテストデータ
はテストしようとするアナログ電圧レベルに該当するデ
ィジタル値である。
0では前記A/D変換周期選択データがA/D変換周期
設定部21に貯蔵され、前記セルフテストモード設定デ
ータによりセルフテストモード設定部32にセルフテス
トモードが設定され、セルフテストモード設定部32に
セルフテストモードが設定されるにつれて前記A/D変
換セルフテストデータがA/D変換セルフテストデータ
貯蔵部31に貯蔵される。ここで、セルフテストデータ
はテストしようとするアナログ電圧レベルに該当するデ
ィジタル値である。
【0027】以後前記マイクロコンピュータでセルフテ
ストを開始せよとするデータが出力されると、開始フラ
グセッティング部33の開始フラグがセッティングさ
れ、その開始フラグのセッティングにより前記ディジタ
ル処理部20のコントロールロジック部22ではディジ
タルパートのセルフテスト動作を制御する。
ストを開始せよとするデータが出力されると、開始フラ
グセッティング部33の開始フラグがセッティングさ
れ、その開始フラグのセッティングにより前記ディジタ
ル処理部20のコントロールロジック部22ではディジ
タルパートのセルフテスト動作を制御する。
【0028】すなわち、コントロールロジック部22か
ら前記セルフテスト貯蔵部31にデータ伝送クロック信
号が出力され、該データ伝送クロック信号に同期されて
前記セルフテストデータ貯蔵部31に貯蔵されたセルフ
テストデータが前記第2マルチプレクサ34にロードさ
れ、該第2マルチプレクサ34では前記セルフテストモ
ード設定部32の制御により前記セルフテストデータ貯
蔵部31から出力されたセルフテストデータが選択され
て前記コントロールロジック部22に出力される。前記
第2マルチプレクサ34から出力された信号がディジタ
ルデータに変換されて結果データ貯蔵部24に出力され
る。
ら前記セルフテスト貯蔵部31にデータ伝送クロック信
号が出力され、該データ伝送クロック信号に同期されて
前記セルフテストデータ貯蔵部31に貯蔵されたセルフ
テストデータが前記第2マルチプレクサ34にロードさ
れ、該第2マルチプレクサ34では前記セルフテストモ
ード設定部32の制御により前記セルフテストデータ貯
蔵部31から出力されたセルフテストデータが選択され
て前記コントロールロジック部22に出力される。前記
第2マルチプレクサ34から出力された信号がディジタ
ルデータに変換されて結果データ貯蔵部24に出力され
る。
【0029】このような過程が8回繰返されると、8ビ
ットのデータ変換が終了され、インタラプト発生部23
からインタラプト信号が発生され、該インタラプト信号
が発生されるにつれてマイクロコンピュータで前記A/
D変換結果貯蔵部24に貯蔵された結果データを読取
り、その読取ったデータとロードさせたセルフテストデ
ータとの比較によりA/D変換器のディジタルパートの
故障を検出し得ることになる。
ットのデータ変換が終了され、インタラプト発生部23
からインタラプト信号が発生され、該インタラプト信号
が発生されるにつれてマイクロコンピュータで前記A/
D変換結果貯蔵部24に貯蔵された結果データを読取
り、その読取ったデータとロードさせたセルフテストデ
ータとの比較によりA/D変換器のディジタルパートの
故障を検出し得ることになる。
【0030】また、前記セルフテストデータ貯蔵部31
にA/Dセルフテストデータを数種類の異なるパターン
(Pattern)データに記録して前記過程を反復遂
行すると、ディジタルパートのすべての故障を検出し得
るようになり、前記アナログパートのテスト過程と並行
するとA/D変換ロジックの全体テストが可能になる。
にA/Dセルフテストデータを数種類の異なるパターン
(Pattern)データに記録して前記過程を反復遂
行すると、ディジタルパートのすべての故障を検出し得
るようになり、前記アナログパートのテスト過程と並行
するとA/D変換ロジックの全体テストが可能になる。
【0031】
【考案の効果】以上説明したように、本考案はアナログ
/ディジタル変換器が内蔵されているマイクロコンピュ
ータの機能テスト段階でマイクロコンピュータに内蔵さ
れたアナログ/ディジタル変換器のディジタルパートを
すべてテストし得る効果があり、テスト時間を減らす効
果があり、かつ要求するアナログ/ディジタル変換器の
精度テスト以前にディジタルパートのすべての故障を検
証し得るので効率的なテストをし得る効果がある。
/ディジタル変換器が内蔵されているマイクロコンピュ
ータの機能テスト段階でマイクロコンピュータに内蔵さ
れたアナログ/ディジタル変換器のディジタルパートを
すべてテストし得る効果があり、テスト時間を減らす効
果があり、かつ要求するアナログ/ディジタル変換器の
精度テスト以前にディジタルパートのすべての故障を検
証し得るので効率的なテストをし得る効果がある。
【図1】本考案のアナログ/ディジタル変換器のテスト
装置の構成図である。
装置の構成図である。
【図2】従来のアナログ/ディジタル変換器のテスト装
置の構成図である。
置の構成図である。
10 アナログ処理部 11 アナログ入力選択部 12、34 マルチプレクサ 13 D/A変換器 14 比較器 20 ディジタル処理部 21 A/D変換周期設定部 22 コントロールロジック部 23 インタラプト発生部 24 結果データ貯蔵部 30 セルフテストデータロード部 31 セルフテストデータ貯蔵部 32 セルフテストモード設定部 33 開始フラグセッティング部
Claims (4)
- 【請求項1】マイクロコンピュータのアナログ入力選択
データに基づいてアナログ入力信号を選択し、基準デー
タを基準電圧(Vref)に変換させ、前記基準電圧
(Vref)と前記選択されたアナログ入力信号とを比
較器(14)を通じて比較するアナログ処理部(10)
と、 前記マイクロコンピュータのアナログ/ディジタル変換
周期選択データに基づいて前記比較器(14)のイネー
ブルを制御し、前記基準電圧(Vref)を発生させる
ための基準データを出力し、前記アナログ処理部(1
0)の出力信号をディジタルデータに変換させて結果デ
ータとして貯蔵し、8ビットデータ変換が完了された後
インタラプトを発生させてその結果データをマイクロコ
ンピュータが読めるようにするディジタル処理部(2
0)と、 前記マイクロコンピュータのデータに基づいてセルフテ
ストモードを設定するとともにセルフテストデータを貯
蔵し、セルフテストモードが設定されると前記セルフテ
ストデータを前記アナログ処理部(10)の出力信号の
代わりに選択して前記ディジタル処理部(20)にロー
ドさせてディジタルパートの故障を検証し得るようにす
るセルフテストデータロード部(30)とを備えて構成
されることを特徴とする、アナログ/ディジタル変換器
のテスト装置。 - 【請求項2】 前記アナログ処理部(10)は、 前記マイクロコンピュータから内部データバス(9)を
通じて入力されるアナログ入力選択データを貯蔵するア
ナログ入力選択部(11)と、 前記アナログ入力選択部(11)の出力データに基づい
てアナログ入力端子(AIN1−AIN4)を選択する
第1マルチプレクサ(12)と、 前記第1マルチプレクサ(12)により選択されたアナ
ログ入力信号を基準電圧(Vref)と比較する比較器
(14)と、 A/D変換基準データをアナログ電圧に変換させて前記
比較器(14)に基準電圧(Vref)として出力する
D/A変換器(13)と、からなることを特徴とする請
求項1記載のアナログ/ディジタル変換器のテスト装
置。 - 【請求項3】 前記ディジタル処理部(20)は、 前記マイクロコンピュータから内部データバス(9)を
通じてA/D変換周期データを入力して貯蔵するA/D
変換周期設定部(21)と、 前記A/D変換周期設定部(21)に貯蔵されたA/D
変換周期テストデータに基づいて前記比較器(14)の
イネーブル制御信号を出力し、前記セルフテストデータ
ロード部(30)のセルフテストデータ出力のためのク
ロック信号を発生させ、前記セルフテストデータロード
部(30)によりロードされたセルフテストデータまた
は前記アナログ処理部(10)の出力信号をディジタル
データに変換させた後A/D変換結果データに出力する
コントロールロジック部(22)と、 前記コントロールロジック部(22)から順次に出力さ
れる8ビットのA/D変換結果データを貯蔵し、前記基
準電圧(Vref)に該当するA/D変換基準データを
出力させるA/D変換結果データ貯蔵部(24)と、 前記コントロールロジック部(22)から8ビットのA
/D変換データの出力が完了されるとインタラプト信号
を発生するインタラプト発生部(23)と、から構成さ
れることを特徴とする請求項1記載のアナログ/ディジ
タル変換器のテスト装置。 - 【請求項4】 前記セルフテストデータロード部(3
0)は、 前記マイクロコンピュータから内部データバス(9)を
通じてテストモードデータを入力してセルフテスティン
グモードを設定するセルフテストモード設定部(32)
と、 前記セルフテストモード設定部(32)の制御を受け、
前記ディジタル処理部(20)の送信クロック信号が印
加され、前記データバス(9)を通じて入力されるセル
フテストデータを貯蔵した後その貯蔵されたセルフテス
トデータを出力させるセルフテストデータ貯蔵部(3
1)と、 前記マイクロコンピュータから内部データバス(9)を
通じてA/D変換開始信号を入力して開始フラグをセッ
ティングさせて前記ディジタル処理部(20)に制御出
力する開始フラグセッティング部(33)と、 前記セルフテストモード設定部(32)の設定モードに
よりスイッチングされて前記比較器(14)の出力信号
または前記セルフテストデータ貯蔵部(31)の出力デ
ータを選択する第2マルチプレクサ(34)と、から構
成されることを特徴とする請求項1記載のアナログ/デ
ィジタル変換器のテスト装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019910006771U KR930004772Y1 (ko) | 1991-05-13 | 1991-05-13 | 아날로그/디지탈 변환기의 테스트장치 |
KR6771 | 1991-05-13 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0523633U JPH0523633U (ja) | 1993-03-26 |
JP2580338Y2 true JP2580338Y2 (ja) | 1998-09-10 |
Family
ID=19313747
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1992031418U Expired - Fee Related JP2580338Y2 (ja) | 1991-05-13 | 1992-05-13 | アナログ/ディジタル変換器のテスト装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5305003A (ja) |
JP (1) | JP2580338Y2 (ja) |
KR (1) | KR930004772Y1 (ja) |
DE (1) | DE4215740C2 (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5483237A (en) * | 1994-01-31 | 1996-01-09 | At&T Corp. | Method and apparatus for testing a CODEC |
JPH08154055A (ja) * | 1994-11-25 | 1996-06-11 | Oki Electric Ind Co Ltd | アナログ/デジタル変換器 |
KR0157903B1 (ko) * | 1995-10-13 | 1999-03-20 | 문정환 | 아날로그/디지탈 변환기의 변환특성 테스트회로와 그 방법 |
TW356596B (en) * | 1996-10-16 | 1999-04-21 | Koninl Philips Electronics Nv | Testing control signals in A/D converters the invention relates to an integrated circuit containing an A/D converter and a test circuit |
EP0887938A1 (en) * | 1997-06-27 | 1998-12-30 | STMicroelectronics S.r.l. | A/D converter testing structure, particularly for successive approximation A/D converters |
FR2784193B1 (fr) * | 1998-10-05 | 2001-01-05 | Texas Instruments France | Mecanisme integre permettant une detection de defaillances par test automatique en temps reel pour un convertisseur analogique/numerique |
US6333706B1 (en) | 1999-08-02 | 2001-12-25 | International Business Machines Corporation | Built-in self-test for analog to digital converter |
JP2003242049A (ja) * | 2002-02-18 | 2003-08-29 | Niles Parts Co Ltd | マイクロコンピュータの異常検出方法 |
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US7138820B2 (en) * | 2004-04-30 | 2006-11-21 | Xilinx, Inc. | System monitor in a programmable logic device |
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TWI489237B (zh) * | 2012-11-16 | 2015-06-21 | Ind Tech Res Inst | 即時取樣裝置及其方法 |
CN109709863B (zh) * | 2019-01-05 | 2024-03-08 | 深圳市合信达控制***有限公司 | 一种单片机的ad端口自检电路、单片机及热水器 |
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US4612533A (en) * | 1985-06-12 | 1986-09-16 | The United States Of America As Represented By The Secretary Of The Air Force | Harmonic distortion reduction technique for data acquistion |
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GB2199711B (en) * | 1987-01-08 | 1990-10-24 | Schlumberger Electronics | Converter calibration |
US4763105A (en) * | 1987-07-08 | 1988-08-09 | Tektronix, Inc. | Interleaved digitizer array with calibrated sample timing |
DE3739725A1 (de) * | 1987-11-24 | 1989-06-08 | Vdo Schindling | Anordnung zur ermittlung fehlerfreier digitaler elektrischer groessen bei einer mehrkanal-analog/digital-wandlung |
ATE131973T1 (de) * | 1988-09-30 | 1996-01-15 | Siemens Ag | Verfahren zur bestimmung und verarbeitung von korrekturwerten für selbstkalibrierende a/d- und d/a-wandler und rechenwerk zur durchführung des verfahrens |
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-
1991
- 1991-05-13 KR KR2019910006771U patent/KR930004772Y1/ko not_active IP Right Cessation
-
1992
- 1992-05-11 US US07/880,772 patent/US5305003A/en not_active Expired - Lifetime
- 1992-05-13 DE DE4215740A patent/DE4215740C2/de not_active Expired - Fee Related
- 1992-05-13 JP JP1992031418U patent/JP2580338Y2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR920022314U (ko) | 1992-12-19 |
KR930004772Y1 (ko) | 1993-07-23 |
JPH0523633U (ja) | 1993-03-26 |
DE4215740A1 (de) | 1992-11-19 |
US5305003A (en) | 1994-04-19 |
DE4215740C2 (de) | 1994-06-01 |
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Legal Events
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