JP2579556B2

JP2579556B2 - ディジタル／アナログ変換装置

Info

Publication number: JP2579556B2
Application number: JP2231219A
Authority: JP
Inventors: 晃今村
Original assignee: Nakamichi Corp
Current assignee: Nakamichi Corp
Priority date: 1990-08-31
Filing date: 1990-08-31
Publication date: 1997-02-05
Anticipated expiration: 2012-02-05
Also published as: JPH04115627A

Description

【発明の詳細な説明】本発明はコンパクトディスク（CD）プレーヤ、ディジ
タルオーディオテープ（DAT）レコーダ等のディジタル
オーディオ機器に用いて好適なディジタル／アナログ変
換装置に関し、特に複数のディジタル／アナログ変換回
路（以下、DACと略称する）を用いることにより、ロー
レベル出力時の出力誤差を改善したディジタル／アナロ
グ変換装置に関する。

［従来の技術］一般にDACは全出力レベル範囲において±1/2LSB以下
の非直線性出力誤差を満足するよう製造されるが、ディ
ジタルオーディオ機器に用いられるDAC等、高分解能なD
ACはレーザートリミングによる調整によっても上位ビッ
ト側の重み精度が完全なものにならなく、上述の出力誤
差を満足していないものが多い。よって、出力誤差の原
因となっている上位ビット側を更に外部調整可能にして
いるが、これも温度や湿度変化、振動によって影響を受
け易い等、種々の問題点を有している。

また、ディジタルオーディオ機器に用いられるDACは
回路構成の簡略化の為、その大半が片極性出力（ユニポ
ーラ出力）のDACによって構成され、その出力に中点オ
フセットを与え両極性出力（バイポーラ出力）となるよ
うにしたり、入力データが音声信号を示しているので片
極性のまま出力し、その出力に発生したDCオフセットは
カップリングコンデンサ、DCサーボ回路等により除去し
ている。

そして、ディジタルオーディオ機器においてDACに入
力されるディジタルデータは両極性のアナログ信号（正
負の10進値）を示す２′Ｓコンプリメントコード又はバ
イナリオフセットコードで表わされている為、ローレベ
ルのアナログ信号を示している時にも上位ビット側が
“1"状態となる。

よって、上述のDACの場合にはローレベルのアナログ
信号を示したディジタルデータが入力された時にも、そ
の出力には上位ビット側の出力成分が含まれることにな
り、結果、アナログ信号がローレベルとなるにも拘らず
出力誤差が低下しない欠点を有している。

一方、従来からフローティングDAC、指数DAC等と呼ば
れる、データシフト回路、仮数DAC、指数DAC等から構成
されたディジタル／アナログ変換装置が特開昭61−2424
21号（USP 4,727,355号）公報等によって提案されてい
る。

このディジタル／アナログ変換装置によれば、ディジ
タルデータが示したアナログ信号のレベルに応答してデ
ィジタルデータを上位ビット側にシフトして仮数DACに
よりD/A変換することで、ローレベル出力時における出
力誤差を実質的に小さくできる。

［発明が解決しようとする問題点］しかしながら、このディジタル／アナログ変換装置は
仮数DACの出力に指数DACが接続された２段DACの構成を
採っているので、指数DACのスイッチングノイズがアナ
ログ信号に含まれてしまう問題点があった。

［問題点を解決するための手段］本発明は上述の問題点を招くことなく、ローレベル出
力時における出力誤差を改善したディジタル／アナログ
変換装置を提供するものであり、第１の本発明装置は、
Ｎビットの入力データを入力し、第１〜第Ｌ（Ｌ≧３）
のメイン出力データを出力するディジタルデータ変換回
路と、第１〜第Ｌのメイン出力データを第１〜第Ｌのア
ナログ信号にD/A変換可能な第１〜第ＬのメインDACと、
第１〜第Ｌのメイン出力データのLSBの重みが順に重く
なり、第１のメイン出力データのLSBと入力データのLSB
の重み関係、また、第Ｌのメイン出力データと入力デー
タのMSBの重み関係が重複するよう、第１〜第Ｌのアナ
ログ信号を所定の加算比で加算するアナログ加算回路と
から構成される。

第２の本発明装置は、Ｎビットの入力データを入力
し、第１〜第Ｌ（Ｌ≧３）のメイン出力データと１ビッ
トの第１〜第（Ｌ−１）のサブ出力データとを出力する
ディジタルデータ変換回路と、第１〜第Ｌのメイン出力
データを第１〜第Ｌのアナログ信号にD/A変換可能な第
１番〜第Ｌ番のメインDACと、第１〜第（Ｌ−１）のサ
ブ出力データに応答して変化する第１〜第（Ｌ−１）の
サブ出力信号を形成する第１〜第（Ｌ−１）のサブ出力
回路と、第１〜第Ｌのメイン出力データの各LSBの重み
が順に重くなり、第１のメイン出力データのLSBと入力
データのLSBの重み関係、第Ｌのメイン出力データと入
力データのMSBの重み関係、また、第１〜第（Ｌ−１）
のサブ出力データの重みが夫々第２〜第Ｌのメイン出力
データのLSBの重み関係が一致するよう、第１〜第Ｌの
アナログ信号と第１〜第（Ｌ−１）のサブ出力信号を所
定の加算比で加算するアナログ加算回路とから構成され
る。

［作用］第１の本発明装置によれば、ディジタルデータ変換回
路は、入力データが第１のメイン出力データで表すこと
のできる所定データ範囲を変化する時、入力データが第
１のメインDACのみによりD/A変換されるよう入力データ
に基づき第１のメイン出力データを出力し、入力データ
が所定データ範囲を越えて変化する時、入力データが第
１のメインデータから第ＫのメインDAC（なお、Ｋは入
力データの大きさに応答して増加し、２以上、Ｌ以下の
整数）によりD/A変換されるよう、入力データに基づい
て第１から第Ｋのメイン出力データを出力するも、第２
〜第Ｋのメイン出力データと重み関係が重複する第１〜
第（Ｋ−１）のメイン出力データの上位ビット群を最大
値に固定する。

第２の本発明装置によれば、ディジタルデータ変換回
路は、第１のメイン出力データで表すことのできる所定
データ範囲を変化する時、入力データが第１のメインDA
CのみによりD/A変換されるよう入力データに基づき第１
のメイン出力データを出力し、入力データが所定データ
範囲を越えて変化する時、入力データが第１のメインデ
ータから第ＫのメインDAC（なお、Ｋは入力データの大
きさに応答して増加し、２以上、Ｌ以下の整数）により
D/A変換されるよう、入力データに基づいて第１から第
Ｋのメイン出力データを出力するも、第１〜第（Ｋ−
１）のサブ出力データを第２〜第Ｋのメイン出力データ
の1LSBを補助する状態とし、第２〜第Ｋのメイン出力デ
ータと重み関係が重複する第１〜第（Ｋ−１）のメイン
出力データの上位ビット群を最大値に固定する。

［実施例］以下、CDプレーヤに適用した場合における本発明ディ
ジタル／アナログ変換装置の第１実施例を第１図〜第４
図を参照しながら説明する。

第１図はブロック図を示したもので、ディジタルフィ
ルタ（図示しない）から出力された20ビット、２′Ｓコ
ンプリメントコードの入力データはディジタルデータ変
換回路１の入力端子D1〜D20に入力され、第２図（Ａ）
〜（Ｄ）のデータ変換表に示されるように、そのデータ
値に応答して、２′Ｓコンプリメントコードで表された
16ビットの第１〜第３のメイン出力データ、１ビットの
第１、第２のサブ出力データに変換され、夫々、出力端
子（A1〜A16）、（B1〜B16）、（C1〜C16）、（S1）、
（S2）から出力される。

出力された第１〜第３のメイン出力データは夫々分解
能16ビットの第１〜第３のメインDAC2A〜2Cに入力され
てアナログ電流I₁〜I₃にD/A変換される。なお、これらD
AC2A〜2Cには特性を揃えるために同一回路構成のDACが
用いられており、また、各DACの出力電流I₁〜I₃はメイ
ン出力データがプラスの10進値を示している時にはDAC
内部方向（図面矢印方向）に、マイナスの10進値を示し
ている時にはDAC外部方向に流れる。

一方、第１のサブ出力データは抵抗R₁〜R₃により構成
されたサブ出力回路3Aに入力され、第２のメインDAC2B
の＋1LSBに対応する電流値と同一の電流I₄に変換され、
同様に第２のサブ出力データはサブ出力回路3Aと同一回
路構成のサブ出力回路3Bに入力され、第３のメインDAC2
Cの＋1LSBに対応する電流値と同一の電流I₅に変換され
る。なお、サブ出力回路3A及び3Bはサブ出力データが
“1"状態になった時のロジックレベルの電圧を所定の電
流に変換すべく抵抗のみにより構成されているので、図
示されるようにその出力電流I₄、I₅の方向がDAC2B、2C
の出力電流I₂、I₃の方向と逆になってしまうが、後述さ
れるようにサブ出力データの状態を本来の状態に対して
反転させ、通常時は所定のオフセット電流を出力し、必
要時にそのオフセット電流を止めることによって相対的
な方向を一致させる。

そして、DAC2Aの出力電流I₁はOPアンプA₁、抵抗R₁に
より構成されたI/V変換回路4Aによって電圧V₁にゲイン
αでI/V変換され、DAC2Bの出力電流I₂はサブ出力回路3A
の出力電流I₄と加算された後、I/V変換回路4Bによって
電圧V₂に同一ゲインαでI/V変換され、また、DAC2Cの出
力電流I₃はサブ出力回路3Bの出力電流I₅と加算された
後、I/V変換回路4Cによって電圧V₃に同一ゲインαでI/V
変換される。なお、これらI/V変換回路4A〜4Cもスルー
レイト、位相特性等の特性差によって、後述されるアナ
ログ加算回路５の出力信号にグリッジが発生することの
ないよう、同一回路構成となっている。

そして、I/V変換回路4A〜4Cの各出力電圧V₁〜V₃はOP
アンプA₂、抵抗R₅〜R₉により構成されたアナログ加算回
路５によって1/16:1/4:1のゲイン比でアナログ加算さ
れ、LPF6によってD/A変換に伴う折り返し成分が除去さ
れ、カップリングコンデンサC₁によってサブ出力回路3
A、3Bのオフセット出力とI/V変換回路4A〜4Cで発生した
DCオフセットが除去され、アナログ出力端子７からアナ
ログ信号として出力される。

ここで、各データのビット重みの関係を第３図を参照
しながら説明すると、上記実施例においてはメインDAC2
〜2Cの出力が1/16:1/4:1の比で加算されることから、第
１のメイン出力データのMSB〜LSBの重みは夫々入力デー
タの5SB〜LSBの重みと一致し、第２のメイン出力データ
のMSB〜LSBの重みは夫々入力データの3SB〜18SBの重み
と一致し、また、第３のメイン出力データのMSB〜LSBの
重みは夫々入力データのMSB〜16SBの重みと一致するこ
とになる。

また、サブ出力回路3A、3Bの出力は夫々DAC2B、2CのL
SB出力と合致することから、第１のサブ出力データの重
みは第２のメイン出力データのLSBの重みと一致し、第
２のサブ出力データの重みは第３のメイン出力データLS
Bの重みと一致することになる。

次に、上述した第２図（Ａ）〜（Ｄ）データ変換表の
詳細を説明する。なお、各データ後の［］内はその10
進値を示している。

先ず、第１のサブ出力データは入力データが“100000
…000000"〜“000001…111111"［−524288〜＋32767］
の間、常に“1"［＋１］になり、“000010…000000"〜
“011111…111111"［＋32768〜＋524287］の間、常に
“0"［０］になる。そして、第２のサブ出力データは入
力データが“100000…000000"〜“001001…111111"［−
524288〜＋163839］の間、常に“1"［＋１］になり、
“001010…000000"〜“011111…111111"［＋163840〜＋
524287］の間、常に“0"［０］になる。なお、第１及び
第２のサブ出力データは上述したようにサブ出力回路3
A、3Bの出力電流の方向をメインDAC2B、2Cの出力電流の
方向と合致させるために、その状態が本来の状態に対し
て反転している。

次に、第１のメイン出力データは入力データが“1111
10…000000"〜“000001…111111"［−32768〜＋32767］
の間、入力データが示した10進値を示すべく“1000…00
0"〜“0111…111"［−32768〜＋32767］に変化し、入力
データが“000010…000000"［＋32768］以上になると、
第２のメイン出力データとビット重みが重なる上位14ビ
ットが常にプラス最大値を示す“0111…1"になり、残る
下位２ビットは入力データの下位２ビットと同一状態に
変化する。そして、入力データが“111101…111111"
［−32769］以下になると、第１のメイン出力データは
第２のメイン出力データとビット重みが重なる上位14ビ
ットが常にマイナス最大値を示す“1000…0"になり、残
り下位２ビットは入力データの下位２ビットと同一状態
に変化する。

次に、第２のメイン出力データは入力データが“1111
10…000000"〜“000010…000011"［−32768〜＋32771］
の間、常に“0000…000"［０］になり、入力データが
“000010…000100"（＋32772）以上になると、入力デー
タが10進値で４増加する毎に１増加する。即ち、入力デ
ータが“000010…000100"〜“000010…000111"［＋3277
2〜＋32775］の間は“0000…001"［＋１］、“000010…
001000"〜“000010…001011"［＋32776〜＋32779］の間
は“0000…010"［＋２］、………となり、入力データが
“001001…111100"〜“001001…111111"［＋163836〜＋
163839］の間でプラス最大値“0111…111"［＋32767］
になる。更に、入力データが“001010…000000"［＋163
840］以上になると、第２のメイン出力データは第３の
メイン出力データとビット重みが重なる上位14ビットが
常にプラス最大値を示す“0111…1"になり、残る下位２
ビット（15SB、LSB）は夫々入力データの17SB、18SBと
同一状態に変化する。

また、第２のメイン出力データは入力データが“1111
01…111111"［−32769］以下になると、入力データが10
進値で４減少する毎に１減少する。即ち、入力データが
“111101…111111"〜“111101…111100"［−32769〜−3
2772］の間は“1111…111"［−１］、“111101…11101
1"〜“111101…111000"［−32773〜−32776］の間は“1
111…110"［−２］、………となり、入力データが“110
110…000011"〜“110110…000000"［−163837〜−16384
0］の間でマイナス最大値“1000…000"［−32768］にな
る。更に、入力データが“110101…111111"［−16384
1］以下になると、第２のメイン出力データは第３のメ
イン出力データとビット重みが重なる上位14ビットが常
にマイナス最大値を示す1000…0"になり、残る下位２ビ
ット（15SB、LSB）は夫々入力データの17SB、18SBと同
一状態に変化する。

次に、第３のメイン出力データは入力データが“1101
10…000000"〜“001010…001111"［−163840〜＋16385
5］の時、常に“00000…00"［０］になり、入力データ
が“001010…010000"［＋163856］以上になると、入力
データが10進値で16増加する毎に１増加する。即ち、入
力データが“001010…010000"〜“001010…011111"［＋
163856〜＋163871］の間は“00000…01"［＋１］、“00
1010…100000"〜“001010…101111"［＋163872〜＋1638
87］の間は“00000…010"［＋２］、………となり、入
力データが“011111…110000"〜“011111…111111"［＋
524272〜＋524287］の間で“010101…1"［＋22527］に
なる。そして、入力データが“110101…111111"［−163
841］以下になると、入力データが10進値で16減少する
毎に１減少する。即ち、入力データが“110101…11111
1"〜“110101…110000"［−163841〜−163857］の間は
“11111…11"［−１］、“110101…101111"〜“110101
…100000"［−163857〜−163872］の間は“11111…10"
［−２］、………となり、入力データが“100000…0011
11"〜“100000…000000"［−524273〜−524288］の間で
“101010…0"［−22528］になる。

このように、各出力データは入力データを示すべく変
化するものであって、特に、入力データが“000001…11
1111"（＋32767）から“000010…000000"（＋32768）に
増加する時、第１のサブ出力データを“1"から“0"にす
ることにより、第２のメイン出力データが＋１増加する
タイミングを遅らせ、入力データが“000010…000000"
〜“001001…111111"（＋32768〜＋163839）の時の第２
のメイン出力データの4SB〜LSBを、夫々入力データの6S
B〜18SBと同一状態にしている。

また、入力データが“001001…111111"（＋163839）
から“001010…000000"（＋163840）に増加する時、第
２のサブ出力データを“1"から“0"にすることにより、
第３のメイン出力データが１増加するタイミングを遅ら
せ、入力データが“001010…000000"〜“011111…11111
1"（＋163840〜＋524287）の時の第３のメイン出力デー
タの6SB〜LSBを夫々入力データの6SB〜16SBと同一状態
にしている。

これによれば、第２、第３のメイン出力データの生成
に必要なディジタル加算回路（後述される）の演算ビッ
ト数を大幅に低減させることが出来、ディジタルデータ
変換回路１の回路単純化に寄与する。

以下、同図右端に示されるよう、入力データが“0000
10…000000"［＋32768］以上となる範囲をUP1、“11111
0…000000"〜“000001…111111"［−32768〜＋32767］
となる範囲をMID1、“111101…11111"［−32769］以下
となる範囲をDOWN1とする。また、入力データが“00101
0…000000"［＋163840］以上となる範囲をUP2、“11011
0…000000"〜“001001…111111"［−163840〜＋16383
9］となる範囲をMID2、“110101…11111"［−163841］
以下となる範囲をDOWN2とする。

次に、上述した第２図（Ａ）〜（Ｄ）のデータ変換表
を達成するディジタルデータ変換回路１の内部回路例を
第４図（Ａ）〜（Ｃ）を参照しながら説明する。

先ず、入力データが上記した何れの範囲に含まれるか
を検出すべくデータ値検出回路が構成されている。

入力データがUP1の範囲であるか否かは、MSBが“0"で
あり、2SB〜5SBが全て“0"でないことを検出すれば良い
ので、第４図（Ｂ）に示されるように、入力端子D1がIN
V10を介してAND11の一方の入力に、入力端子D2〜D5が夫
々INVERT−NAND（以下、Ｉ−NANDと略称する）12の各入
力に接続され、Ｉ−NAND12の出力がAND11の他方の入力
に接続されている。この回路構成によれば、入力データ
がUP1の範囲にある時、AND11の出力は“1"となる。

次に、入力データがDOWN1の範囲であるか否かは、MSB
が“1"であり、2SB〜5SBが全て“1"でないこと検出すれ
ば良いので、入力端子D1がAND13の一方の入力に、入力
端子D2〜D5が夫々NAND14の各入力に接続され、NAND14の
出力がAND13の他方の入力に接続されている。この回路
構成によれば、入力データがDOWN1の範囲にある時、AND
13の出力は“1"となる。

そして、入力データがMID1の範囲であるか否かは、UP
1、DOWN1の何れの範囲でもないことを検出すれば良いの
で、AND11とAND13の出力は夫々INVERT−AND（以下、Ｉ
−ANDと略称する）15の各入力に接続され、入力データ
がMID1の範囲にある時、Ｉ−AND15の出力は“1"とな
る。

また、入力データがUP2の範囲であるか否かは、MSBが
“0"であり、2SBと3SBが共に“0"でなく、また、2SB〜5
SBが夫々“0"、“1"、“0"、“0"でないことを検出すれ
ば良いので、第４図（Ａ）に示されるように、入力端子
D1がINV16に、入力端子D2、D3が夫々Ｉ−NAND17の各入
力に、また、入力端子D2、D4、D5が夫々Ｉ−NAND18の各
入力に接続され、また、入力端子D3がINV19を介してＩ
−AND18の各入力に接続されている。そして、INV16、Ｉ
−NAND17、18の各出力が夫々AND20の各入力に接続され
ている。この回路構成によれば、入力データがUP2の範
囲にある時、AND20の出力は“1"となる。

次に、入力データがDOWN2の範囲であるか否かは、MSB
が“1"であり、2SBと3SBが共に“1"でなく、また、2SB
〜5SBが夫々“1"、“0"、“1"、“1"でないことを検出
すれば良いので、入力端子D1がAND21の入力に、入力端
子D2、D3が夫々NAND22の各入力に、また、入力端子D2、
D4、D5とINV19の出力とが夫々NAND23の各入力に接続さ
れ、NAND22、23の出力が夫々AND21の各入力に接続され
ている。この回路構成によれば、入力データがDOWN2の
範囲にある時、AND21の出力は“1"となる。

そして、入力データがMID2の範囲であるか否かは、UP
2、DOWN2の何れの範囲でもないことを検出すれば良いの
で、AND20とAND21の出力が夫々Ｉ−AND24の各入力に接
続され、入力データがMIDの範囲にある時、Ｉ−AND24の
出力は“1"となる。

これらデータ値検出回路の出力に基づき、第１及び第
２のサブ出力データ、第１〜第３のメイン出力データが
形成される。

第２図（Ａ）〜（Ｄ）に示されるよう、第１のサブ出
力データは入力データがUP1以外の範囲である時のみ
“1"になるので、AND11の出力（UP1）がINV25に接続さ
れ、第１のサブ出力データを形成する（第４図
（Ｂ））。そして、第２のサブ出力データは入力データ
がUP2以外の範囲である時のみ“1"になるので、AND20の
出力（UP2）がINV26に接続され、第２のサブ出力データ
を形成する（第４図（Ａ））。

各論理回路の遅延時間により形成されたデータに時間
ズレが生じ、各DACの出力や、アナログ加算回路５の出
力にグリッチが発生するので、第１及び第２のサブ出力
データ、即ち、INV25、26の出力は夫々ラッチ回路27、2
8の各データ端子D1に接続され、入力データの出力クロ
ックに対して所定の位相遅れを有したラッチクロックLC
Kに基づきラッチされ、その各出力端子Q1、更にはディ
ジタルデータ変換回路１の出力端子S1、S2から夫々出力
される。

一方、第１のメイン出力データのMSB、15SB及びLSBは
入力データが何の範囲であるかに拘らず、入力データの
MSB、19SB及びLSBと夫々同一状態になるので、入力端子
D1、D19及びD20の各状態が夫々第１のメイン出力データ
のMSB、15SB及びLSBを示す（第４図（Ｃ））。

そして、第１のメイン出力データの2SB〜14SBは入力
データがMID1の範囲である時に入力データの6SB〜18SB
と夫々同一状態になり、入力データがUP1の範囲である
時に全て“1"に、DOWN1の範囲である時に全て“0"にな
る。

よって、入力端子D6〜D18が夫々AND29〜41の一方の入
力に接続され、AND13の出力（DOWN1）がINV42を介してA
ND29〜41の各他方の入力に接続されている。また、AND2
9〜41の出力が夫々OR43〜55の一方の入力に接続され、A
ND11の出力（UP1）がOR43〜55の各他方の入力に接続さ
れている。以上の接続により、OR43〜55の出力は夫々第
１のメイン出力データの2SB〜14SBを示すことになる。

上記同様の時間ズレを除去するため、第１のメイン出
力データ、即ち、入力端子D1、OR43〜55の各出力、入力
端子D19、D20は夫々ラッチ回路56のデータ端子Ｄ〜D16
に接続され、ラッチクロックLCKに基づきラッチされ、
その出力端子Q1〜Q16、更にディジタルデータ変換回路
１の出力端子A1〜A16から出力される。

次に、第２のメイン出力データのMSBは入力データがD
OWN1の範囲である時のみ“1"になるので、AND13の出力
状態（DOWN1）が直ちに第２のメイン出力データのMSBを
示すことになる（第４図（Ｂ））。

そして、第２のメイン出力データの2SB、3SBは入力デ
ータがUP1の範囲である時に入力データの4SB、5SBとか
らなるデータ値から“01"を減算した値になり、入力デ
ータがDOWN1の範囲である時、入力データの4SB、5SBと
からなるデータ値に“01"を加算した値になる。

よって、入力端子D4、D5が夫々ディジタル加算回路57
の入力端子A1、A2に接続され、AND11の出力（UP1）がデ
ィジタル加算回路57の入力端子B1に、電源が入力端子B2
に接続されている。これによれば、ディジタル加算回路
57は、入力データがUP1の範囲である時、入力データの4
SBと5SBからなるデータ値と“11"を加算し、それ以外の
範囲である時、4SBと5SBからなるデータ値と“01"を加
算し、その下位２ビットを出力端子Q1、Q2から出力す
る。なお、“11"を加算した結果の下位２ビットの値は
“01"を減算した値と同一になる。

更に、第２のメイン出力データの2SBと3SBは入力デー
タがMID1又はDOWN2の範囲である時に共に“0"になり、U
P2である時に共に“1"になるので、ディジタル加算回路
57の出力端子Q1、Q2が夫々AND60、61の一方の入力に接
続され、Ｉ−AND15の出力（MID1）とAND21の出力（DOWN
2）がOR58に入力され、INV59を介してAND60、61の各他
方の入力に接続されている。そして、AND60、61の出力
は夫々OR75、76の一方の入力に接続され、AND20の出力
（UP2）がOR75、76の各他方の入力に接続されている。
以上の接続によりOR75、76の出力は夫々第２のメイン出
力データの2SB、3SBを示す。

そして、第２のメイン出力データの4SB〜14SBは入力
データがMID1を除くMID2の範囲である時に入力データの
6SB〜16SBと夫々同一状態になり、入力データがMID1又
はDOWN2の範囲である時に全て“0"に、UP2である時に全
て“1"になる。

よって、入力端子D6〜D16が夫々AND62〜72の一方の入
力に接続され、INV59の出力がAND62〜72の各他方の入力
に接続されている。また、AND62〜72の出力が夫々OR77
〜87の一方の入力に接続され、AND20の出力（UP2）がOR
77〜87の各他方の入力に接続されている。以上の接続に
よりOR77〜87の出力は夫々第２のメイン出力データの4S
B〜14SBを示す。

また、第２のメイン出力データの15SB、LSBは入力デ
ータがMID1の範囲である時に共に“0"になり、それ以外
の時には入力データの17SB、18SBと夫々同一状態にな
る。

よって、入力端子D17、D18が夫々AND73、74の一方の
入力に接続され、AND15の出力（MID1）がINV88を介し
て、AND73、74の各他方の入力に接続されている。以上
の接続によりAND73、74の出力は夫々第２のメイン出力
データの15SB、LSBを示す。

上述同様に時間ズレを除去するため、第２のメイン出
力データ、即ち、AND13、OR75〜87、AND73、74の各出力
は夫々ラッチ回路89のデータ端子D1〜D16に接続され、
ラッチクロックLCKに基づきラッチされ、その出力端子Q
1〜Q16、更にはディジタルデータ変換回路１の出力端子
B1〜B16から出力される。次に、第３のメイン出力デー
タのMSBは入力データがDOWN2の範囲である時のみ“1"に
なるので、AND21の出力状態（DOWN2）が直ちに第３のメ
イン出力データのMSBを示すことになる（第４図
（Ａ））。

そして、第３のメイン出力データの2SB〜5SBは入力デ
ータがUP2の範囲である時に入力データの2SB〜5SBから
なるデータ値から“0101"を減算した値になり、入力デ
ータがDOWN1の範囲である時、入力データの2SB〜5SBか
らなるデータ値に“0101"を加算した値になる。

よって、入力端子D2〜D5が夫々ディジタル加算回路90
の入力端子A1〜A4に接続され、AND20の出力（UP2）がデ
ィジタル加算回路90の入力端子B1とB3に接続されてい
る。また、AND20の出力（UP2）はINV91を介してディジ
タル加算回路90の入力端子B2に接続され、電源が入力端
子B4に接続されている。これによれば、ディジタル加算
回路90は、入力データがUP2の範囲である時、入力デー
タの2SB〜5SBからなるデータ値と“1011"を加算し、そ
れ以外の範囲である時、2SB〜5SBからなるデータ値と
“0101"を加算し、その下位４ビットを出力端子Q1〜Q4
から出力する。なお、“1011"を加算した結果の下位４
ビットの値は“0101"を減算した値と同一となる。

更に、第３のメイン出力データの2SB〜5SBは入力デー
タがMID2の範囲である時に全て“0"になるので、ディジ
タル加算回路90の出力端子Q1〜Q4が夫々AND92〜95の一
方の入力に接続され、Ｉ−AND24の出力（MID2）がINV10
7を介してAND92〜95の各他方の入力に接続されている。
以上の接続によりAND92〜95の出力は夫々第３のメイン
出力データの2SB〜5SBを示す。

そして、第３のメイン出力データの6SB〜LSBは入力デ
ータがMID2の範囲である時を除き、入力データの6SB〜1
6SBと夫々同一状態になり、入力データがMID2の範囲で
ある時に全て“0"になる。

よって、入力端子D6〜D16が夫々AND96〜106の一方の
入力に接続され、INV107の出力がAND96〜106の各他方の
入力に接続されている。以上の接続によりAND96〜106の
出力は夫々第３のメイン出力データの6SB〜LSBを示す。

上述同様に時間ズレを除去するため、第３のメイン出
力データ、即ち、AND21、AND92〜106の各出力は夫々ラ
ッチ回路108のデータ端子D1〜D16に接続され、ラッチク
ロックLCKに基づきラッチされ、その出力端子Q1〜Q16、
更にはディジタルデータ変換回路１の出力端子C1〜C16
から出力される。

次に、上述した実施例装置の動作を説明する。

動作状態先ず、“111110…000000"〜“00001…111111"［−327
68〜＋32767］内の入力データが入力されている間の動
作を説明する。

この間、ラッチ回路27の入力端子D1（第１のサブ出力
データ）はAND11の出力（UP1）が“0"になるので常に
“1"になり（第４図（Ｂ））、また、ラッチ回路28の入
力端子D1（第２のサブ出力データ）もAND20の出力（UP
2）が“0"になるので常に“1"になる（第４図
（Ａ））。

一方、ラッチ回路56の入力端子D1、D15、D16（第１の
メイン出力データのMSB、15SB、16SB）は夫々ディジタ
ルデータ変換回路１の入力端子D1、D19、D20に接続され
ているので、入力データのMSB、19SB、LSBと同一状態に
変化し、また、入力端子D2〜D14（第１のメイン出力デ
ータの2SB〜14SB）もAND13の出力（DOWN1）、AND11の出
力（UP1）が共に“0"になるので、夫々入力データの6SB
〜18SBと同一状態に変化する（第４図（Ｃ））。例え
ば、入力データが“000001…111111"［＋32767］の時、
第１のメイン出力データは“0111…111"［＋32767］に
なり、入力データが“111111…111110"［−２］の時、
“1111…110"［−２］になる。

一方、ラッチ回路89の入力端子D1（第２のメイン出力
データのMSB）はAND13の出力（DOWN1）に接続されてい
るので常に“0"になり、入力端子D2〜D14（第２のメイ
ン出力データの2SB〜14SB）もAND15の出力（MID1）、AN
D21の出力（DOWN2）、AND20の出力（UP2）が夫々“1"、
“0"、“0"になるので全て“0"になる。また、入力端子
D15、D16もAND15の出力（MID1）が“1"になるので共に
“0"になる。即ち、この間、第２のメイン出力データは
常に“0000…000"［０］になる（第４図（Ｂ））。

また、ラッチ回路108の入力端子D1（第３のメイン出
力データのMSB）はAND21の出力（DOWN2）に接続されて
いるので常に“0"になり、入力端子D2〜D16（第３のメ
イン出力データの2SB〜LSB）もＩ−AND24の出力（MID
2）が“1"になるので全て“0"になる。即ち、この間、
第３のメイン出力データも常に“00000…00"［０］にな
る（第４図（Ａ））。

上述の各出力データは夫々ラッチクロックLCKの立上
りに基づき各ラッチ回路に取込まれることによって、ビ
ット間、データ間の時間ズレが除去され、ディジタルデ
ータ変換回路１の各出力端子から出力される。最も、こ
の間には第１のメイン出力データしか変化しないので、
第１のメイン出力データ内のビット間の時間ズレのみが
除去されることになる。

出力された第１のメイン出力データはDAC2Aによって
アナログ信号（電流I₁）にD/A変換され、I/V変換回路4A
によって電圧V₁（V₁＝I₁・R₁）にI/V変換される（第１
図）。そして、第２のメイン出力データはDAC2Bによっ
てアナログ信号（電流I₂）にD/A変換されるが、その値
が常に“0000…000"なので、電流I₂も常にゼロのままと
なる。一方、第１のサブ出力データは常に“1"なので、
サブ出力回路3AによってDAC2Bの1LSB相当の出力電流I₄
に変換され、I/V変換回路4Bによって電圧V₂（V₂＝−I₄
・R₁）にI/V変換される。

また、第３のメイン出力データはDAC2Cによってアナ
ログ信号（電流I₃）にD/A変換されるが、その値が常に
“0000…000"なので、電流I₃も常にゼロのままとなる。
一方、第２のサブ出力データは常に“1"なので、サブ出
力回路3BによってDAC2Cの1LSB相当の出力電流I₅に変換
され、I/V変換回路4Cによって電圧V₃（V₃＝−I₅・R₁）
にI/V変換される。これら出力電圧V₁〜V₃はアナログ加
算回路５によって1/16:1/4:1の比で加算され、その加算
電圧V₄はLPF6によってD/A変換に伴う折り返し成分が除
去され、カップリングコンデンサC₁によってサブ出力回
路3A、3B、I/V変換回路4A〜4Cで発生したDCオフセット
が除去され、結果、第１のメイン出力DAC2Aの出力成分
のみがアナログ出力端子７から出力される。

このように、“111110…000000"〜“000001…111111"
［−32768〜＋32767］内の入力データが入力されている
間、入力データは実質的に第１のメインDAC2Aのみによ
ってD/A変換が達成されるので、アナログ出力端子７か
ら出力されるアナログ信号の出力誤差もDAC2Aの出力誤
差のみによって決定される。

即ち、本実施例装置は、DAC2Aが16ビットのデータを
±1/2LSBの出力誤差（16ビット精度）でD/A変換するの
であれば、アナログ信号に含まれる出力誤差も±1/2LSB
となり、分解能、精度共に20ビットとなるDAC同様のD/A
変換を行うことができる。

なお、ｎビットのデータを出力誤差が±2^-mLSB以下で
D/A変換することを（ｎ＋ｍ−１）ビット精度と言う。

動作状態次に、“000010…000000"〜“001001…111111"［＋32
768〜＋163839］内の入力データが入力されている間の
動作を説明する。

この間、ラッチ回路27の入力端子D1（第１のサブ出力
データ）はAND11の出力（UP1）が“1"になるので常に
“0"になるが、ラッチ回路28の入力端子D1（第２のサブ
出力データ）はAND20の出力（UP2）が“0"なるので“1"
のままである。

一方、ラッチ回路56の入力端子D1、D15、D16（第１の
メイン出力データのMSB、15SB、16SB）は夫々ディジタ
ルデータ変換回路１の入力端子D1、D19、D20に接続され
ているので、入力データのMSB、19SB、LSBと同一状態に
変化するが、入力端子D2〜D14（第１のメイン出力デー
タの2SB〜14SB）はAND13の出力（DOWN1）、AND11の出力
（UP1）が夫々“0"、“1"になるので、全て“1"状態に
なる。即ち、この間、第１のメイン出力データはその上
位14ビットがプラス最大値“0111…1"になり、下位２ビ
ットのみ入力データの下位２ビットに応答して状態変化
する。

一方、ラッチ回路89の入力端子D1（第２のメイン出力
データのMSB）はＩ−AND13の出力（DOWN1）に接続され
ているので“0"のままであるが、入力端子D2〜D14（第
２のメイン出力データの2SB〜14SB）はAND15の出力（MI
D1）、AND21の出力（DOWN2）、AND20の出力（UP2）が全
て“0"になるので、夫々ディジタル加算回路57の出力端
子Q1、Q2、入力データの6SB〜16SBに応答して状態変化
する。ここで、ディジタル加算回路57はAND11の出力（U
P1）が“1"であるから、入力データの4SB、5SBからなる
データ値と“11"とを加算した値の下位２ビットをその
出力端子Q1、Q2から出力する。また、ラッチ回路89の入
力端子D15、D16はＩ−AND15の出力（MID1）が“0"なの
で、夫々入力データの17SB、18SBに応答して状態変化す
る。

また、ラッチ回路108の入力端子D1（第３のメイン出
力データのMSB）はAND21の出力（DOWN2）に接続されて
いるので常に“0"になり、入力端子D2〜D16（第３のメ
イン出力データの2SB〜LSB）もＩ−AND24の出力（MID
2）が“1"になるので全て“0"になる。即ち、この間も
第３のメイン出力データは常に“00000…00"［０］にな
る。

そして、上述の各出力データは夫々ラッチクロックLC
Kの立上りに基づき各ラッチ回路に取込まれることによ
って、ビット間、データ間の時間ズレが除去され、ディ
ジタルデータ変換回路１の各出力端子から出力される。

出力された第１のメイン出力データはDAC2Aによって
アナログ信号（電流I₁）にD/A変換され、I/V変換回路4A
によって電圧V₁（V₁＝I₁・R₁）にI/V変換される。

また、第２のメイン出力データはDAC2Bによってアナ
ログ信号（電流I₂）にD/A変換されるが、第１のサブ出
力データは“0"になるのでサブ出力回路3Aの出力電流I₄
もゼロとなり、電流I₂がI/V変換回路4Bによって電圧V₂
（V₂＝I₂・R₁）にI/V変換される。なお、電流I₄がゼロ
となることによって、DAC2Bの出力電流I₂は相対的に＋1
LSB（このLSBはDAC2BのLSBである）相当上昇したことに
なる。

また、第３のメイン出力データはDAC2によってアナロ
グ信号（電流I₃）にD/A変換されるが、その値が常に“0
000…000"なので、電流I₃も常にゼロのままとなる。一
方、第２のサブ出力データは常に“1"なので、サブ出力
回路3BによってDAC2Cの1LSB相当の出力電流I₅に変換さ
れ、I/V変換回路4Cによって電圧V₃（V₃＝−I₅・R₁）にI
/V変換される。これら出力電圧V₁〜V₃はアナログ加算回
路５によって1/16:1/4:1の比で加算され、その加算電圧
V₄はLPF6によってD/A変換に伴う折り返し成分が除去さ
れ、カップリングコンデンサC₁によってサブ出力回路3
B、I/V変換回路4A〜4Cで発生したDCオフセットが除去さ
れ、アナログ出力端子７から出力される。

このように、“000010…000000"〜“001001…111111"
［＋32768〜＋163839］内の入力データが入力されてい
る間、入力データは実質的にメインDAC2A、2B及びサブ
出力回路3AによってD/A変換が達成されるので、アナロ
グ出力端子７から出力されるアナログ信号の出力誤差も
これらDAC2A、2B及びサブ出力回路3Aの出力誤差によっ
て決定される。なお、サブ出力回路3Aの出力誤差は通常
僅かなものとなるので、実質的には無視することが出来
る。

即ち、本実施例装置は、DAC2A、2Bが16ビットのデー
タを±1/2LSBの出力誤差（16ビット精度）で変換するの
であれば、アナログ信号に含まれる出力誤差が±2.5LSB
となり、分解能20ビット、精度略18ビットとなるDAC同
様のD/A変換を行うことができる。

動作状態次に、“001010…000000"〜“011111…111111"［＋16
3840〜＋524287］内の入力データが入力されている間の
動作を説明する。

この間、ラッチ回路27の入力端子D1（第１のサブ出力
データ）はAND11の出力（UP1）が“1"になるので常に
“0"になり、また、ラッチ回路28の入力端子D1（第２の
サブ出力データ）もAND20の出力（UP2）が“1"なるので
常に“0"になる。

一方、ラッチ路56の入力端子D1、D15、D16（第１のメ
イン出力データのMSB、15SB、16SB）は夫々ディジタル
データ変換回路１の入力端子D1、D19、D20に接続されて
いるので、入力データのMSB、19SB、LSBと同一状態に変
化するが、入力端子D2〜D14（第１のメイン出力データ
の2SB〜14SB）はAND13の出力（DOWN1）、AND11の出力
（UP1）が夫々“0"、“1"になるので、全て“1"状態に
なる。即ち、この間も、第１のメイン出力データはその
上位14ビットがプラス最大値“0111…1"になり、下位２
ビットのみ入力データの下位２ビットに応答して状態変
化する。

一方、ラッチ回路89の入力端子D1（第２のメイン出力
データのMSB）はAND13の出力（DOWN1）に接続されてい
るので“0"になるが、入力端子D2〜D14（第２のメイン
出力データの2SB〜14SB）はＩ−AND15の出力（MID1）、
AND21の出力（DOWN2）、AND20の出力（UP2）が夫々
“0"、“0"、“1"になるので、全て“1"状態になる。し
かしながら、ラッチ回路89の入力端子D15、D16はＩ−AN
D15の出力（MID1）が“0"なので、夫々入力データの17S
B、18SBに応答して状態変化する。即ち、この間になる
と、第２のメイン出力データも第１のメイン出力データ
同様に、その上位14ビットがプラス最大値“0111…1"に
なり、下位２ビットのみ入力データの下位２ビットに応
答して状態変化する。

一方、ラッチ回路108の入力端子D1（第３のメイン出
力データのMSB）はAND21の出力（DOWN2）に接続されて
いるので常に“0"になるが、入力端子D2〜D16（第３の
メイン出力データの2SB〜LSB）はＩ−AND24の出力（MID
2）が“0"になるので、夫々ディジタル加算回路90の出
力端子Q1〜Q4、入力データの6SB〜16SBに応答して状態
変化する。ここで、ディジタル加算回路90はAND20の出
力（UP2）が“1"であるから、入力データの2SB〜5SBか
らなるデータ値と“1011"とを加算した値の下位４ビッ
トをその出力端子Q1〜Q4から出力する。

また、第２のメイン出力データはDAC2Bによってアナ
ログ信号（電流I₂）にD/A変換され、I/V変換回路4Bによ
って電圧V₂（V₂＝I₂・R₁）にI/V変換される。なお、サ
ブ出力回路3Aの出力電流I₄がゼロとなることによって、
DAC2Bの出力電流I₂は相対的に＋1LSB（このLSBはDAC2B
のLSBである）相当上昇したことになる。

そして、第３のメイン出力データはDAC2Cによってア
ナログ信号（電流I₃）にD/A変換されるが、第２のサブ
出力データは“0"になるのでサブ出力回路3Bの出力電流
I₅もゼロとなり、I/V変換回路4Cによって電圧V₃（V₃＝I
₃・R₁）にI/V変換される。なお、電流I₅がゼロとなるこ
とによって、DAC2Cの出力電流I₃は相対的に＋1LSB（こ
のLSBはDAC2のLSBである）相当上昇したことになる。な
お、これら出力電圧V₁〜V₃はアナログ加算回路５によっ
て1/16:1/4:1の比で加算され、その加算電圧V₄はLPF6に
よってD/A変換に伴う折り返し成分が除去され、カップ
リングコンデンサC₁によってI/V変換回路4A〜4Cで発生
したDCオフセットが除去され、アナログ出力端子７から
出力される。

このように、“001010…000000"〜“011111…111111"
［＋163840〜＋524287］内の入力データが入力されてい
る間、入力データは実質的にメインDAC2A〜2C及びサブ
出力回路3A、3BによってD/A変換が達成されるので、ア
ナログ出力端子７から出力されるアナログ信号の出力誤
差もこれらDAC2A〜2C及びサブ出力回路3A、3Bの出力誤
差によって決定される。なお、サブ出力回路3A、3Bの出
力誤差は通常僅かなもとなるので、実質的には無視する
ことが出来る。

即ち、本実施例装置は、DAC2A〜2Cが16ビットのデー
タを±1/2LSBの出力誤差で変換するのであれば、アナロ
グ信号に含まれる出力誤差が±10.5LSBとなり、分解能2
0ビット、精度略16ビットとなるDAC同様のD/A変換を行
うことができる。

動作状態次に、“111101…111111"〜“110110…000000"［−32
769〜−163840］内の入力データが入力されている間の
動作を説明する。

この間、ラッチ回路27の入力端子D1（第１のサブ出力
データ）はAND11の出力（UP1）が“0"になるので常に
“1"になり、また、ラッチ回路28の入力端子D1（第２の
サブ出力データ）もAND20の出力（UP2）が“0"になるの
で“1"のままとなる。

一方、ラッチ回路56の入力端子D1、D15、D16（第１の
メイン出力データのMSB、15SB、16SB）は夫々ディジタ
ルデータ変換回路１の入力端子D1、D19、D20に接続され
ているので、入力データのMSB、19SB、LSBと同一状態に
変化するが、入力端子D2〜D14（第１のメイン出力デー
タの2SB〜14SB）はAND13の出力（DOWN1）、AND11の出力
（UP1）が夫々“1"、“0"になるので、全て“0"状態に
なる。即ち、この間、第１のメイン出力データはその上
位14ビットがマイナス最大値“1000…0"になり、下位２
ビットのみ入力データの下位２ビットに応答して状態変
化する。

一方、ラッチ回路89の入力端子D1（第２のメイン出力
データのMSB）はAND13の出力（DOWN1）に接続されてい
るので常に“1"になり、入力端子D2〜D14（第２のメイ
ン出力データの2SB〜14SB）はAND15の出力（MID1）、AN
D21の出力（DOWN2）、AND20の出力（UP2）が全て“0"に
なるので、夫々ディジタル加算回路57の出力端子Q1、Q
2、入力データの6SB〜16SBに応答して状態変化する。こ
こで、ディジタル加算回路57はAND11の出力（UP1）が
“0"であるから、入力データの4SB、5SBからなるデータ
値と“01"とを加算した値の下位２ビットをその出力端
子Q1、Q2から出力する。また、ラッチ回路89の入力端子
D15、D16はAND15の出力（MID1）が“0"なので、夫々入
力データの17SB、18SBに応答して状態変化する。

また、第２のメイン出力データはDAC2Bによってアナ
ログ信号（電流I₂）にD/A変換され、第１のサブ出力デ
ータは常に“1"なので、サブ出力回路3Aによって、DAC2
Bの1LSB相当の出力電流I₄に変換される。そして、この
出力電流I₂、I₄はI/V変換回路4Bによって電圧V₂（V₂＝R
₁（I₂−I₄））にI/V変換される。

また、第３のメイン出力データはDAC2Cによってアナ
ログ信号（電流I₃）にD/A変換されれるが、その値が常
に“0000…000"なので、電流I₃も常にゼロのままとな
る。一方、第２のサブ出力データは常に“1"なので、サ
ブ出力回路3Bによって、DAC2Cの1LSB相当の出力電流I₅
に変換され、I/V変換回路4Cによって電圧V₃（V₃＝−I₅
・R₁）にI/V変換される。

これら出力電圧V₁〜V₃はアナログ加算回路５によって
1/16:1/4:1の比で加算され、その加算電圧V₄はLPF6によ
ってD/A変換に伴う折り返し成分が除去され、カップリ
ングコンデンサC₁によってサブ出力回路3A、3B、I/V変
換回路4A〜4Cで発生したDCオフセットが除去され、アナ
ログ出力端子７から出力される。このように、“111101
…111111"〜“110110…000000"［−32769〜−163840］
内の入力データが入力されている間、入力データは実質
的にメインDAC2A及び2BによってD/A変換が達成されるの
で、アナログ出力端子７から出力されるアナログ信号の
出力誤差もこれらDAC2A及び2Bの出力誤差によって決定
される。

動作状態次に、“110101…111111"〜“100000…000000"［−16
3841〜−524288］内の入力データが入力されている間の
動作を説明する。

一方、ラッチ回路56の入力端子D1、D15、D16（第１の
メイン出力データのMSB、15SB、16SB）は夫々ディジタ
ルデータ変換回路１の入力端子D1、D19、D20に接続され
ているので、入力データのMSB、19SB、LSBと同一状態に
変化するが、入力端子D2〜D14（第１のメイン出力デー
タの2SB〜14SB）はAND13の出力（DOWN1）、AND11の出力
（UP1）が夫々“1"、“0"になるので、全て“0"状態に
なる。即ち、この間も第１のメイン出力データはその上
位14ビットがマイナス最大値“1000…0"になり、下位２
ビットのみ入力データの下位２ビットに応答して状態変
化する。

一方、ラッチ回路89の入力端子D1（第２のメイン出力
データのMSB）はAND13の出力（DOWN1）に接続されてい
るので常に“1"になり、入力端子D2〜D14（第２のメイ
ン出力データの2SB〜14SB）はＩ−AND15の出力（MID
1）、AND21の出力（DOWN2）、AND20の出力（UP2）が夫
々“0"、“1"、“0"になるので、全て“0"になるが、入
力端子D15、D16はAND15の出力（MID1）が“0"なので、
夫々入力データの17SB、18SBに応答して状態変化する。
即ち、この間になると、第２のメイン出力データも第１
のメイン出力データ同様に、その上位14ビットがマイナ
ス最大値“1000…0"になり、下位２ビットのみが入力デ
ータの17SBと18SBに応答して状態変化する。

一方、ラッチ回路108の入力端子D1（第３のメイン出
力データのMSB）はAND21の出力（DOWN2）に接続されて
いるので常に“1"になるが、入力端子D2〜D16（第３の
メイン出力データの2SB〜LSB）はＩ−AND24の出力（MID
2）が“0"になるので、夫々ディジタル加算回路90の出
力端子Q1〜Q4、入力データの6SB〜16SBに応答して状態
変化する。ここで、ディジタル加算回路90はAND20の出
力（UP2）が“0"であるから、入力データの2SB〜5SBか
らなるデータ値と“0101"とを加算した値の下位４ビッ
トをその出力端子Q1〜Q4から出力する。

そして、第３のメイン出力データはDAC2Cによってア
ナログ信号（電流I₃）にD/A変換され、第２のサブ出力
データも常に“1"なので、サブ出力回路3Bによって、DA
C2Cの1LSB相当の出力電流I₅に変換される。そして、こ
の出力電流I₃、I₅はI/V変換回路4Cによって電圧V₃（V₃
＝R₁（I₃−I₅））にI/V変換される。

これら出力電圧V₁〜V₃はアナログ加算回路５によって
1/16:1/4:1の比で加算され、その加算電圧V₄はLPF6によ
ってD/A変換に伴う折り返し成分が除去され、カップリ
ングコンデンサC₁によって、サブ出力回路3A、3B及びI/
V変換回路4A〜4Cで発生したDCオフセットが除去され、
アナログ出力端子７から出力される。

このように、“110101…111111"〜“100000…000000"
［−163841〜−524288］内の入力データが入力されてい
る間、入力データは実質的にメインDAC2A〜2CによってD
/A変換が達成されるので、アナログ出力端子７から出力
されるアナログ信号の出力誤差もこれらDAC2A〜2C出力
誤差によって決定される。

即ち、本実施例装置は、DAC2A〜2Cが16ビットのデー
タを±1/2LSBの出力誤差で変換するのであれば、アナロ
グ信号に含まれる出力誤差が±10.5LSBとなり、分解能2
0ビット精度略16ビットとなるDAC同様のD/A変換を行う
ことができる。

このように上記実施例によれば、入力データの正又は
負方向への増大に応答してメインDACを追加使用し、入
力データのD/A変換を達成しているので、ハイレベル出
力時においては略16ビット精度でしかD/A変換を行うこ
とができないが、ローレベル出力になるに従って精度が
向上し、略−12dB以下（２ビット落ち）の入力データに
対しては18ビット精度、略−24dB以下（４ビット落ち）
の入力データに対しては略20ビット精度でD/A変換を行
うことができる。

また、上記実施例装置によれば、第１のメイン出力デ
ータは第２のメイン出力データとビット重みが重なる上
位14ビットが動作状態においてプラス最大値“0111…
1"に、動作状態においてマイナス最大値“1000…0"に
なり、また、第２のメイン出力データは第３のメイン出
力データとビット重みが重なる上位14ビットが動作状態
においてプラス最大値“0111…1"に、動作状態にお
いてマイナス最大値“1000…0"になる。よって、入力デ
ータの変化に応答して、２以上のメイン出力DACの出力
が同時に変化する場合にもその変化方向が同一となり、
例え、メインDAC間で変換動作タイミングのズレや、I/V
変換回路間でスルーレイト、位相特性のズレ等があって
も、アナログ出力端子から出力されるアナログ信号にス
パイク状のグリッチノイズを招くことがない。

なお、本発明装置は上記実施例に限定されることなく
種々の態様を取得る。

例えば、上記実施例によれば動作状態と時に第１
のメイン出力データの下位２ビットを対応する入力デー
タの下位ビットに対応して状態変化させ、動作状態と
時に第１のメイン出力データの下位２ビットと第２の
メイン出力データの下位２ビットを対応する入力データ
の下位ビットに対応して状態変化させているが、精度的
にはあまり意味を持たないため、これら下位ビットの状
態変化を停止させても良い。

即ち、入力データが“000010…000000"［＋32768］以
上又は“111101…111111"［−32769］以下（MID1以外）
の範囲の時に、第１のメイン出力データの下位２ビット
を共に“0"にし、“001010…000000"［＋163840］以上
又は“110101…111111"［−163841］以下（MID2以外）
の範囲の時に、第１のメイン出力データの下位４ビット
と第２のメイン出力データの下位２ビットを全て“0"
に、第１のサブ出力データを“1"にする。

この場合、第４図（Ａ）〜（Ｃ）に示されるディジタ
ルデータ変換回路１は夫々第５図（Ａ）〜（Ｃ）に示さ
れるように回路変更を行えばよい。なお、第４図（Ａ）
〜（Ｃ）と同一部分には同一番号を附しその詳細な説明
を省略する。

回路上の相違点を説明すると、第１のメイン出力デー
タの下位２ビット（15SB、LSB）はMID1以外の範囲の時
に共に“0"になるので、ディジタルデータ変換回路１の
入力端子D19、D20が夫々AND200、201の一方の入力に接
続され、Ｉ−AND15の出力（MID1）がINV202を介してAND
200、201の各他方の入力に接続され、AND200、201の出
力が夫々ラッチ回路56の入力端子D15、D16に接続され
る。よって、入力データがMID1の範囲を超えると、出力
誤差以下となる第１のメインDAC2Aの下位２ビットの動
作が停止する。

また、第１のメイン出力データの13SB、14SBは更にMI
D2以外の範囲の時に共に“0"になるので、AND54、55の
出力が夫々AND203、204の一方の入力に接続され、INV10
7の出力がAND203、204の各他方の入力に接続され、AND2
03、204の出力が夫々ラッチ回路56の入力端子D13、D14
に接続される。

また、第２のメイン出力データの下位２ビット（15S
B、LSB）は更にMID2以外の範囲の時に共に“0"になるの
で、Ｉ−AND15の出力（MID1）がOR205の一方の入力に接
続され、INV107の出力がOR205の他方の入力に接続さ
れ、OR205の出力がINV88に接続される。

そして、第１のサブ出力データは更にMID2以外の範囲
の時に“1"になるので、INV25の出力がOR206の一方の入
力に接続され、INV107の出力がOR206の他方の入力に接
続され、OR206の出力がラッチ回路27の入力端子D1に接
続される。よって、入力データがMID2の範囲を超える
と、出力誤差以下となる第１のメインDAC2Aの下位２ビ
ットと第２のメインDAC2Bの下位２ビットの動作が停止
する。

また、上記実施例において、ディジタルデータ変換回
路１の回路構成を簡略化する為（特に、ディジタル加算
回路の演算ビットを低減する為）、第１及び第２のサブ
出力回路3A、3Bが設けられているが、これらサブ出力回
路を設けなくても本発明の実現が可能である。この場
合、第２のメイン出力データは入力データが“000010…
000000"［＋32768］以上になると、入力データが10進値
で４増加する毎に１増加することになる。即ち、入力デ
ータが“000010…000000"〜“000010…000011"［＋3276
8〜＋32771］の間は“0000…001"［＋１］、“000010…
000100"〜“000010…000111"［＋32772〜＋32775］の間
は“0000…010"［＋２］、………となり、入力データが
“001001…111000"〜“001001…111011"［＋163832〜＋
163835］の間でプラス最大値“0111…111"［＋32767］
になる。更に、第２のメイン出力データは入力データが
“001001…111100"［＋163836］以上になると、第３の
メイン出力データとビット重みが重なる上位12ビットが
常にプラス最大値を示す“0111…1"になり、残る下位２
ビット（15SB、LSB）は夫々入力データの17SB、18SBが
“00"、“01"、“10"、“11"の時、夫々“01"、“10"、
“11"、“00"と変化することになる。

また、第３のメイン出力データは入力データが“0010
01…111100"［＋163836］以上になると、入力データが1
0進値で16増加する毎に１増加する。即ち、入力データ
が“001001…111100"〜“001010…001011"［＋163836〜
＋163851］の間は“00000…01"［＋１］、“001010…00
1100"〜“001010…011011"［＋163852〜＋163867］の間
は“00000…010"［＋２］、………、“011111…101100"
〜“011111…111011"［＋524268〜＋524283］の間で“0
10101…1"［＋22527］となり、入力データが“011111…
111100"〜“011111…111111"［＋524284〜＋524287］の
間で“010110…0"［＋22528］になる。

また、上記実施例の如くCDプレーヤに用いるとき等、
入力データが音声信号を表わし、出力するアナログ信号
がDC成分を必要としないとき、第３のメイン出力データ
にオーバーフローしない範囲内（上記実施例においては
“110110…0"〜“001010…0"の範囲内）の任意のオフセ
ットデータを加算することができる。なお、第３のメイ
ン出力データにオフセットデータを加算したことによ
る、第３のメインDAC2Cの出力に発生するDCオフセット
はカップリングコンデンサC₁によって除去されるので、
動作上何等問題はない。また、入力データ及び各メイン
出力データは２′Ｓコンプリメントコードで表わされて
いるが、バイナリオフセットコードであっても良く、ま
た、入力データとメイン出力データが必ずしも同一のコ
ードで表わされていることに限定されない。更に、DAC
の出力を逆相したい為に、各出力データは状態反転を取
得る。

また、ディジタルデータ変換回路１は主に理論回路に
より構成されているが、入力データをアドレスとし、各
出力データを記憶、出力するROMによって構成したり、
ディジタル・シグナル・プロセッサ（DSP）によって構
成したりすることが可能である。この種の構成はサブ出
力回路を設けないことによる欠点を補うであろう。

また、DACはバイポーラ出力、ユニポーラ出力の何れ
であっても良く、バイポーラ出力のDACを用いている場
合には発生するDCオフセットの量も僅かなものであるの
で、カップリングコンデンサC₁の省略が可能である。ま
た、カップリングコンデンサはDCサーボ回路等に変更す
ることもできる。

また、上記実施例においては、説明を簡略化するため
にパラレル入力のDACを用いて構成されているが、シリ
アル入力のDACを用いても良く、この場合、ディジタル
データ変換回路１はメイン出力データをシリアル出力す
ることは勿論、サブ出力データをメインDACの変換クロ
ックに同期したタイミングで出力する。

また、サブ出力回路も出力精度を向上させるべく、定
電流回路、スイッチング回路から構成する等、回路変更
を取得る。

更に、各メインDACの出力、サブ出力回路の出力を加
算する、I/V変換回路、アナログ加算回路を含むアナロ
グ回路部も上記実施例回路に限定されることなく、アナ
ログ加算回路の出力で見て、各出力データのLSBの重み
出力が同一となるよう加算するのであれば、如何に変更
しても良い。

最後に、上記実施例においてはメインDACを３個、サ
ブ出力回路を２個用いて構成しているが、その個数に限
定されることなく、入力データ、メインDACのビット数
を考慮しつつ、種々な変更が可能である。なお、サブ出
力回路を設ける場合、その使用個数は第１のメインDAC
を除くメインDACの1LSB出力を補助する点から見て、メ
インDACの個数より１少なくなるであろう。

［発明の効果］以上説明した如く、本発明装置によれば、高分解能を
達成しながらも、ローレベルを表わす入力データに対し
て高精度でD/A変換することができるので、特にディジ
タルオーディオ機器に用いた場合、聴感上重要なローレ
ベルにおける歪が改善され高音質を得ることができる。

特に第１の本発明装置によれば、入力データが所定デ
ータ範囲を越えて変化する時、第２〜第Ｋのメイン出力
データと重み関係が重複する第１〜第（Ｋ−１）のメイ
ン出力データの上位ビット群を最大値に固定するので、
入力データが所定データ範囲内から所定データ範囲外に
変化しても、第１〜第ＫのDACの出力変化特性が異なっ
てもアナログ加算回路の出力にパルス状のグリッチノイ
ズを招くことがない。

更に、第２の本発明装置によれば、第２〜第Ｌのメイ
ン出力データのLSBと重複する１ビットの第１〜第（Ｌ
−１）のサブ出力データを設け、入力データが所定デー
タ範囲を越えて変化する時、これらサブ出力データを第
１〜第（Ｌ−１）のメインDACの1LSBを補助する状態と
したので、第２〜第Ｌのメイン出力データの下位ビット
群が入力データの対応するビット群と同一状態となり、
結果、第２〜第Ｌのメイン出力データの生成に必要なデ
ィジタル加算回路の計算ビット数を減少させ、コスト削
減をもたらす。

【図面の簡単な説明】

第１図は本発明装置の一実施例を示すブロック図、第２
図（Ａ）〜（Ｄ）はディジタルデータ変換回路１が行う
データ変換表、第３図は入力データ、第１〜第３のメイ
ン出力データ、第１、第２のサブ出力データのビット重
み関係を示す図、第４図（Ａ）〜（Ｃ）はディジタルデ
ータ変換回路１の一回路例、第５図（Ａ）〜（Ｃ）はデ
ィジタデータ変換回路１の他の回路例である。符号の簡単な説明１……ディジタルデータ変換回路、2A……第１のメイン
DAC、2B……第２のメインDAC、2C……第３のメインDA
C、3A……第１のサブ出力回路、3B……第２のサブ出力
回路、4A〜4C……I/V変換回路、５……アナログ加算回
路。

Claims

(57)【特許請求の範囲】

【請求項１】Ｎビットの入力データを入力し、第１〜第
Ｌ（Ｌ≧３）のメイン出力データを出力するディジタル
データ変換回路と、上記第１〜第Ｌのメイン出力データを第１〜第Ｌのアナ
ログ信号にD/A変換可能な第１〜第ＬのメインDACと、上記第１〜第Ｌのメイン出力データのLSBの重みが順に
重くなり、上記第１のメイン出力データのLSBと上記入
力データのLSBの重み関係、また、上記第Ｌのメイン出
力データと上記入力データのMSBの重み関係が重複する
よう、上記第１〜第Ｌのアナログ信号を所定の加算比で
加算するアナログ加算回路とから構成され、上記ディジタルデータ変換回路は、上記入力データが上記第１のメイン出力データで表すこ
とのできる所定データ範囲を変化する時、上記入力デー
タが上記第１のメインDACのみによりD/A変換されるよう
上記入力データに基づき上記第１のメイン出力データを
出力し、上記入力データが上記所定データ範囲を越えて変化する
時、上記入力データが上記第１のメインデータから第Ｋ
のメインDAC（なお、Ｋは入力データの大きさに応答し
て増加し、２以上、上記Ｌ以下の整数）によりD/A変換
されるよう、上記入力データに基づいて上記第１から第
Ｋのメイン出力データを出力するも、上記第２〜第Ｋの
メイン出力データと重み関係が重複する上記第１〜第
（Ｋ−１）のメイン出力データの上位ビット群を最大値
に固定することを特徴とするディジタル／アナログ変換
装置。
【請求項２】Ｎビットの入力データを入力し、第１〜第
Ｌ（Ｌ≧３）のメイン出力データと１ビットの第１〜第
（Ｌ−１）のサブ出力データとを出力するディジタルデ
ータ変換回路と、上記第１〜第Ｌのメイン出力データを第１〜第Ｌのアナ
ログ信号にD/A変換可能な第１番〜第Ｌ番のメインDAC
と、上記第１〜第（Ｌ−１）のサブ出力データに応答して変
化する第１〜第（Ｌ−１）のサブ出力信号を形成する第
１〜第（Ｌ−１）のサブ出力回路と、上記第１〜第Ｌのメイン出力データの各LSBの重みが順
に重くなり、上記第１のメイン出力データのLSBと上記
入力データのLSBの重み関係、上記第Ｌのメイン出力デ
ータと上記入力データのMSBの重み関係、また、上記第
１〜第（Ｌ−１）のサブ出力データの重みが夫々上記第
２〜第Ｌのメイン出力データのLSBの重み関係が一致す
るよう、上記第１〜第Ｌのアナログ信号と上記第１〜第
（Ｌ−１）のサブ出力信号を所定の加算比で加算するア
ナログ加算回路とから構成され、上記ディジタルデータ変換回路は、上記第１のメイン出力データで表すことのできる所定デ
ータ範囲を変化する時、上記入力データが上記第１のメ
インDACのみによりD/A変換されるよう上記入力データに
基づき上記第１のメイン出力データを出力し、上記入力データが上記所定データ範囲を越えて変化する
時、上記入力データが上記第１のメインデータから第Ｋ
のメインDAC（なお、Ｋは入力データの大きさに応答し
て増加し、２以上、上記Ｌ以下の整数）によりD/A変換
されるよう、上記入力データに基づいて上記第１から第
Ｋのメイン出力データを出力するも、上記第１〜第（Ｋ
−１）のサブ出力データを上記第２〜第Ｋのメイン出力
データの1LSBを補助する状態とし、上記第２〜第Ｋのメ
イン出力データと重み関係が重複する上記第１〜第（Ｋ
−１）のメイン出力データの上位ビット群を最大値に固
定することを特徴とするディジタル／アナログ変換装
置。